KR20090112452A - 비휘발성 메모리 장치의 형성방법 - Google Patents

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Abstract

비휘발성 메모리 장치의 형성방법이 제공된다. 상기 비휘발성 메모리 장치의 형성방법은 기판 상에 소자분리막 및 상기 소자분리막에 의해 정의되는 활성영역 형성하는 단계를 포함한다. 상기 활성영역 상에 제 1 게이트 패턴과 상기 제 1 게이트 패턴의 가장자리에 제 1 절연막이 형성된다. 상기 소자분리막 및 상기 제 1 게이트 패턴 상에 제 2 절연막 및 갭필 절연막이 형성된다. 상기 제 1 절연막, 상기 제 2 절연막 및 갭필 절연막이 식각되어, 상기 소자분리막이 리세스된다.
비휘발성 메모리, 소자분리막

Description

비휘발성 메모리 장치의 형성방법{METHOD OF FORMING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 형성방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 형성방법에 관한 것이다.
비휘발성 메모리 장치(nonvolatile memory device)는 외부 전원의 공급이 없어도 저장된 데이터를 보존할 수 있는 메모리 장치이다. 상기 비휘발성 메모리 장치의 예로 플래시 메모리(flash memory)를 들 수 있다. 상기 플래시 메모리 장치는 낸드형 메모리 장치(NAND type memory device)와 노아형 메모리 장치(NOR type memory device)로 구분될 수 있다. 또는 상기 플래시 메모리 장치는 데이터 저장형태에 따라 부유 게이트형과 전하트랩형으로 구분될 수 있다.
부유 게이트형 플래시 메모리 장치는 기판 상의 활성영역들, 활성영역들 상의 부유 게이트 패턴들, 그리고 기판상의 활성영역들 사이에 위치하는 리세스된 소자분리막을 포함한다. 부유 게이트들 및 리세스된 소자분리막 상에는 제어 게이트가 제공된다.
인접한 부유 게이트들은 전기적으로 간섭될 수 있다. 소자분리막 상에 위치 하는 제어 게이트가 인접한 부유 게이트들의 사이를 쉴드(shield) 시킬 수 있다. 상기 소자분리막을 리세스하여 상기 제어 게이트를 위치시킴으로써, 상기 쉴드가 더 효율적으로 이루어질 수 있다. 그러나 상기 소자분리막의 리세스가 균일하지 않을 수 있다. 때문에 제어 게이트와 활성영역들 사이 거리가 일정하지 않을 수 있다. 이에 따라 비휘발성 메모리 장치의 오작동이 발생할 수 있다.
소자분리막에 대한 리세스가 증가할수록 활성영역들과 제어 게이트 간 거리가 감소할 수 있다. 이에 따라, 누설 전류가 발생하거나 신뢰성 산포가 저하될 수 있다. 프로그램 및 소거 동작이 반복될수록, 셀의 데이터 보유 능력이 저하될 수 있다.
본 발명의 실시예들은 신뢰성과 속도가 향상된 비휘발성 메모리 장치 및 그 형성방법을 제공한다.
본 발명의 실시예들은 기판 상에 소자분리막에 의해 정의되는 활성영역들을 형성하는 단계, 상기 활성영역들 상에 제 1 게이트 패턴들을 형성하는 단계, 상기 제 1 게이트 패턴들의 가장자리들을 산화시켜 제 1 절연막들을 형성하는 단계, 상기 소자분리막 및 상기 제 1 게이트 패턴들 상에 제 2 절연막을 콘포말하게 형성하는 단계, 상기 제 2 절연막 상에 갭필 절연막을 형성하는 단계 그리고 상기 갭필 절연막, 상기 제 2 절연막 및 상기 제 1 절연막들을 식각하여 상기 소자분리막 상에 리세스 영역을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 제 1 게이트 패턴 및 상기 소자분리막 상에 유전막 및 제 2 게이트 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 갭필 절연막을 형성하기 전에 상기 제 1 절연막들 및 상기 제 2 절연막을 식각하여 상기 제 1 게이트 패턴들의 측벽 상에 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 절연막, 상기 제 2 절연막 및 상기 갭필 절연막들을 식각하는 단계는 이방성 식각을 수행한 후, 등방성 식각을 수행하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 동일 식각 조건에서 상기 갭필 절연막의 식각률은 상기 제 1 절연막 및 상기 제 2 절연막의 식각률보다 높을 수 있다.
본 발명의 실시예들에 따르면, 동일 식각 조건에서 상기 제 2 절연막의 식각률은 상기 제 1 절연막의 식각률보다 높을 수 있다.
본 발명의 실시예들에 따르면, 비휘발성 메모리 장치의 인접 부유 게이트 간 간섭이 줄어든다. 비휘발성 메모리 장치에서의 활성영역들과 제어 게이트 사이의 적절하고 균일한 거리가 확보된다.
이하, 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 형성방법이 설명된다. 본 발명은 여기에 설명되는 실시예들에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 변형될 수 있다. 여기에 설명되는 실시예들 은 본 발명의 기술적 사상을 당업자가 용이하게 파악할 수 있도록 제공되는 것이다.
도면들에 있어서, 도시된 층, 막 그리고 패턴 등의 두께 또는 상대적인 두께는 명확한 설명을 위해 과장된 것으로 실제의 층, 막 그리고 패턴 등의 두께 또는 상대적인 두께와 다를 수 있다.
본 명세서에서 막, 층 또는 기판 '상에' 다른 막이 있다는 표현은 다른 막이 막, 층 또는 기판 상에 바로 있다는 의미는 물론, 상기 막, 층 또는 기판 상에 제 3의 층이 더 제공될 수 있다는 의미로 사용되었다. 또한, 본 명세서에서 '및/또는'은 전 후에 나열된 요소 중 적어도 하나를 가리키는 의미로 사용되었다. 본 명세서에서 제 1, 제 2 등의 표현은 설명의 명확성을 기하기 위하여 사용되었을 뿐 이에 의해 한정되지 않는다.
도 1a 및 도 1b를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 설명된다. 도 1a는 본 발명의 실시예들에 따른 낸드형 메모리 장치(NAND type memory device)의 일부를 나타내는 평면도이고, 도 1b는 본 발명의 실시예들에 따른 노아형 메모리 장치(NOR type memory device)의 일부를 나타내는 평면도이다.
도 1a를 참조하면, 기판(100) 상에 제 1 소자분리패턴(121)에 의해 정의되는 제 1 활성영역(110)이 제공된다. 상기 제 1 활성영역(110)은 제 1 방향으로 신장한다. 상기 제 1 활성영역(110)을 가로질러, 상기 제 1 방향과 교차하는 제 2 방향으로 신장하는 복 수개의 워드라인들(WL)이 제공된다. 상기 워드라인들(WL)의 일 측에 한 쌍의 스트링 선택 라인들(SSL)이 제공된다. 상기 스트링선택라인들(SSL) 사 이에 비트라인 콘택(BC)이 위치한다. 상기 비트라인콘택(BC)은 상기 제 1 활성영역(110)과 비트라인(미도시)를 연결시킬 수 있다. 상기 워드라인들(WL)의 다른 측에 한 쌍의 접지 선택라인들(GSL)이 제공된다. 상기 한 쌍의 접지 선택라인들(GSL) 사이에 공통소오스라인(CSL)이 제공된다.
도 1b를 참조하면, 기판(100) 상에 제 1 소자분리패턴(121)에 의해 정의되는 제 1 활성영역(110)이 제공된다. 상기 제 1 활성영역(110)은 제 1 방향으로 신장한다. 상기 제 1 활성영역(110)을 가로질러, 상기 제 1 방향과 교차하는 제 2 방향으로 신장하는 인접하는 한쌍의 워드라인들(WL)이 제공된다. 인접하는 한쌍의 워드라인(WL)들 사이에 자기정렬된 소오스 라인(SL)이 제공된다. 하나의 소오스 라인(SL)은 인접하는 한 쌍의 워드라인(WL)들에 의해 공유될 수 있다. 상기 소오스 라인(SL)은 한 쌍의 워드라인들(WL) 양 측의 한 쌍의 소오스 라인 콘택들(SC)에 의해 전기적으로 연결될 수 있다. 상기 소오스라인(SL)을 공유하는 한 쌍의 워드라인(WL)의 양 측에, 비트라인콘택(BC)들이 제공된다.
도 1a, 도 1b 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 설명된다. 도 2 는 도 1a 및 도 1b에 도시된 셀영역의 Ⅰ-Ⅰ' 및 주변영역의 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
셀영역을 참조하면, 상기 제 1 활성영역(110) 상에 제 1 게이트 패턴(132)이 제공된다. 상기 제 1 활성영역(110)과 상기 제 1 게이트 패턴(132) 사이에 제 1 게이트 절연막(123)이 더 제공될 수 있다. 상기 제 1 게이트 패턴(132)의 하부 모서리에 제 1 절연 패턴(127a)이 제공될 수 있다. 상기 제 1 절연 패턴(127a)과 상기 소자분리패턴(121) 사이에 제 2 절연패턴(127b)이 제공될 수 있다. 상기 활성영역(110)의 상부 가장자리에 제 3 절연막(127c)이 제공될 수 있다. 상기 제 3 절연막(127c)은 상기 제 1 활성영역(110)의 모서리 부분에서 가장 두꺼운 두께를 갖고, 상기 제 1 활성영역(110) 상부면의 중앙부분에서 가장 얇은 두께를 가질 수 있다.
상기 제 1 소자분리패턴(121)은 상부에 리세스영역(121r)을 포함할 수 있다. 상기 리세스 영역(121r)은 상기 제 1 게이트 패턴(110)의 일 측면으로부터 상기 제 1 소자분리패턴(121)의 중심을 향하는 경사면에 의해 정의될 수 있다. 상기 경사면은 제 1 소자분리패턴(121), 제 1 절연패턴(127a) 및 제 2 절연패턴(127b)에 의해 정의될 수 있다. 상기 리세스 영역(121r)은 상기 리세스 영역(121r)의 중심부에서 가장 깊은 깊이를 가질 수 있다. 예를 들면, 상기 리세스 영역(121r)을 상기 제 1 활성영역(110)이 신장하는 방향에 수직한 방향으로 자른 단면은 V자형일 수 있다. 상기 리세스 영역(121r)은 위를 향해 볼록한 상부면을 가질 수 있다.
상기 제 1 소자분리패턴(121) 및 상기 제 1 게이트 패턴(132) 상에 유전막(170) 및 제 2 게이트 패턴(182)이 제공된다. 상기 제 2 게이트 패턴(182)은 워드라인(WL)을 구성하는 제어 게이트일 수 있다.
주변영역을 참조하면, 기판(100) 상에 제 2 소자분리패턴(151)에 의해 정의되는 제 2 활성영역(140)이 제공된다. 상기 제 2 활성영역(140) 상에 주변 게이트 패턴(162)이 제공된다. 상기 주변 게이트 패턴(162) 상에 제 2 게이트 패턴(182)이 제공된다. 상기 제 2 게이트 패턴(182)은 상기 제 2 활성영역(140)과 교차할 수 있 다. 상기 제 2 활성영역(140)과 상기 주변 게이트전극(163) 사이에 제 2 게이트 절연막(153)이 제공될 수 있다.
도 1a, 도 1b 및 도 3을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치가 설명된다. 도 3은 도 1a 및 도 1b에 도시된 셀 영역의 Ⅰ-Ⅰ' 및 주변 영역의 Ⅱ-Ⅱ'을 따라 자른 단면도이다. 셀 영역을 참조하면, 도 2와 달리, 리세스 영역(121r)이 제 1 소자분리패턴(121)과 제 1 절연패턴(127a)에 의해 정의된다.
상기 리세스 영역(121r)은 제 1 게이트 패턴(110)의 일 측면을 기점으로 상기 제 1 소자분리패턴(121)의 중심을 향해 음의 기울기를 갖는 두 경사면들에 의해 정의될 수 있다. 상기 경사면들은 제 1 소자분리패턴(121) 및 제 1 절연패턴(127a)들에 의해 정의될 수 있다. 예를 들면, 상기 리세스 영역(121r)을 상기 제 1 활성영역(110)들이 신장하는 방향에 수직한 방향으로 자른 단면은 V자형일 수 있다.
주변 영역을 참조하면, 기판(100) 상에 제 2 소자분리패턴(151)에 의해 정의되는 제 2 활성영역(140)이 제공된다. 상기 제 2 활성영역(140) 상에 주변 게이트 패턴(162)이 제공된다. 상기 주변 게이트 패턴(162) 상에 제 2 게이트 패턴(182)이 제공된다. 상기 제 2 게이트 패턴(182)은 상기 제 2 활성영역(140)과 교차할 수 있다. 상기 제 2 활성영역(140)과 상기 주변 게이트 전극(163)사이에 제 2 게이트 절연막(153)이 제공될 수 있다.
도 4a 내지 도 4j 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성방법이 설명된다. 도 4j는 도 4i에 도시된 A영역의 확대도이 다. 도 4a를 참조하면, 기판(100) 상에 마스크패턴들(130)이 형성된다. 상기 마스크 패턴들(130)과 상기 기판(100) 사이에 버퍼 막(122)이 형성될 수 있다. 상기 마스크 패턴들(130)은 상기 기판(100) 상에 마스크 막(미도시)을 형성한 후, 패터닝하여 형성될 수 있다. 상기 마스크 패턴(130)들 사이로 버퍼막(122)의 일부가 노출될 수 있다.
도 4b를 참조하면, 상기 마스크 패턴들(130)을 마스크로, 상기 기판(100)의 일부가 식각되어 트렌치가(101) 형성되고, 제 1 활성영역들(110)과 제 2 활성영역(140)이 정의된다. 상기 제 1 활성영역(110) 및 상기 제 2 활성영역(140)은 이방성 식각을 수행하여 형성될 수 있다. 예를 들어, 상기 제 1 활성영역(110) 및 상기 제 2 활성영역(140)은 플라스마 식각을 수행하여 형성될 수 있다.
도 4c를 참조하면, 상기 기판(100)에 제 1 소자분리막(120) 및 제 2 소자분리막(150)이 형성된다. 상기 제 1 소자분리막(120) 및 제 2 소자분리막(150)은 기판(100) 의 상기 트렌치(101)에 절연물질을 매립한 후, 상부면을 평탄화하여 형성될 수 있다. 상기 절연물질은 실리콘 산화막일 수 있다.
도 4d를 참조하면, 상기 제 1 소자분리막(120) 및/또는 제 2 소자분리막(150)의 형성 후, 상기 마스크 패턴들(130) 및 상기 버퍼막(122)이 제거되어 상기 제 1 활성영역(110)과 상기 제 2 활성영역(140)이 노출될 수 있다. 상기 제 1 활성영역(110) 및 상기 제 2 활성영역(140) 상에 제 1 게이트 패턴(132) 및 주변 게이트 패턴(162)이 형성된다. 상기 제 1 게이트 패턴(132) 및 상기 주변 게이트 패턴(162)은 도전물질일 수 있다. 예를 들어, 상기 제 1 게이트 패턴(132) 및 상기 주변 게이트 패턴(162)은 폴리 실리콘을 포함할 수 있다. 상기 제 1 활성영역(110)과 상기 제 1 게이트 패턴(132) 사이에 상기 제 1 게이트 절연패턴(123)이, 상기 제 2 활성영역(140)과 상기 주변 게이트 패턴(162) 사이에 제 2 게이트 절연패턴(153)이 형성될 수 있다. 상기 제 1, 2 게이트 절연패턴(123, 153)은 상기 제 1 게이트 절연패턴(123) 및 상기 주변 게이트 패턴(162)의 형성 전에 상기 제 1, 2 활성영역(110, 140)을 열산화하는 것에 의하여 형성될 수 있다.
도 4e를 참조하면, 상기 제 1 소자분리막(120)의 일부가 제거되어 리세스된다. 이에 따라 상기 제 1 게이트 패턴(132)의 상부면 및 측면이 노출된다. 상기 제 1 소자분리막(120)은 상기 제 2 소자분리막(150)보다 낮은 높이를 갖게 될 수 있다. 상기 제거에 의해, 상기 제 1 소자분리막(120)이 상기 제 1 활성영역(110)의 상부면과 실질적으로 같은 높이를 갖게 될 수 있다.
도 4f를 참조하면, 상기 제 1 게이트 패턴(132)의 가장자리에 제 1 절연막(125a)이 형성된다. 상기 제 1 절연막(125a)은 상기 제 1 게이트 패턴(132)의 가장자리를 산화시켜 형성될 수 있다. 상기 제 1 절연막(125a)은 상기 제 1 게이트 패턴(132)의 하부 모서리까지 연장될 수 있다. 상기 제 1 절연막(125a)의 형성시 상기 제 1 활성영역(110)의 상부 가장자리 및 상기 주변 게이트 패턴(162)의 상부면이 함께 산화되어, 제 3 절연패턴(127c) 및 제 1 주변 절연막(155a)이 형성될 수 있다. 상기 제 1 절연막(125a), 상기 제 3 절연패턴(127c) 및 상기 제 1 주변 절연막(155a)은 라디칼 산화 공정(radical oxidation process), 열 산화 공정(thermal oxidation process) 또는 이들의 조합을 수행하여 형성될 수 있다.
상기 제 1 절연막(125a)은 동일 식각조건에서 상기 제 1 소자분리막(120)보다 낮은 식각률을 가질 수 있다. 상기 제 1 절연막(125a)에 의해 상기 제 1 게이트 절연패턴(123)의 시닝(thinning)에 의한 상기 비휘발성 메모리 장치의 열화를 막을 수 있다.
도 4g를 참조하면, 상기 제 1 절연막(125a) 상에 제 2 절연막(125b)이 형성된다. 상기 제 2 절연막(125b)은 상기 제 1 소자분리막(120), 상기 제 1 게이트 패턴(132), 상기 제 2 소자분리막(150) 및 상기 주변 게이트 패턴(162) 을 콘포말하게 덮을 수 있다. 상기 제 2 절연막(125b)은 중온산화막(medium temperature oxide layer)을 포함하는 실리콘 산화막일 수 있다. 상기 제 2 절연막(125b)은 저압화학기상증착법(low pressre chemical vapor deposition), 화학기상증착법(chemical vapor deposition)을 포함하는 알려진 증착공정을 수행하여 형성될 수 있다. 상기 제 2 절연막(125b)은 동일 식각조건에서 상기 제 1 절연막(125a)보다 높은 식각률을 가질 수 있다.
도 4h를 참조하면, 상기 제 2 절연막(125b) 상에 갭필 절연막(129)이 형성된다. 상기 갭필 절연막(129)은 상기 제 2 절연막(125b)의 사이 공간을 채울 수 있다. 상기 갭필 절연막(129)은 예를 들어, USG(undoped silicate glass)막을 포함하는 알려진 갭필 산화막일 수 있다. 상기 갭필 절연막(129)은 후술할 식각공정에서 제거됨으로써, 상기 제 1 소자분리막(120)이 과다식각되는 것을 방지할 수 있다. 상기 갭필 절연막(129)은 동일 식각조건에서 상기 제 1 절연막(125a) 및 상기 제 2 절연막(125b)보다 높은 식각률을 가질 수 있다. 동일 식각 조건에서, 상기 갭필 절연막(129)과 상기 제 2 절연막(125b)의 식각률의 차이(△X)는, 상기 제 2 절연막(125b)과 상기 제 1 절연막(125a)의 식각률의 차이(△Y)보다 클 수 있다. (△X>△Y)
도 4i를 참조하면, 상기 갭필 절연막(129)의 전부, 상기 제 1 절연막(125a) ,상기 제 2 절연막(125b), 상기 제 1 소자분리막(120) 및 상기 제 2 소자분리막(150)의 일부가 제거된다. 상기 제 1 주변 절연막(155a)이 함께 제거될 수 있다. 이에 따라 제 1 절연패턴(127a), 제 2 절연패턴(127b), 제 1 소자분리패턴(121) 및 제 2 소자분리패턴(151)이 형성된다.
상기 제 1 절연패턴(127a), 상기 제 2 절연패턴(127b) 및 상기 소자분리패턴(121)에 의해 리세스 영역(121r)이 정의된다. 상기 리세스 영역(121r)에서 가장 깊은 깊이를 갖는 부분의 높이는 상기 제 1 활성영역들(110)의 상부면의 높이보다 낮도록 형성될 수 있다. 상기 제 2 소자분리 패턴(151)의 상부면은 상기 주변 게이트 패턴(162)의 하부면보다 높도록 형성될 수 있다.
상기 제 1 절연패턴(127a), 상기 제 2 절연패턴(127b), 상기 제 1 소자분리 패턴(121) 및 제 2 소자분리패턴(151)은 이방성 식각과 등방성 식각을 수행하여 형성될 수 있다. 예를 들어, 상기 제 1 절연막(125a), 상기 제 2 절연막(125b), 상기 갭필 절연막(129) 및 상기 소자분리막(120)에 대해 이방성 식각을 진행한 후, 등방성 식각을 진행할 수 있다. 상기 이방성 식각 및 상기 등방성 식각 시, 상기 제 1 절연막(125a) 및 상기 제 2 절연막(125b)의 식각률 차이에 의해, 상기 리세스 영역(121r)의 상부면이 경사지게 형성될 수 있다. 예를 들면, 상기 제 1 절연패턴(127a)이 상기 제 2 절연패턴(127b) 및 상기 제 1 소자분리패턴(121)보다 높은 상부면을 갖도록 형성될 수 있다. 상기 제 1 소자분리패턴(121)은 상기 제 1 절연패턴(127a) 및 상기 제 2 절연패턴(127b)보다 낮은 상부면을 갖도록 형성될 수 있다. 상기 리세스 영역(121r)을 상기 제 1 활성영역(110)이 신장하는 방향에 수직한 방향으로 자른 단면은 V자 형이 되도록 형성될 수 있다.
도 4j를 참조하면, 상기 리세스 영역(121r)은 위로 볼록한 상부면을 갖도록 형성될 수 있다. 이는 상기 제 1, 2 절연막(125a, 125b) 및 상기 갭필 절연막(129)의 식각률 차이에 기인한다. 예를 들면, 동일 식각 조건에서 상기 제 1 절연막(125a)의 식각량을 d1, 상기 제 2 절연막(125b)의 식각량을 d2, 상기 갭필 절연막(129)의 식각량을 d3이라고 하면, d3-d2>d2-d1일 수 있다. 식각시, 각 절연막의 모서리 부분(edge)은 더 식각되어 라운딩될 수 있다. 이에 따라, 상기 리세스 영역(121r)의 상부면은 전체적으로 하나 이상의 굴곡을 갖도록 형성될 수 있다. 상기 리세스 영역(121r)은 식각 조건에 따라, 굴곡을 가지지 않는 상부면을 가질 수 있다.
다시 도 2를 참조하면, 상기 제 1 소자분리패턴(121) 및 상기 제 1 게이트 패턴(132) 상에 유전막(170)이 형성된다. 상기 유전막(170)은 산화물-질화물-산화물(ONO) 또는 금속 산화막을 포함할 수 있다. 상기 유전막(170)은 유전물질(미도시)를 도 4i 구조의 전면에 형성한 후, 상기 주변 게이트 패턴(162) 및 제 2 소자분리패턴(151) 상에 형성된 상기 유전물질을 제거하여 형성될 수 있다. 이와 달리, 상기 주변영역 상의 상기 유전막(170)은 후술할 제 2 게이트 패턴의 형성 이후, 제거될 수 있다.
상기 유전막(170) 상에 제 2 게이트 패턴(182)이 형성된다. 상기 제 2 게이트 패턴(182)은 제어 게이트(control gate)일 수 있다. 셀 영역 상의 상기 제 2 게이트 패턴(182)은 상기 제 1 활성영역(110)이 신장하는 방향에 교차하는 방향으로 이웃하는 제 1 게이트 패턴들(132) 사이의 간섭을 쉴드할 수 있다. 주변영역 상의 상기 제 2 게이트 패턴(182)은 이후 제거될 수 있다.
도 5a 내지 도 5c 및 도 2를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 형성방법이 설명된다. 도 5a를 참조하면, 도 4g의 제 1 절연막들(125a) 및 제 2 절연막(125b)에 대해 식각을 수행하여, 제 1 게이트 패턴(110)들의 측벽에 절연 스페이서(126)이 형성된다. 상기 절연 스페이서(126)은 상기 제 1 절연막(125a)이 식각되어 형성되는 제 1 절연 스페이서(126a)과 상기 제 2 절연막(125b)이 식각되어 형성되는 제 2 절연 스페이서(126b)을 포함할 수 있다. 상기 절연 스페이서(126)은 이방성 식각을 수행하여 형성될 수 있다. 상기 절연 스페이서(126)의 형성시, 상기 제 1 주변 절연막(155a)의 전부가 제거되고, 상기 제 2 소자분리막(150)의 일부가 함께 리세스 될 수 있다.
도 5b를 참조하면, 상기 소자분리막(120, 150) 및 상기 게이트 패턴들(132, 162)상에 갭필 절연막(129)이 형성된다. 상기 갭필 절연막(129)은 상기 스페이서들(126)의 사이를 채울 수 있다. 상기 갭필 절연막(129)은 USG를 포함하는 실리콘 화합물일 수 있다.
도 5c를 참조하면, 상기 제 1 소자분리막(120), 상기 절연 스페이서(126)의 일부 및 상기 갭필 절연막(129)의 전부를 제거하여 제 1 소자분리패턴(121), 절연패턴(127)이 형성된다. 상기 절연패턴(127)은 상기 제 1 절연스페이서(126a)의 일부를 제거하여 형성된 제 1 절연패턴(127a)와 상기 제 2 절연스페이서(126b)의 일부를 제거하여 형성된 제 2 절연패턴(127b)을 포함한다. 상기 제 1 소자분리패턴(121)의 형성시, 제 2 소자분리패턴(151)이 함께 형성될 수 있다.
상기 제 1 소자분리패턴(121) 및 상기 절연패턴(127)에 의해 리세스 영역(121r)이 정의된다. 상기 제 1 소자분리패턴(121)은 상기 절연패턴(127)들 보다 낮은 상부면을 갖도록 형성될 수 있다. 상기 제 2 절연패턴(127b)은 상기 제 1 절연패턴(127a)보다 낮은 상부면을 갖도록 형성될 수 있다. 상기 리세스 영역(121r)의 깊이는 상기 제 1 활성영역들(110)에서 멀어짐에 따라 깊어지도록 형성될 수 있다. 보다 구체적인 예를 들면, 상기 리세스 영역(121r)은 상기 제 1 활성영역들(110)이 신장하는 방향에 수직한 방향으로 자른 단면이 V자 형일 수 있다. 상기 리세스 영역(121r)의 가장 깊은 부분은 상기 제 1 활성영역들(110)의 상부면의 높이보다 낮도록 형성될 수 있다.
또 다시 도 2를 참조하면, 상기 제 1 소자분리패턴(121) 및 상기 제 1 게이트 패턴(132) 상에 유전막(170)이 형성된다. 상기 유전막(170)은 산화물-질화물-산화물(ONO) 또는 금속 산화막을 포함할 수 있다. 상기 유전막(170), 상기 주변 게이트 패턴(162) 및 상기 제 2 소자분리패턴(151) 상에 제 2 게이트 패턴(182)이 형성된다. 주변 영역 상의 상기 유전막(170) 및 상기 제 2 게이트 패턴(182)은 이후 제 거될 수 있다.
도 6 및 도 3을 참조하여 본 발명의 또 다른 실시예에 의한 비휘발성 메모리 장치의 형성방법이 설명된다. 도 6을 참조하면, 도 5c의 제 1 소자분리막(121) 상의 제 2 절연막(125b)이 모두 제거되어, 제 2 절연패턴(127b)이 형성되지 않을 수 있다. 상기 제 2 절연패턴(127b)의 형성여부는 상기 제 2 절연막(125b)의 두께, 식각 시간, 식각 용액 등 식각 조건에 따라 결정될 수 있다.
다시 도 3을 참조하면, 상기 제 1 소자분리패턴(121) 및 상기 제 1 게이트 패턴(132) 상에 유전막(170)이 형성된다. 상기 유전막(170)은 산화물-질화물-산화물(ONO) 또는 금속 산화막을 포함할 수 있다. 상기 유전막(170)은 유전물질(미도시)를 도 6의 전면에 형성한 후, 상기 주변 게이트 패턴(162) 및 제 2 소자분리패턴(151) 상에 형성된 상기 유전물질을 제거하여 형성될 수 있다. 이와 달리, 상기 유전막(170)은 제 2 게이트 패턴(182)의 형성 후, 주변영역 상에 형성된 상기 제 2 게이트 패턴(182)과 함께 제거될 수 있다.
도 7a 및 도 7b를 참조하여, 본 발명의 실시예들에 따른 효과가 설명된다. X축은 문턱전압(Vth)를 Y축은 전류(I)를 나타낸다. 게이트전압(Vcc)은 1.8V가 인가되었다. 기준전류(Iref) 2.5㎂에서 측정된 값들이 비교된다. 도 7a는 리세스 영역을 포함하지 않는 소자 분리패턴을 갖는 비휘발성 메모리 장치의 소거동작시 문턱전압 산포를 나타낸 그래프이고, 도 7b는 본 발명의 실시예에 의한 비휘발성 메모리 장치의 소거동작시 문턱전압 산포를 나타낸 그래프이다. 도 7a의 비휘발성 메모리 장 치는 기준전류 2.5㎂에서 3.0V의 산포를 갖는다. 도 7b의 비휘발성 메모리 장치는 같은 기준 전류에서 2.3V의 산포를 갖는다.
도 1a 내지 도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 설명하기 위한 도면들이다.
도 4a 내지 도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성방법들을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치들의 효과를 설명하기 위한 도면들이다.

Claims (18)

  1. 기판 상에, 소자분리막에 의해 정의되는 활성영역들을 형성하는 단계;
    상기 활성영역들 상에 제 1 게이트 패턴들을 형성하는 단계;
    상기 제 1 게이트 패턴들의 가장자리들을 산화시켜 제 1 절연막들을 형성하는 단계;
    상기 소자분리막 및 상기 제 1 게이트 패턴들 상에 제 2 절연막을 콘포말하게 형성하는 단계;
    상기 제 2 절연막 상에 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막, 상기 제 2 절연막 및 상기 제 1 절연막들을 식각하여, 상기 소자분리막에 리세스 영역을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 기판 상에 소자분리막에 의해 정의되는 활성영역들을 형성하는 단계는:
    상기 활성영역 상에 마스크패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 상기 기판의 일부를 제거하여 트렌치를 형성하는 단계; 그리고
    상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성방법.
  3. 제 1 항에 있어서,
    상기 리세스 영역이 형성되기 전의 상기 소자분리막은 상기 활성영역들의 상부면의 높이와 실질적으로 같은 높이를 갖도록 형성되는 비휘발성 메모리 장치의 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막을 형성하는 단계는 상기 활성영역들의 상부 가장자리를 산화시켜 제 3 절연막을 형성하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
  5. 제 1 항에 있어서,
    상기 갭필 절연막을 형성하기 전에,
    상기 제 1 절연막 및 상기 제 2 절연막을 식각하여 상기 제 1 게이트 패턴들의 측벽에 절연 스페이서들을 형성하는 단계를 더 포함하며,
    상기 갭필 절연막은 상기 절연 스페이서들 사이의 상기 소자분리막 상에 상기 절연 스페이서들 사이에 형성되는 비휘발성 메모리 장치의 형성방법.
  6. 제 5 항에 있어서,
    상기 절연 스페이서들의 형성시,
    상기 소자분리막의 일부가 함께 제거되는 비휘발성 메모리 장치의 형성방법.
  7. 제 1 항에 있어서,
    상기 제 1 절연막은 라디칼 산화공정, 열산화공정 또는 이들의 조합을 수행하여 형성되는 비휘발성 메모리 장치의 형성방법.
  8. 제 1 항에 있어서,
    상기 제 2 절연막은 화학기상증착공정, 저압화학기상증착공정 또는 이들의 조합을 수행하여 형성되는 비휘발성 메모리 장치의 형성방법.
  9. 제 1 항에 있어서,
    상기 식각은 이방성 식각을 수행한 후, 등방성 식각을 수행하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
  10. 제 1 항에 있어서,
    상기 갭필 절연막은 동일 식각조건에서 상기 제 1 절연막 및 상기 제 2 절연막보다 높은 식각률을 가지며,
    상기 제 2 절연막은 동일 식각조건에서 상기 제 1 절연막 보다 높은 식각률을 갖는 비휘발성 메모리 장치의 형성방법.
  11. 제 10 항에 있어서,
    상기 활성영역들을 가로지르는 방향으로 자른 상기 리세스 영역의 단면은 V자형인 비휘발성 메모리 장치의 형성방법.
  12. 제 10 항에 있어서,
    동일 식각조건에서 상기 갭필 절연막과 상기 제 2 절연막의 식각률의 차이는 상기 제 2 절연막과 상기 제 1 절연막의 식각률의 차이보다 큰 비휘발성 메모리 장치의 형성방법.
  13. 제 12 항에 있어서,
    상기 리세스 영역은 위를 향해 볼록한 상부면을 갖도록 형성되는 비휘발성 메모리 장치의 형성방법.
  14. 제 1 항에 있어서,
    상기 갭필 절연막, 상기 제 2 절연막 및 상기 제 1 절연막들의 식각 시,
    상기 소자분리막의 일부가 제거되는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
  15. 제 1 항에 있어서,
    상기 소자분리막 및 상기 제 1 게이트 패턴 상에 유전막을 형성하는 단계; 그리고
    상기 유전막 상에 제 2 게이트 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성방법.
  16. 기판 상에 소자분리막에 의해 정의되는 활성영역들;
    상기 활성영역들 상의 제 1 게이트 패턴들; 그리고
    상기 제 1 게이트 패턴들의 하부 모서리에 제공되는 제 1 절연패턴을 포함하되,
    상기 리세스 영역은 상기 소자분리막 및 상기 제 1 절연패턴에 의해 정의되는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 리세스 영역을 상기 활성영역들이 신장하는 방향과 교차하는 방향으로 자른 단면은 V자형의 상부면을 갖는 비휘발성 메모리 장치.
  18. 제 16 항에 있어서,
    상기 리세스 영역은 위를 향해 볼록한 면들을 포함하는 비휘발성 메모리 장치.
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