KR100673007B1 - 비휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents

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이승준
한동균
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삼성전자주식회사
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Abstract

본 발명은 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다. 본 발명의 비휘발성 반도체 메모리 장치는, 부유 게이트 전극과 제어 게이트 전극간 중첩되는 부분의 면적을 크게하여 커플링비가 향상될 수 있도록, 평판부와 측벽부를 포함하는 부유 게이트 전극의 내부와 외부에 제어 게이트 전극이 형성된다. 이 때 마주보는 측벽부 사이의 간격을 크게하여, 상기 측벽부에 인접하는 제어 게이트 전극과 활성영역간의 이격 거리를 증가시켰다. 이는 제어 게이트 전극에 인가되는 전압에 의한 전계가 활성영역에 작용하는 것을 방지한다. 상기 간격이 증가된 측벽부가 형성될 공간을 한 번에 식각하는 경우 발생되는 문제점을 고려하여, 적어도 2회 이상으로 나누어 식각을 진행하며 이 경우 상기 측벽부는 단차지게 형성되거나 또는 상기 평판부의 하단에 두꺼운 기둥부가 형성된다.
메모리, 정전용량, 커플링비, 부유 게이트, 제어 게이트

Description

비휘발성 반도체 메모리 장치 및 그 제조방법{Non-volatile semiconductor memory device and method of fabrication the same}
도 1은 일반적인 비휘발성 반도체 메모리 장치의 평면도,
도 2a 내지 2k는 본 발명의 일 실시예에 따른 제조 방법을 설명하기 위한 단면도,
도 3은 본 발명의 다른 실시예에 따라 제조된 비휘발성 반도체 메모리 장치를 나타낸 단면도,
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 제조 방법을 설명하기 위한 단면도이다.
♧ 도면의 주요부분에 대한 부호의 설명 ♧
100 -- 기판 110 -- 소자분리패턴
120 -- 게이트 절연막 130 -- 부유 게이트 전극
131 -- 평판부 132 -- 측벽부
133 -- 기둥부 140 -- 게이트간 절연막
150 -- 제어 게이트 전극 S -- 소오스 영역
D -- 드레인 영역
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터도 소멸하지만, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 음악이나 영상을 저장하는 메모리 카드와 같은 다양한 응용 장치에서, 전원을 계속적으로 사용할 수 없게 되는 경우에 비휘발성 메모리 장치들이 폭넓게 사용된다.
도 1은 일반적인 비휘발성 반도체 메모리 장치의 평면도이다.
도 1을 참조하면, 기판에 활성영역을 한정하는 소자분리패턴(1)이 배치된다. 소자분리패턴(1) 사이의 활성영역상에 부유 게이트 전극(2)이 형성되고, 부유 게이트 전극(2)위를 제어 게이트 전극(3)이 지나간다. 상기 기판과 부유 게이트 전극(2) 사이에는 게이트 절연막(미도시)이 개재되며, 또한 부유 게이트 전극(2)과 제어 게이트 전극(3) 사이에는 게이트간 절연막(미도시)이 개재된다.
상기 부유 게이트 전극(2)에는 데이터가 저장된다. 부유 게이트 전극(2)에 전하가 저장되지 않거나 또는 저장된 상태에 대응되어 메모리 셀은 논리 "0" 또는 논리 "1"의 상태를 나타낸다. 데이터의 저장 또는 소거 과정은, 상기 제어 게이트 전극(3)에 동작 전압이 인가되고 이 동작 전압에 의하여 부유 게이트 전극(2)에 전 압이 유도되면서 이루어진다. 상기 유도 전압에 따른 전계에 의해, 전하들은 F-N(Fowler-Nordheim) 터널링 방식 또는 핫캐리어 주입(hot carrier injection) 방식으로 게이트 절연막을 통과하게 된다.
제어 게이트 전극에 인가되는 동작 전압에 대해 부유 게이트 전극에 유도되는 전압의 비를 커플링비(coupling ratio)라 하며, 커플링비가 증가할수록 동작 전압을 감소시켜 소비전력을 감소시킬 수 있다. 커플링비를 증가시키는 일 방법은 제어 게이트 전극과 부유 게이트 전극간의 정전용량을 증가시키는 것이다. 정전용량을 증가시키기 위해 제어 게이트 전극과 부유 게이트 전극의 중첩 면적을 증가시키는 방법이 고려될 수 있다. 그러나 반도체 장치의 고집적화 경향에 따라 한정된 공간에서 제어 게이트 전극과 부유 게이트 전극간에 중첩되는 면적이 증가되도록 하는데에는, 제조 공정상 일정한 한계가 있다.
본 발명은 상기와 같은 사정을 감안하여 제안되었으며, 본 발명이 이루고자하는 기술적 과제는 부유 게이트 전극과 제어 게이트 전극간 중첩 면적이 증가되도록 비휘발성 반도체 메모리 장치를 제조하는 방법 및 이러한 방법으로 제조된 비휘발성 반도체 메모리 장치를 제공하는 것이다.
상기한 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 반도체 메모리 장치 및 그 제조방법을 제공한다. 본 발명의 제조방법은, 기판 위쪽으로 돌출하되, 제1 개구부 및 상기 제1 개구부에 연속하며 상기 제1 개구부보다 폭이 넓은 제2 개구부를 구비하는 소자분리패턴을 상기 기판에 형성하고; 상기 제1 개구부에 의해 노출된 기판의 활성영역상에 게이트 절연막을 형성하고; 상기 제1 및 제2 개구부들 내에 그리고 상기 게이트 절연막상에 제1 도전막을 형성하고; 상기 제1 도전막상에 게이트간 절연막을 형성하고; 상기 게이트간 절연막 및 상기 소자분리패턴상에 제2 도전막을 형성하고; 그리고 상기 제2 도전막, 게이트간 절연막 및 제1 도전막을 패터닝하는 것을 포함한다.
위와 같은 제조방법에 따라 제조된 본 발명의 비휘발성 반도체 메모리 장치는, 기판에 형성되어 활성영역을 한정하되, 상기 기판 위쪽으로 돌출하고, 상기 활성영역을 노출시키는 제1 개구부, 및 상기 제1 개구부에 연속하며 상기 제1 개구부보다 폭이 넓은 제2 개구부를 구비하는 소자분리패턴; 게이트 절연막에 의해 상기 활성영역으로부터 절연되며 상기 제1 및 제2 개구부내에 형성된 부유 게이트 전극; 상기 부유 게이트 전극상에 형성된 게이트간 절연막; 상기 게이트간 절연막 및 상기 소자분리패턴상에 형성된 제어 게이트 전극을 포함한다.
한편, 상기 소자분리패턴은 상기 제1 및 제2 개구부들 외측의 제어 게이트 전극 아래에 제3 개구부를 더 구비하며, 상기 제어 게이트 전극은 상기 제3 개구부로 확장될 수 있다.
이 때, 상기 부유 게이트 전극은 높이에 따라 좌우폭이 달라진다. 즉, 제1 개구부와 제2 개구부의 폭이 다르기 때문에, 제1 개구부의 측벽에 형성되는 부유 게이트 전극과 제2 개구부의 측벽에 형성되는 부유 게이트 전극의 폭이 달라진다.
구체적인 실시예에서, 상기 제1 도전막은 상기 제1 개구부의 바닥 및 측벽들 그리고 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성될 수 있다. 또는 다른 실시예에서, 상기 제1 도전막은 상기 제1 개구부를 채우며 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성될 수 있다.
상기 제어 게이트 전극은 제1 개구부와 제2 개구부 내에 형성되며, 또한 제3 개구부로 확장되어 상기 부유 게이트 전극의 내외측면을 감싸도록 형성된다. 따라서 제어 게이트 전극과 부유 게이트 전극간 중첩되는 면적이 커져서 커플링비가 증가될 수 있다. 그러나 제어 게이트 전극이 부유 게이트 전극의 외측면에 지나치게 가깝게 배치되는 경우에는 제어 게이트 전극에 인가되는 전압에 의한 전계가 부유 게이트 전극 하부의 기판에 작용하는 문제가 발생될 수 있다. 이러한 문제는 제어 게이트 전극에서 제3 개구부로 확장되는 바닥 부분이 활성영역 보다 낮게 위치할수록 증가한다.
본 발명에 따르면, 상기 제2 개구부의 폭 만큼 부유 게이트 전극의 좌우폭이 증가되며, 증가된 폭만큼 제어 게이트 전극과 기판간에 이격 거리가 증가되는 효과가 있다. 따라서 제3 개구부의 제어 게이트 전극은 특별한 제한없이 깊게 확장될 수 있는데, 이 경우 인접하는 부유 게이트 전극간 커플링을 방지할 수 있다.
여기서 넓은 폭을 갖는 제2 개구부를 한 번에 식각하는 경우 공정상 문제가 발생될 수 있는 바, 이를 감안하여 본 발명에서는 수회의 식각으로 상이한 폭을 갖는 제1 개구부와 제2 개구부를 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 과정을 설명하는 도면이다. 상기 단면도에서 도 2a 내지 도 2j는 제어 게이트 전극이 신장하는 방향을 따라 취해진 것이며, 도 2k는 제어 게이트 전극과 교차하는 방향을 따라 취해진 것이다.
도 2a를 참조하면, 기판(100)상의 소정 영역에 하드 마스크(10)를 형성한다. 상기 하드 마스크(10)는 기판(100)에 대해 식각 선택비를 갖는, 예컨대 질화막을 패터닝하여 형성될 수 있다. 상기 기판(100)과 하드 마스크(10) 사이에는 패드 산화막이 개재될 수 있으며, 이는 하드 마스크(10)의 기판(1)에 대한 스트레스를 완화하는 역할을 한다.
하드 마스크(10)를 식각 마스크로 이용하여 기판(100)을 식각하여 트렌치 (20)를 형성한다. 트렌치(20)는 이방성 건식 식각법으로 형성할 수 있으며, 상기 트렌치(20)에 의해 기판(100)상에 활성영역이 한정된다.
도 2b를 참조하면, 하드 마스크(10)에 대한 식각을 진행하여 하드 마스크(10)의 폭과 두께를 줄여준다. 습식법으로 식각하는 경우 하드 마스크(10)의 폭과 두께가 동시에 줄어들게 된다. 이는 후속 공정에서 형성되는 제1 개구부(도 2f의 참조번호 21 참조)의 폭을 맞추기 위한 것으로, 상기 제1 개구부의 폭에 대응되도록 식각을 진행한다. 다만 상기 제1 개구부의 폭을 하드 마스크(10)이 폭과 동일하게 유지할 수도 있으며, 이 경우 본 단계는 생략될 수 있다.
도 2c를 참조하면, 트렌치(20) 내부에 절연막을 매립하여 소자분리패턴(110)을 형성한다. 상기 절연막으로는 USG(Undoped Silicate Glass)막, TEOS(Tatra Ethyl Otho Silicate)막 또는 갭필 특성이 우수한 HDP(High Density Plasma) 산화막이 사용될 수 있다. 트렌치(20)를 매립한 후에는, 상기 하드 마스크(10)의 상부 표면과 동일한 레벨까지 평탄화를 진행한다. 여기서 평탄화 과정은 화학기계적연마(CMP; Chemical Mechanical Polishing) 또는 전면 식각(etch back) 등으로 이루어지며, 상기 하드 마스크(10)는 평탄화가 종료되는 기준 지점인 스토퍼로 사용된다.
도 2d를 참조하면, 상기 하드 마스크(10)에 대한 식각을 진행하여 하드 마스크(10)의 두께를 감소시킨다. 여기서 식각 후 잔류하는 하드 마스크(10)의 두께는 후속 공정에서 제1 개구부의 높이에 대응(도 2f의 참조번호 21 참조)된다. 상기 식각은 산화막에 대한 식각 선택비를 갖는 용액을 이용한 습식법이 적용될 수 있다. 이 경우 등방성 식각이 진행되지만 수평 방향으로는 산화막 성분의 소자분리패턴 (110)에 대한 식각이 진행되지 않고, 실질적으로는 하드 마스크(10)에 대한 수직 방향 식각이 진행된다.
도 2e를 참조하면, 소자분리패턴(110)에 대한 식각을 진행하여 제2 개구부(22)를 형성한다. 상기 식각은 하드 마스크(10)에 대한 식각 선택비를 갖는 용액을 이용한 습식법이 적용될 수 있으며, 이전 단계에서 하드 마스크(10)를 소정 두께만큼 식각하여 형성되었던 공간이 확장되면서 제2 개구부(22)가 형성된다. 도 2e에 도시된 바와 같이, 상기 제2 개구부(22)는 활성영역 보다 큰 비교적 넓은 폭을 갖는다. 이와 같이 제2 개구부(22)가 넓은 폭을 갖는 경우의 장점에 대해서는 후술(도 2j와 관련된 설명 참조)한다.
도 2f를 참조하면, 잔류하는 하드 마스크(10)에 대한 식각을 진행하여 하드 마스크(10)를 완전히 제거하고 제1 개구부(21)를 형성한다. 상기 식각은 산화막에 대한 식각 선택비를 갖는 용액을 이용한 습식법이 적용될 수 있다. 하드 마스크(10)와 기판(100) 사이에 패드 산화막이 개재된 경우, 하드 마스크(10)를 제거한 후 상기 패드 산화막 또한 제거하여 그 하부의 기판(100)을 노출시킨다. 앞선 단계에서, 제2 개구부(22)는 넓은 폭을 갖도록 형성되는데 비하여 제1 개구부(21)는 제2 개구부(22)에 비하여 좁은 폭을 갖게된다.
이와 같은 서로 상이한 폭을 갖는 제1 개구부(21)와 제2 개구부(22)를 형성하면 다음과 같은 장점이 있다. 상기 제2 개구부(22)는 소자분리패턴(110)에 대한 식각으로 형성되며, 상기 식각은 습식법 등의 등방성 식각이 적용될 수 있다. 이 경우 넓은 폭을 갖도록 수평 방향 식각이 진행되는 동안 수직 방향으로도 식각이 진행된다. 이로 인하여 제2 개구부(22)는 가장자리 부분의 소자분리패턴(110)이 하측으로 처지게 식각될 수 있고, 제2 개구부(22)의 가장자리에 인접하여 형성될 게이트 절연막(도 2g의 참조번호 120 참조)이나 활성영역의 기판(100)에 손상을 줄 수 있다.
본 발명에 의하면, 하드 마스크(10)의 일부를 제거하여 공간을 형성(도 2d 참조)한 상태에서 소자분리패턴(110)을 식각(도 2e 참조)하므로, 소자분리패턴(110)이 수평 방향으로 식각되는 부분의 두께가 상대적으로 두껍지 않게 된다. 따라서 한 번에 넓은 폭을 갖도록 식각하는 경우와 달리 제2 개구부(22)의 가장자리가 평평하게 식각될 수 있다.
다만 2회의 식각을 진행하더라도, 제2 개구부(22)의 폭을 넓게 하는 경우에는 제2 개구부(22)의 가장자리가 다소 하측으로 처지게 식각될 수 있으나, 이로 인한 문제는 제1 개구부(21)에 해소될 수 있다. 즉, 제1 개구부(21)를 별도로 형성하므로, 제2 개구부(22)의 가장자리가 활성영역으로부터 제1 개구부(21)의 높이만큼 이격될 수 있어, 제2 개구부(22)의 식각 상태와 상관없이 상기 기판(100)의 활성영역이나 또는 그 상부에 형성될 게이트 절연막 등을 보호할 수 있다.
도 2g를 참조하면, 활성영역에 속하는 기판(100)상에 게이트 절연막(120)을 형성한다. 이는 산화막을 사용하며 화학기상증착법이나 또는 열산화법으로 형성될 수 있다. 이어서 상기 게이트 절연막(120)을 포함한 기판(100)상에 제1 도전막(130')을 증착한다. 상기 제1 도전막(130')은 부유 게이트 전극을 형성하기 위한 것으로 도전성을 갖도록 도핑된 폴리 실리콘 단일막으로 형성될 수 있다. 상기 제1 도전막(130')은 제1 개구부(21)의 바닥과 측벽 및 제2 개구부(22)의 바닥과 측벽 그리고 외부로 노출된 소자분리패턴(110)상에 콘포말하게 형성된다.
도 2h를 참조하면, 상기 제1 도전막(130')의 일부를 제거한다. 이 때 제1 도전막(130')은 제1 개구부(21) 및 제2 개구부(22)의 바닥과 측벽에 형성된 것을 제외하고, 외부로 노출된 소자분리패턴(110)상에 형성된 것을 제거한다. 이를 위해 화학기계적연마와 같은 공정을 이용할 수 있다. 이 경우 제1 도전막(130')에 의해 개구부(21,22)가 완전히 채워지지 않은 상태이므로 별도의 절연막(미도시)으로 개구부(21,22)를 채운 후 화학기계적연마가 진행될 수 있다.
이와 같이 화학기계적연마가 진행된 후에는, 상기 제1 도전막(130')은 소자분리패턴(110)에 절연된 상태로 분리된다. 또한 제1 개구부(21)와 제2 개구부(22)의 폭이 다르기 때문에, 상기 제1 도전막(130') 또한 서로 마주보는 제1 도전막(130')의 간격이 높이에 따라 다르게 단차지게 형성된다.
도 2i를 참조하면, 상기 제1 개구부(21) 및 제2 개구부(22) 외측의 소자분리패턴(110)을 식각하여 제3 개구부(23)를 형성한다. 상기 식각은 제1 도전막(130')을 식각 마스크로 사용하여 진행하며, 소자분리패턴(110)을 소정 두께만큼 리세스하여 제1 도전막(130') 측벽의 외측면이 노출되도록 한다. 여기서 제1 도전막(130')에서 노출되는 부분은, 제2 개구부(22)상에 형성된 부분이며 제1 개구부(21)상에 형성된 부분은 여전히 소자분리패턴(110)으로 덮여 있다.
상기 소자분리패턴(110)은 상기 제3 개구부(23)의 바닥이 상기 활성영역과 동일한 높이까지 리세스될 수 있다. 또는 상기 제3 개구부(23)의 바닥이 상기 활성 영역보다 낮게 위치하도록 깊게 리세스될 수 있다. 제3 개구부(23)로는 후속공정에서 제어 게이트 전극용 제2 도전막이 형성(도 2j 참조)되며, 리세스 깊이만큼 제어 게이트 전극이 깊게 형성된다. 이와 같이 제어 게이트 전극이 깊게 형성되면, 인접하는 부유 게이트 전극간 커플링을 방지하는데 효과적이다.
도 2j를 참조하면, 제1 도전막(130')상에 게이트간 절연막(140) 및 제2 도전막(150')을 형성한다. 게이트간 절연막(140)은 산화막, 질화막, 산화막의 ONO막(Oxide-Nitride-Oxide)으로 형성되거나 또는 상기 게이트 절연막(120)에 비하여 유전율이 높은 절연막이 포함될 수 있다. 예컨대 산화하프늄이나 산화알루미늄과 같은 절연성 금속 산화물이 포함될 수 있으며, 이러한 막들은 화학기상증착 방법으로 형성할 수 있다.
도 2k를 참조하면, 상기 제2 도전막(150), 게이트간 절연막(140) 그리고 제1 도전막(130')을 패터닝한다. 이 때, 도 2k(또는 도 2j)에 도시된 바와 같이, 제1 도전막(130')과 제2 도전막(150')이 각각 부유 게이트 전극(130)과 제어 게이트 전극(150)이 된다. 이 후 불순물 이온을 주입하여 소오스 영역(S)과 드레인 영역(D)을 형성한다.
이하에서는, 도 2j 및 도 2k를 참조하여 위와 같은 방법으로 제조되는 비휘발성 메모리 장치의 구조 및 동작 특성을 살펴본다.
도 2k를 참조하면, 기판(100)상의 활성영역에 게이트 절연막(120) 및 게이트간 절연막(140)을 개재하여 부유 게이트 전극(130)과 제어 게이트 전극(150)이 배 치되며, 이와 인접하는 영역에는 소오스 영역(S)과 드레인 영역(D)이 배치된다. 상기 기판(100), 게이트 절연막(120), 부유 게이트 전극(130)은 각각 고유의 에너지 밴드 갭을 가지며 에너지 밴드 갭의 차이에 의해 각각의 계면에 전위장벽(potential barrier)이 형성된다. 그러나, 소오스 영역(S)에서 드레인 영역(D)으로 전하가 이동하도록 전압을 인가하고, 동시에 부유 게이트 전극(130)에 전압이 유도되도록 하면 채널 영역을 이동하는 전하가 상기 전위장벽을 통과하여 부유 게이트 전극(130)에 저장될 수 있다.
앞서 살펴 본 바와 같이, 부유 게이트 전극(130)에 유도되는 전압은 제어 게이트 전극(150)에 인가되는 동작 전압에 따라 결정되며, 동일한 동작 전압이라도 커플링비에 따라 부유 게이트 전극(130)에는 보다 높은 전압이 유도될 수 있다. 본 발명에서는, 상기 커플링비를 증가시키기 위해 제어 게이트 전극(150)과 부유 게이트 전극(130)이 중첩되는 부분의 면적을 증가시켰다.
도 2j를 재차 참조하면, 기판(100)상에 상기 부유 게이트 전극(130)은 서로 상이한 폭을 갖으며 연속적으로 형성된 제1 개구부(21)와 제2 개구부(22)내에 형성(도 2i 참조)된다. 상기 부유 게이트 전극(130)의 외측에는 제3 개구부(23)가 형성되며, 제어 게이트 전극(130)은 활성영역을 가로지르면서 제1 개구부(21)와 제2 개구부(22) 및 제3 개구부(23)가 형성(도 2i 참조)된 공간으로 확장된다. 여기서 제1 개구부(21)와 제2 개구부(22)는 소오스 영역(S)과 드레인 영역(D)을 연결하는 제1 방향으로 신장되며, 제어 게이트 전극(150)은 제1 방향과 교차하는 방향으로 신장되고, 제1 방향과 제2 방향이 교차하는 영역에 부유 게이트 전극(130)이 형성된다.
제어 게이트 전극(150)은 제1 개구부(21)와 제2 개구부(22)에서 부유 게이트 전극(130)의 내측과 중첩되고, 또한 제3 개구부(23)에서 부유 게이트 전극(130)의 외측과 중첩되므로, 부유 게이트 전극(130)과 제어 게이트 전극(150)이 중첩되는 부분의 면적이 크게 증대된다. 이로 인하여 커플링비가 증가되며 제어 게이트 전극(150)에 인가되는 동작 전압에 의해 부유 게이트 전극(130)에는 높은 전압이 유도될 수 있다.
상기 부유 게이트 전극(130)은 게이트 절연막(120)상에 형성되는 평판부(131)와 상기 평판부(131)의 가장자리에서 상방향으로 연장된 한쌍의 측벽부(132)를 포함한다. 그런데 제1 개구부(21)와 제2 개구부(22)는 상이한 폭을 가지며 바닥에 대해 수직인 측벽을 가지므로, 상기 개구부(21,22)에 형성되는 측벽부(132)는 수직으로 단차지게 형성되어 한쌍의 마주보는 측벽부(132) 사이의 간격은 높이에 따라 달라진다. 즉, 측벽부(132)의 상측에서의 간격이 하측에서 보다 크다. 이로 인하여 측벽부(132)를 감싸도록 형성되는 제어 게이트 전극(150)에 있어서, 제어 게이트 전극(150)과 측벽부(132)의 외측면 사이의 간격이 측벽부(132)의 높이에 따라 달라진다. 즉, 측벽부(132)의 상측에서 측벽부(132)의 외측면과 제어 게이트 전극(150)간 간격은 측벽부(132)의 하측에서 보다 작게 된다. 이와 같이 부유 게이트 전극(130)이 단차지게 형성되는 구조의 장점은 다음과 같다.
상기 제3 개구부(23)로 확장되는 제어 게이트 전극(150)의 바닥 부분은 활성영역의 기판(100) 상부면과는 가깝게 배치된다. 특히 제어 게이트 전극(150)이 깊게 확장될수록 제어 게이트 전극(150)과 기판(100)간 거리는 더욱 가까와진다. 비 록 기판(100)과 제어 게이트 전극(150)이 소자분리패턴(110)에 의해 절연되어 있지만 기판(100)의 상부면과 제어 게이트 전극(150)의 바닥 부분이 가까와지면, 데이터의 프로그램 동작 등을 위해 제어 게이트 전극(150)에 동작 전압이 인가되는 경우 제어 게이트 전극(150)에 형성되는 전계가 기판(100)의 상부면에 작용할 수 있다.
제어 게이트 전극(150)은 적어도 평판부(131)의 하부면과 동일한 높이까지는 확장되며, 이 경우 제어 게이트 전극(150)은 측벽부(132)의 외측면 전 면적에 대해 부유 게이트 전극(130)과 중첩될 수 있다. 또는 제어 게이트 전극(150)은 평판부(131) 보다 낮은 높이까지 확장되어 그 바닥 부분이 활성영역의 상부면 보다 낮은 위치에 형성될 수 있다. 이와 같이 제어 게이트 전극(150)이 깊이 삽입될수록, 제어 게이트 전극(150)에 의해 인접하는 서로 다른 부유 게이트 전극(130)들이 커플링되는 것을 방지하는 효과가 있다.
따라서 부유 게이트 전극(130)간 커플링 방지를 감안하면, 제어 게이트 전극(150)의 바닥은 활성영역 보다 낮게 위치하는 것이 바람직하다. 그러나 제어 게이트 전극(150)이 깊게 위치할수록, 제어 게이트 전극(150)에서 활성영역으로 전계가 크게 작용하게 된다. 본 발명에 의하면 제2 개구부(22)의 폭이 활성영역의 폭 보다 충분히 넓게 형성되며, 상기 제2 개구부(22)에 형성되는 부유 게이트 전극(130)의 측벽부(132)간 넓은 간격에 의해 제어 게이트 전극(150)과 기판(100)간에 충분한 공간을 확보할 수 있다. 따라서 제어 게이트 전극(150)에 의한 전계가 활성영역에 영향을 미치지 않게 되므로, 제어 게이트 전극(150)의 바닥이 활성영역의 상부면 보다 충분히 낮게 위치하도록 할 수 있다.
다만 넓은 폭을 갖는 제2 개구부(22)를 한번에 식각하는 경우, 제2 개구부(22)의 가장자리가 하측으로 처지게 형성(도 2e 및 도 2f와 관련된 설명 참조)될 수 있다. 이러한 점을 감안하여 제조 공정상 제2 개구부(22)는 수회로 나누어 식각하며, 좁은 폭을 갖는 제1 개구부(21)를 별도로 형성한다.
도 3은 본 발명의 다른 실시예에 따라 제조된 비휘발성 반도체 메모리 장치를 나타낸 단면도이다. 도 3을 참조하면, 게이트간 절연막(140)은 제1 개구부(21)를 채우도록 두껍게 형성된다. 이 경우 평판부(131)의 상부면에서 제어 게이트 전극(150)까지의 거리가 다소 증가하게 되는데 이러한 구조의 장점은 다음과 같다. 가령 메모리의 소거 동작시 제어 게이트 전극(150)과 기판(100)에 상이한 전압이 인가되며 이러한 전압차에 의한 전계로 상기 부유 게이트 전극(130) 내부에서 전하가 이동하여 소정 두께만큼의 공핍층이 형성된다. 부유 게이트 전극(130)에서 공핍층이 형성되는 영역은 실질적으로 유전체로 볼 수 있으므로, 가능한 공핍층의 두께를 줄이는 것이 좋다. 그런데 도 3과 같이, 평판부(131)와 제어 게이트 전극(150)사이에 게이트간 절연막(140)이 두껍게 형성된 경우, 제어 게이트 전극(150)에 인가되는 고전압에 의한 전계를 다소 상쇄하여 공핍층의 두께를 줄일 수 있는 장점이 있다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 제조 방법을 설명하기 위한 단면도이다. 상기 단면도에서 도 4a 내지 도 4e는 제어 게이트 전극이 신장하는 방향을 따라 취해진 것이며, 도 4f는 제어 게이트 전극과 교차하는 방향을 따라 취해진 것이다.
먼저 도 2a 내지 도 2f를 참조하여 살펴 본 과정을 진행한다. 상기한 단계를 거쳐 기판(100)상에 활성영역을 한정하는 소자분리패턴(110)이 형성되며, 또한 활성영역의 기판(100)상에는 제1 개구부(21)와 제2 개구부(22)가 형성된다.
도 4a를 참조하면, 위와 같은 상태에서 기판(100)상에 게이트 절연막(120)을 형성한 후 도핑된 폴리 실리콘 등으로 된 제1 도전막(130')을 증착한다. 이 때 제1 도전막(130')을 두껍게 증착하여 제1 도전막(130')이 제1 개구부(21)를 완전히 채울 수 있도록 한다. 가령 제1 도전막(130')의 두께가 제1 개구부(21) 폭의 2배 이상이 되도록 한다면, 제1 개구부(21)의 양쪽 벽면에 증착되는 제1 도전막(130')에 의해 제1 개구부(21)가 채워질 수 있다.
도 4b를 참조하면, 상기 제1 도전막(130')의 일부를 제거한다. 이 때 제1 도전막(130')은 제1 개구부(21) 및 제2 개구부(22)에 형성된 것을 제외하고, 외부로 노출된 소자분리패턴(110)상에 형성된 것을 제거한다. 이는 화학기계적연마와 같은 공정을 이용할 수 있으며, 화학기계적연마가 진행된 후에는 상기 제1 도전막(130')은 소자분리패턴(110)에 의해 절연된 상태로 분리된다. 또한 제1 개구부(21)와 제2 개구부(22)의 폭이 다르기 때문에, 상기 제1 도전막(130') 중 제1 개구부(21)를 채운 부분의 폭과 제2 개구부(22)의 측벽에 형성되는 부분의 간격이 서로 상이하며, 전자는 후자보다 작다.
도 4c를 참조하면, 상기 제1 개구부(21) 및 제2 개구부(22) 외측의 소자분리패턴(110)을 식각하여 제3 개구부(23)를 형성한다. 상기 식각은 제1 도전막(130')을 식각 마스크로 사용하여 진행하며, 소자분리패턴(10)을 소정 두께만큼 리세스하여 제1 도전막(130') 측벽의 외측면이 노출되도록 한다. 상기 소자분리패턴(130)은 상기 제3 개구부(23)의 바닥이 상기 활성영역과 동일한 높이 또는 그 이하까지 리세스될 수 있다.
도 4d를 참조하면, 제1 도전막(130')의 일부에 대한 식각을 진행한다. 본 단계는 다음 공정에서 제어 게이트 전극용 도전막이 형성될 수 있는 충분한 공간을 확보하기 위한 것이다. 이는 앞서 제1 도전막(130')이 제1 개구부(21)를 완전히 채우도록 형성되는 경우 제1 도전막(130')의 내부 공간이 지나치게 좁아지게 될 수 있음을 감안한 것이다.
상기 식각을 등방성의 습식법으로 진행하는 경우, 제1 도전막(130') 측벽 부분에서는 제2 개구부(22) 및 제3 개구부(23)의 양 방향에서 동시에 식각이 진행되며 바닥 부분에서는 수직의 일 방향에서만 식각이 진행된다. 따라서 제1 도전막(130')은 바닥에서 두께가 감소하는 것에 비해 측벽에서의 두께가 더욱 감소된다. 또한 제2 개구부(22)에서의 수평방향 식각에 의해 제1 도전막(130') 측벽의 내측면간 간격은 증가된다. 반면 제 3개구부(23)에서의 수평방향 식각에 의해 제1 도전막(130') 측벽의 외측면간 간격은 감소하게 되며, 이로 인하여 제2 개구부(22) 형성시 가장자리가 하측으로 처지게 식각되더라도, 해당 영역으로부터 제1 도전막(130')을 이격시킬 수 있는 효과가 있다.
도 4e를 참조하면, 제2 개구부(22)와 제3 개구부(23)상에 게이트간 절연막(110) 및 제2 도전막(150')을 형성한다. 게이트간 절연막(110)은 화학기상증착 방법을 이용하여 산화막/질화막/산화막의 ONO막 등으로 형성하며, 제2 도전막(150')은 게이트간 절연막(140)상에 도핑된 폴리 실리콘 등으로 형성할 수 있다.
도 4f를 참조하면, 상기 제2 도전막(150'), 게이트간 절연막(140) 그리고 제1 도전막(130')을 패터닝하여, 제어 게이트 전극(150)과 부유 게이트 전극(130)을 형성한다. 또한 상기 불순물 이온을 주입하여 소오스 영역(S)과 드레인 영역(D)을 형성한다.
이하에서는, 도 4e 및 도 4f를 참조하여 위와 같은 방법으로 제조되는 비휘발성 메모리 장치의 구조 및 동작 특성을 살펴본다.
도 4e를 재차 참조하면, 부유 게이트 전극(130)은 게이트 절연막(110)상에 수직 방향으로 형성된 기둥부(133)와, 상기 기둥부(133)상에 수평 방향으로 연장되는 평판부(131)와 평판부(131)에서 상방향으로 연장되는 측벽부(132)로 이루어진다. 상기 기둥부(133)는 제1 개구부(21)를 채우는 제1 도전막(130')으로 형성되고, 평판부(131)와 측벽부(132)는 제2 개구부(22)상의 제1 도전막(130')에 의해 형성된다. 상기 측벽부(132)는 서로 마주보는 한쌍으로 이루어지되, 마주보는 측벽부(132) 사이의 간격은 기둥부(133)의 폭보다 크다.
상기 마주보는 측벽부(132) 사이의 간격은 활성영역의 폭보다 크다. 따라서 상기 측벽부(132)의 외측에 인접하는 제어 게이트 전극(150)은 활성영역으로부터 충분히 이격되며, 제어 게이트 전극(150)에서 형성되는 전계가 활성영역에 작용하는 것을 방지할 수 있다. 다만 넓은 폭을 갖는 측벽부(132)가 형성되는 공간을 한 번에 식각하는 경우, 측벽부(132)의 가장자리에 인접하는 게이트 절연막(120) 등에 손상을 줄 수 있다. 본 실시예에 의하면, 측벽부(132) 보다 좁은 폭을 갖는 기둥부(133)에 의해 기둥부(133)의 높이만큼 측벽부(132)를 기판으로부터 이격함으로써 게이트 절연막(120) 등을 보호할 수 있다. 이는 앞선 실시예에서, 측벽부(132)를 단차지게 형성한 것과 구조는 다소 상이하지만 동일한 작용 원리가 적용된 것이다.
기둥부(133)는 그 수직방향 두께가 다소 두껍게 형성됨이 유리하다. 즉, 앞서 도 3의 실시예와 관련하여 설명한 바와 같이, 반도체 메모리의 소거 동작 등에 있어서 부유 게이트 전극(130)에 공핍층이 형성되는데, 상기 공핍층이 형성되는 두께를 감안하여 부유 게이트 전극(130)은 다소 두껍게 형성됨이 바람직하다. 특히 기판(100)과 인접하는 기둥부(133)가 충분한 두께로 형성된다면 일부분에 공핍층이 형성되더라도 소거 동작 등에서 공핍층에 의한 영향을 줄일 수 있다.
도 3f와 같이, 제어 게이트 전극(150)/게이트간 절연막(140)/부유 게이트 전극(130)을 형성하는 경우, 상기 게이트간 절연막(140)은 건식법으로 식각할 수 있다. 이 때 그 하부의 부유 게이트 전극(20)의 두께가 충분하지 않으면 부유 게이트 전극(130)의 일부가 리세스되어 손상받을 수 있다. 그런데 본 실시예에서는 게이트간 절연막(140)이 식각되는 영역에서 부유 게이트 전극(130)의 기둥부(133)가 두껍게 형성되어 있으므로, 위와 같은 문제를 예방할 수 있다.
이상에서 살펴 본 바와 같이 본 발명에 의하면, 부유 게이트 전극과 제어 게이트 전극의 중첩 면적을 넓혀서 커플링비를 증가시키는 효과가 있다. 또한 부유 게이트 전극의 폭을 넓혀서 제어 게이트 전극에서 활성영역까지의 이격 거리가 증가되며, 이는 제어 게이트 전극에 고전압이 인가되어도 이로 인한 전계가 활성영역에 작용하는 것을 방지한다. 한편, 부유 게이트 전극에 단차진 구조 등을 적용하여, 위와 같이 넓은 폭을 갖도록 식각 등의 공정을 진행할 때 발생되는 문제를 방지한다.

Claims (17)

  1. 기판 위쪽으로 돌출하되, 제1 개구부 및 상기 제1 개구부에 연속하며 상기 제1 개구부보다 폭이 넓은 제2 개구부를 구비하는 소자분리패턴을 상기 기판에 형성하고;
    상기 제1 개구부에 의해 노출된 기판의 활성영역상에 게이트 절연막을 형성하고;
    상기 제1 및 제2 개구부들 내에 그리고 상기 게이트 절연막상에 제1 도전막을 형성하고;
    상기 제1 도전막상에 게이트간 절연막을 형성하고;
    상기 게이트간 절연막 및 상기 소자분리패턴상에 제2 도전막을 형성하고; 그리고
    상기 제2 도전막, 게이트간 절연막 및 제1 도전막을 패터닝하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 소자분리패턴을 형성하는 것은:
    상기 제1 개구부에 대응하는 위치의 기판상에 하드마스크를 형성하고;
    상기 하드마스크에 의해 노출된 기판을 식각하여 트렌치를 형성하고;
    상기 트렌치를 절연막으로 채우고;
    상기 하드마스크의 일부를 제거하여 상기 절연막의 측면을 노출시키고;
    상기 절연막의 일부를 제거하여 상기 제2 개구부를 형성하고; 그리고
    잔존하는 하드마스크를 제거하여 상기 활성영역을 노출시키는 제1 개구부를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 도전막을 형성한 후 상기 제1 및 제2 개구부들 외측의 소자분리패턴을 식각하여 제3 개구부를 형성하는 것을 더 포함하고,
    상기 제2 도전막은 상기 제3 개구부를 채우는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 제3 개구부는 상기 제1 도전막의 외측을 노출하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  5. 제 3항에 있어서,
    상기 제3 개구부는 상기 활성영역의 상부면보다 낮은 바닥면을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  6. 제 5항에 있어서,
    상기 제1 도전막은 상기 제1 개구부의 바닥 및 측벽들 그리고 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  7. 제 6항에 있어서,
    상기 게이트간 절연막은 상기 제1 개구부를 채우도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  8. 제 5항에 있어서,
    상기 제1 도전막은 상기 제1 개구부를 채우며 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  9. 기판에 형성되어 활성영역을 한정하되, 상기 기판 위쪽으로 돌출하고, 상기 활성영역을 노출시키는 제1 개구부, 및 상기 제1 개구부에 연속하며 상기 제1 개구부보다 폭이 넓은 제2 개구부를 구비하는 소자분리패턴;
    게이트 절연막에 의해 상기 활성영역으로부터 절연되며 상기 제1 및 제2 개구부내에 형성된 부유 게이트 전극;
    상기 부유 게이트 전극상에 형성된 게이트간 절연막;
    상기 게이트간 절연막 및 상기 소자분리패턴상에 형성된 제어 게이트 전극을 포함하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 및 제2 개구부는 제1 방향으로 신장하며 상기 제어 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 신장하며,
    상기 부유 게이트 전극은 상기 제어 게이트 전극과 상기 제1 및 제2 개구부들이 교차하는 영역에 위치하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 소자분리패턴은 상기 제1 및 제2 개구부들 외측의 제어 게이트 전극 아래에 제3 개구부를 더 구비하며, 상기 제어 게이트 전극은 상기 제3 개구부로 확장되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 9항에 있어서,
    상기 제1 개구부와 제2 개구부는 각각 바닥에 대해 수직하게 측벽이 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 9항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제3 개구부의 바닥은 상기 활성영역의 상부면보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 부유 게이트 전극은 상기 제1 개구부의 바닥 및 측벽들 그리고 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 게이트간 절연막은 상기 제1 개구부를 채우는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 13항에 있어서,
    상기 부유 게이트 전극은 상기 제1 개구부를 채우며 상기 제2 개구부의 바닥 및 측벽들상에 콘포말하게 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 9항 내지 제 12항 중 어느 한 항에 있어서,
    상기 부유 게이트 전극은 도핑된 폴리 실리콘의 단일막으로 된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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