CN100594615C - 具有非对称球型凹进栅极的半导体器件及其制造方法 - Google Patents

具有非对称球型凹进栅极的半导体器件及其制造方法 Download PDF

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Abstract

本发明公开了一种半导体器件及其制造方法，该半导体器件包括：硅衬底；形成在所述硅衬底中以划分有源区的器件隔离结构，所述有源区包含一对栅极形成区域、在所述栅极形成区域之间的漏极形成区域和所述栅极形成区域之外的源极形成区域；形成在所述有源区的每个栅极形成区域中的非对称球型凹进栅极，所述非对称球型凹进栅极在其面对所述源极形成区域的侧壁的下端部分上具有球形的形状；以及，分别形成在所述非对称球型凹进栅极两侧的所述衬底表面上的源极区域和漏极区域。

Description

具有非对称球型凹进栅极的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种具有非对称球型凹进栅极的半导体器件及其制造方法，该半导体器件增大了有效沟道长度并防止了阈值电压在栅极之间相互影响下降低。
背景技术
随着用于开发半导体器件的设计规则降低到100nm的水平以下，其中阈值电压由于沟道长度的减小而迅速降低的短沟道效应变得越发严重。因此，当利用常规的平面晶体管结构获得半导体器件所需的目标阈值电压时，在工艺和器件结构方面必然存在限制。
因此，为了克服由短沟道效应引起的问题，在常规技术中公开了具有凹进栅极的半导体器件。在这样的常规半导体器件中，首先在硅衬底的区域上界定凹槽，接着在凹槽中形成栅极从而增大有效沟道长度。
此外，在常规技术中公开了在70nm以下的半导体器件的制造期间界定球型凹槽的技术。与通常的凹进栅极相比，形成在球型凹槽中的凹进栅极(以下称为“球型凹进栅极”)使得有效沟道长度被进一步增大；并且衬底的掺杂浓度被进一步减小；漏极诱导势垒降低(“DBIL”)特性被进一步改善。
图1是示出具有球型凹进栅极的常规半导体器件的截面图。器件隔离结构102形成在硅衬底101上以划分(界定)有源区。在有源区的栅极形成区域中界定球型凹槽H1，并在球型凹槽H1中形成球型凹进栅极110。
并且，分别在球型凹进栅极110的两侧壁上形成每个都包括由氧化物层115a和氮化物层115b构成的双层的栅极间隔壁115。分别在球型凹进栅极110两侧的硅衬底101的表面上形成源极区域116和漏极区域117。在源极区域116和漏极区域117上，在包括栅极间隔壁115的球型凹进栅极110之间的区域上形成着陆插塞(landing plug)119。
在图1中，附图标记111至114和118表示：栅极氧化物层111，栅极多晶硅层112，栅极硅化钨层113，栅极硬掩模层114以及层间绝缘层118。
由于含有球型凹进栅极的半导体器件具有凹进的沟道结构，所以当与具有基本平面沟道结构的常规半导体器件相比时，改善了短沟道效应。并且，因为凹槽的下端具有球形轮廓，所以当与含有其特征在于垂直轮廓的通常凹进栅极的半导体器件相比时，有效沟道长度进一步增大。
尽管以上所述的常规球型凹进栅极相对于具有凹进栅极的常规半导体器件提供了某些优点，但也存在许多问题，因为栅极的下端形状像球，所以相邻栅极的下端之间的间隔减小。因此，在某一单元中的一个栅极的工作减小了另一栅极的阈值电压，由此劣化了泄漏电流特性并引起了严重的问题。因而，在采用常规技术中的球型凹进栅极时存在困难。
发明内容
本发明的实施例涉及含有非对称球型凹进栅极的半导体器件及其制造方法，其能够防止相邻栅极之间相互影响下的阈值电压的降低。
此外，本发明涉及一种含有非对称球型凹进栅极的半导体器件及其制造方法，其能够防止相邻栅极之间相互影响下的阈值电压的降低，由此确保预期的泄漏电流特性。
在一个实施例中，一种半导体器件包括：硅衬底；形成在所述硅衬底上以划分(或界定)有源区的器件隔离结构，所述有源区包含成对的栅极形成区域、在所述栅极形成区域之间的漏极形成区域和所述栅极形成区域之外的源极形成区域；形成在所述有源区的每个栅极形成区域中的非对称球型凹进栅极，所述非对称球型凹进栅极在其面对所述源极形成区域的侧壁的下端部分上具有球形的形状；以及分别形成在所述非对称球型凹进栅极两侧的所述衬底表面上的源极区域和漏极区域。
所述半导体器件还包括形成在所述非对称球型凹进栅极两侧壁上的栅极间隔壁。
所述半导体器件还包括形成在包括所述栅极间隔壁的所述非对称球型凹进栅极之间的所述源极区域和漏极区域上的着陆插塞。
在另一实施例中，一种半导体器件的制造方法包括以下步骤：在硅衬底上形成划分了有源区的器件隔离结构，所述有源区含有成对的栅极形成区域、在所述栅极形成区域之间的漏极形成区域和所述栅极形成区域之外的源极形成区域；在包括所述器件隔离结构的所述硅衬底上形成硬掩模，并确保所述硬掩模含有用于暴露所述栅极形成区域的开口；通过蚀刻暴露的栅极形成区域界定第一凹槽；在包括所述硬掩模开口的所述第一凹槽的面对所述源极形成区域的侧壁上形成间隔壁；通过利用包括所述间隔壁的硬掩模作为蚀刻掩模蚀刻暴露的所述第一凹槽的底部，在所述第一凹槽之下界定第二凹槽；去除所述间隔壁和所述硬掩模；在包括所述第一凹槽和所述第二凹槽的衬底的表面上形成氧化物层，以暴露所述第二凹槽面对所述源极形成区域的侧壁的下端部分；通过各向同性地蚀刻暴露的所述第二凹槽侧壁的下端部分，界定包括所述第一和第二凹槽的非对称球型凹槽，由此形成球型凹槽；去除所述氧化物层；在所述非对称球型凹槽中形成非对称球型凹进栅极；以及在所述非对称球型凹进栅极两侧的所述衬底的表面上形成源极区域和漏极区域。
所述硬掩模形成为氧化物层和多晶硅层的叠层。
所述形成间隔壁的步骤包括以下子步骤：在包括所述第一凹槽的硬掩模上形成间隔壁层；通过各向异性的蚀刻所述间隔壁层，在包括所述硬掩模开口的所述第一凹槽的两侧壁上形成间隔壁；在含有形成在包括所述硬掩模开口的所述第一凹槽两侧壁上的间隔壁的所得衬底上形成光致抗蚀剂图案，使得通过所述光致抗蚀剂图案覆盖形成在所述第一凹槽的面对所述源极形成区域的侧壁上的间隔壁，并暴露形成在所述第一凹槽的面对所述漏极形成区域的侧壁上的间隔壁；去除形成在所述第一凹槽的面对所述漏极形成区域的侧壁上的暴露的间隔壁；以及去除所述光致抗蚀剂图案。
所述形成氧化物层以暴露所述第二凹槽面对所述源极形成区域的侧壁的下端部分的步骤包括以下子步骤：随着去除所述间隔壁和所述硬掩模，将氧离子斜向注入到所得衬底中，使得所述氧离子仅被注入到除了所述第二凹槽面对所述源极形成区域的侧壁下端部分之外的所得衬底部分中；通过用于所得衬底的氧化工艺，在包括所述第一和第二凹槽的所述衬底的表面上形成氧化物层，使得在含有注入的氧离子的所得衬底部分上的所述氧化物层的厚度大于没有注入的氧离子的所得衬底部分上的所述氧化物层的厚度；以及湿法蚀刻所述氧化物层至一厚度，由此去除形成在所述第二凹槽面对所述源极形成区域的侧壁的下端部分上的部分所述氧化物层。
以1-50KeV的能量和1E12-5E15离子/cm2的浓度以及1-10°的角度进行所述氧离子的斜向离子注入。
通过利用Cl2、HBr和CF4气体进行各向同性蚀刻10-60秒，来实施界定所述非对称球型凹槽的步骤。
所述形成非对称球型凹进栅极的步骤包括以下子步骤：在包括所述非对称球型凹槽的所述衬底的表面上形成栅极绝缘层；在所述栅极绝缘层上形成第一栅极导电层以填充所述非对称球型凹槽；平坦化所述第一栅极导电层的表面；在所述平坦化的第一栅极导电层上顺序形成第二栅极导电层和硬掩模层；以及蚀刻所述硬掩模层、所述第二栅极导电层、所述第一栅极导电层和所述栅极绝缘层。
在实施蚀刻所述硬掩模层、所述第二栅极导电层、所述第一栅极导电层和所述栅极绝缘层的步骤之后，所述方法还包括形成栅极间隔壁的步骤，每个栅极间隔壁包括由氧化物层和氮化物层构成的双层。
在实施形成栅极间隔壁的步骤之后，所述方法还包括在所述非对称球型凹进栅极之间的所述源极区域和漏极区域上形成着陆插塞的步骤。
附图说明
图1是示出具有球型凹进栅极的常规半导体器件的截面图；
图2是示出根据本发明实施例的具有非对称球型凹进栅极的半导体器件的截面图；
图3A至3H是示出根据本发明另一实施例的具有非对称球型凹进栅极的半导体器件的制造方法的截面图。
具体实施方式
在本发明中，界定了球型凹槽从而增大了有效沟道长度。仅在面对源极区域的凹槽侧壁的下端部分上部分地界定球型凹槽，由此允许球型凹槽的非对称界定。具体而言，由于界定球型凹槽使其不朝向漏极区域突出，所以相邻栅极之间的间隔不会减小，由此使本发明中的有效沟道长度增大。本发明还防止了在相邻栅极之间的相互影响下阈值电压的变化以及泄漏电流特性的劣化。
图2是示出根据本发明实施例的具有非对称球型凹进栅极的半导体器件的截面图。
在硅衬底201中形成有器件隔离结构202。器件隔离结构202划分(或界定)了有源区，有源区含有一对栅极形成区域、在栅极形成区域之间的漏极形成区域，以及在栅极形成区域之外的源极形成区域。在有源区的栅极形成区域中界定非对称球型凹槽H2，并在非对称球型凹槽H2中形成非对称球型凹进栅极210。
与其中下端具有左右对称形状的常规球型凹槽不同，根据本发明的每个非对称球型凹槽H2的下端具有非对称形状，因为仅在面对源极形成区域的侧壁上界定球型凹槽。因此，形成在非对称球型凹槽H2中的凹进栅极210也具有非对称结构。
非对称球型凹进栅极210具有叠置结构，该叠置结构包括形成在非对称球型凹槽H2的表面上的栅极绝缘层211，填充包括栅极绝缘层211的非对称球型凹槽H2的多晶硅层212，形成在多晶硅层212上的硅化钨层213，以及形成在硅化物层213上的硬掩模层214。
在非对称球型凹进栅极210两侧的衬底201的表面上形成源极区域216和漏极区域217。在每个非对称球型凹进栅极210的两侧壁上形成每个都包括由氧化物层215a和氮化物层215b构成的双层的栅极间隔壁215。在包括栅极间隔壁215的非对称球型凹进栅极210之间的源极区域216和漏极区域217上形成着陆插塞219。在图2中，未说明的附图标记218表示层间绝缘层。
由于含有根据本发明的非对称球型凹进栅极的半导体器件具有凹进的沟道结构，所以增大了有效沟道长度从而改善了短沟道效应。并且，由于在面对源极形成区域的每个凹进栅极侧壁的下端部分上界定球型凹槽，所以防止了栅极下端之间的间距减小，由此防止了在相邻栅极之间的相互影响下泄漏电流特性的劣化以及阈值电压的改变。
以下，将参照图3A至3H描述根据本发明另一实施例的具有非对称球型凹进栅极的半导体器件的制造方法。
参照图3A，为了界定含有一对栅极形成区域、在栅极形成区域之间的漏极形成区域和在栅极形成区域之外的源极形成区域的有源区，通过进行浅沟槽隔离(“STI”)工艺在硅衬底201上形成器件隔离结构202。在包括器件隔离结构202的硅衬底201上形成硬掩模203，使得硬掩模203具有用于暴露有源区的栅极形成区域的开口。例如，硬掩模203形成为氧化物层和多晶硅层的叠层。
通过利用硬掩模203作为蚀刻掩模，蚀刻暴露的有源区的栅极形成区域，界定第一凹槽204。在包括第一凹槽204的硬掩模203上沉积间隔壁氮化物层205。
参照图3B，各向异性的蚀刻间隔壁氮化物层205，并在包括硬掩模203的第一凹槽204的两侧壁上分别形成第一间隔壁205a和第二间隔壁205b。第一间隔壁205a形成在面对源极形成区域的第一凹槽204的侧壁上，第二间隔壁205b形成在面对漏极形成区域的第一凹槽204的侧壁上。
在于通过第一间隔壁205a和第二间隔壁205b所形成的所得结构的整个表面上沉积光致抗蚀剂层之后，通过曝光和显影该光致抗蚀剂层，形成光致抗蚀剂图案206，使得形成在面对源极形成区域的第一凹槽204侧壁上的第一间隔壁205a被光致抗蚀剂图案206覆盖，而形成在面对漏极形成区域的第一凹槽204侧壁上的第二间隔壁205b暴露。
参照图3C，通过湿法蚀刻去除没有被光致抗蚀剂图案206覆盖的第二间隔壁205b，并通过公知的氧等离子体工艺去除用作蚀刻掩模的光致抗蚀剂图案206。
参照图3D，利用包括剩余的第一间隔壁205a的硬掩模203作为蚀刻掩模，蚀刻暴露的第一凹槽204的下端，在第一凹槽204之下界定第二凹槽207。之后，去除剩余的第一间隔壁205a和硬掩模203。
将氧离子斜向注入到包括第一凹槽204和第二凹槽207的所得衬底的表面中，使得氧离子仅被注入到所得衬底的特定部分中，这不包括面对源极形成区域的第二凹槽207的侧壁的下端部分。优选地，以1-50KeV的能量和1E12-5E15离子/cm2的浓度以及1-10°的角度进行氧离子的斜向离子注入。
参照图3E，对于包含氧离子的所得衬底进行氧化工艺，并在包括第一凹槽204和第二凹槽207的衬底的表面上形成氧化物层208。此时，氧化物层208形成为使得在包含注入的氧离子的所得衬底部分上的氧化物层208的厚度大于在其中没有注入氧离子的所得衬底部分上的氧化物层208的厚度。
参照图3F，对于在其包括第一凹槽204和第二凹槽207的表面上形成有氧化物层208的所得衬底201进行湿法蚀刻。首先，去除形成在面对源极形成区域的第二凹槽207侧壁下端部分上且没有注入氧离子的氧化物层208的相对细的部分。作为湿法蚀刻的结果，注入有氧离子的氧化物层208的较厚部分剩余在衬底201的表面上并具有减小的厚度。
参照图3G，利用例如Cl2、HBr和CF4气体各向同性地蚀刻面对源极形成区域的目前暴露的第二凹槽207的侧壁下端部分10-60秒。由此，界定了包括第一凹槽204和第二凹槽207的非对称球型凹槽H2，其中球型凹槽界定在面对源极形成区域的第二凹槽207的侧壁下端部分上。
参照图3H，去除剩余的氧化物层208。在包括非对称球型凹槽H2的所得衬底201的表面上形成栅极绝缘层211，在栅极绝缘层211上沉积多晶硅层212以作为第一栅极导电层，从而填充非对称球型凹槽H2。通过CMP工艺平坦化多晶硅层212的表面。在平坦化的多晶硅层212上沉积比如硅化钨层213的金属化层以作为第二导电层，并在硅化钨层213上沉积包括氮化物层的硬掩模层214。
在硬掩模层214上形成栅极掩模(未示出)。利用该栅极掩模蚀刻硬掩模层214。接着，顺序蚀刻硅化钨层213、多晶硅层212和栅极绝缘层211，由此在非对称球型凹槽H2中形成非对称球型凹进栅极210。
完全去除栅极掩模的同时进行位于栅极掩模之下的层的蚀刻。如果没有完全去除栅极掩模，则通过单独的蚀刻工艺完全去除剩余的栅极掩模。
因此，由于形成在单元中的非对称球型凹进栅极具有其中在面对源极形成区域的下端部分上界定球型凹槽的结构，所以相邻栅极的下端之间的间距不会减小。
在包括非对称球型凹进栅极210的衬底201的整个表面上顺序沉积间隔壁氧化物层和间隔壁氮化物层之后，通过各向异性的蚀刻间隔壁氧化物层和间隔壁氮化物层，在非对称球型凹进栅极210的两侧壁上形成栅极间隔壁215，其每一个都包括由氧化物层215a和氮化物层215b构成的双层。
通过对形成有栅极间隔壁215的所得衬底201进行高掺杂杂质离子注入工艺，在非对称球型凹进栅极210两侧的衬底201的表面上形成源极区域216和漏极区域217。
在形成有源极区域216和漏极区域217的所得衬底201的整个表面上沉积层间绝缘层218之后，通过常规的着陆插塞接触(“LPC”)工艺，在包括栅极间隔壁215的非对称球型凹进栅极210之间的源极区域216和漏极区域217上形成着陆插塞219。
之后，尽管在图中没有具体示出，但通过顺序进行一系列后续工艺来完成根据本发明的含有非对称球型凹进栅极的半导体器件的制造。
从以上描述中显而易见的是，界定了本发明中的球型凹槽从而增大了有效沟道长度。具体而言，仅在面对源极区域的凹槽侧壁的下端部分上部分地界定球型凹槽，由此产生了非对称球型凹进栅极。因此，在本发明中，由于有效沟道长度增大且相邻栅极之间的间隔没有减小，所以能够防止由于相邻栅极之间相互影响所致的泄漏电流特性的劣化以及阈值电压的变化。因而，根据本发明，能够制造具有优异特性的高度集成的半导体器件。
尽管为了说明的目的已经描述了本发明的具体实施例，但本领域技术人员将会理解，在不偏离权利要求公开的本发明的范围和精神的前提下，可以进行各种修改、添加和替换。
本申请要求于2006年9月30日提交的韩国专利申请10-2006-0096719的优先权，将其全文引用结合于此。

Claims (15)

1.一种半导体器件，所述半导体器件具有硅衬底，所述硅衬底具有有源区，所述有源区具有成对的栅极形成区域、在所述栅极形成区域之间的漏极形成区域和在所述栅极形成区域之外的源极形成区域，所述半导体器件包括：
形成在所述有源区的每个栅极形成区域中的非对称球型凹进栅极，其中所述非对称球型凹进栅极的下端朝向所述有源区的源极形成区域弯曲且不朝向所述有源区的漏极形成区域突出；
形成在所述源极形成区域中的一部分所述衬底表面上的源极区域；以及
形成在所述漏极形成区域中的一部分所述衬底表面上的漏极区域。
2.根据权利要求1所述的半导体器件，其中所述非对称球型凹进栅极的下端部分是球形的。
3.根据权利要求1所述的半导体器件，其中通过至少一个隔离结构界定所述有源区。
4.根据权利要求1所述的半导体器件，还包括：
形成在所述非对称球型凹进栅极的两侧壁上的栅极间隔壁。
5.根据权利要求4所述的半导体器件，还包括：
形成在包括所述栅极间隔壁的非对称球型凹进栅极两侧的所述源极区域和漏极区域上的着陆插塞。
6.一种半导体器件的制造方法，包括以下步骤：
在硅衬底中形成划分了有源区的器件隔离结构，所述有源区含有成对的栅极形成区域、在所述栅极形成区域之间的漏极形成区域和所述栅极形成区域之外的源极形成区域；
在包括所述器件隔离结构的所述硅衬底上形成硬掩模，所述硬掩模具有用于暴露所述栅极形成区域的开口；
通过蚀刻暴露的栅极形成区域界定第一凹槽；
在包括所述硬掩模开口的所述第一凹槽的面对所述源极形成区域的侧壁上形成间隔壁；
通过利用所述间隔壁和所述硬掩模作为蚀刻掩模，蚀刻暴露的所述第一凹槽的底部，在所述第一凹槽之下界定第二凹槽；
去除所述间隔壁和所述硬掩模；
在包括所述第一凹槽和所述第二凹槽的所述衬底的表面上形成氧化物层，以暴露所述第二凹槽的面对所述源极形成区域的侧壁的下端部分；
通过各向同性地蚀刻暴露的所述第二凹槽的侧壁的下端部分，界定包括所述第一凹槽和第二凹槽的非对称球型凹槽，由此形成球型凹槽；
去除所述氧化物层；
在所述非对称球型凹槽中形成非对称球型凹进栅极；以及
在所述非对称球型凹进栅极两侧的所述衬底的表面上形成源极区域和漏极区域。
7.根据权利要求6所述的方法，其中所述硬掩模形成为氧化物层和多晶硅层的叠层。
8.根据权利要求7所述的方法，其中所述形成间隔壁的步骤包括：
在包括所述第一凹槽的硬掩模上形成间隔壁层；
通过各向异性的蚀刻所述间隔壁层，在包括所述硬掩模开口的所述第一凹槽的两侧壁上形成间隔壁；
在具有形成在包括所述硬掩模开口的所述第一凹槽两侧壁上的间隔壁的所得衬底上形成光致抗蚀剂图案，使得通过所述光致抗蚀剂图案覆盖形成在所述第一凹槽的面对所述源极形成区域的侧壁上的间隔壁，并暴露形成在所述第一凹槽的面对所述漏极形成区域的侧壁上的间隔壁；
去除形成在所述第一凹槽的面对所述漏极形成区域的侧壁上的暴露的间隔壁；以及
去除所述光致抗蚀剂图案。
9.根据权利要求7所述的方法，其中所述形成氧化物层以暴露所述第二凹槽面对所述源极形成区域的侧壁的下端部分的步骤包括：
随着去除所述间隔壁和所述硬掩模，将氧离子斜向注入到所得衬底中，使得所述氧离子仅被注入到除了所述第二凹槽面对所述源极形成区域的侧壁下端部分之外的所得衬底部分中；
通过对含有注入的氧离子的所得衬底进行氧化工艺，在包括所述第一凹槽和第二凹槽的所述衬底的表面上形成氧化物层，使得在含有所述注入的氧离子的所得衬底的一部分上的所述氧化物层的厚度大于不含有所述注入的氧离子的所得衬底的另一部分上的所述氧化物层的厚度；以及
湿法蚀刻所述氧化物层至一厚度，从而去除形成在所述第二凹槽面对所述源极形成区域的侧壁的下端部分上的部分所述氧化物层。
10.根据权利要求9所述的方法，其中以1-50KeV的能量和1E12-5E15离子/cm2的浓度以及1-10°的角度进行所述氧离子的斜向离子注入。
11.根据权利要求7所述的方法，其中以利用Cl2、HBr和CF4气体进行10-60秒各向同性蚀刻的方式，来实施界定所述非对称球型凹槽的步骤。
12.根据权利要求7所述的方法，其中所述形成非对称球型凹进栅极的步骤包括：
在包括所述非对称球型凹槽的所述衬底表面的一部分上形成栅极绝缘层；
在所述栅极绝缘层上形成第一栅极导电层以填充所述非对称球型凹槽；
平坦化所述第一栅极导电层的表面；
在所述平坦化的第一栅极导电层上顺序形成第二栅极导电层和硬掩模层；以及
蚀刻所述硬掩模层、所述第二栅极导电层、所述第一栅极导电层和所述栅极绝缘层。
13.根据权利要求12所述的方法，还包括以下步骤：
在执行蚀刻所述硬掩模层、所述第二栅极导电层、所述第一栅极导电层和所述栅极绝缘层的步骤之后，形成栅极间隔壁。
14.根据权利要求13所述的方法，其中所述栅极间隔壁包括由氧化物层和氮化物层构成的双层。
15.根据权利要求13所述的方法，还包括以下步骤：
在执行形成所述栅极间隔壁的步骤之后，在所述非对称球型凹进栅极两侧的所述源极区域和漏极区域上形成着陆插塞。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
TWI368324B (en) * 2007-11-06 2012-07-11 Nanya Technology Corp Recessed-gate transistor device and mehtod of making the same
KR100924550B1 (ko) * 2007-11-16 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100939779B1 (ko) 2007-12-20 2010-02-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8188482B2 (en) * 2008-12-22 2012-05-29 Infineon Technologies Austria Ag SiC semiconductor device with self-aligned contacts, integrated circuit and manufacturing method
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
KR101095802B1 (ko) * 2010-01-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282452B1 (ko) * 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
KR100593734B1 (ko) * 2004-03-05 2006-06-28 삼성전자주식회사 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100720232B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법

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