CN101154660A - 防止相邻栅极相互影响的半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000003475 lamination Methods 0.000 claims description 4
- 150000003376 silicon Chemical class 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000994 depressogenic effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 49
- 230000000694 effects Effects 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明的半导体器件在有源区中具有一对栅极形成区、两栅极形成区间的漏极形成区，及在两栅极形成区外的源极形成区。凹栅形成于有源区的各栅极形成区内并且在形成于基板中其面对着漏极形成区的下埋部侧壁上向内凹入，从而各下埋部具有减少的宽度，因而产生不对称的结构，其中凹栅的下埋部间的距离乃大于凹栅的上埋部间的距离。源极与漏极区形成于基板表面上的凹栅的两侧。
Description
技术领域
本发明涉及一种半导体器件，更具体而言一种具有凹栅的半导体器件，其增加沟道的有效长度，且防止相邻栅极的相互影响而降低临界电压，及该半导体器件的制造方法。
背景技术
随着半导体器件的设计尺寸降到100nm以下，短沟道效应造成对器件正常功能的重大阻碍，在短沟道效应中，沟道长度的减少导致临界电压由于该沟道长度的减小而引起的急剧降低，。因此对利用传统平面型晶体管想要获得理想的临界电压时，就在半导体器件的工艺及形状上遭遇到根本的限制。
为了克服短沟道效应造成的问题，已经在本领域中披露具备凹栅的半导体器件。在具有凹栅的半导体器件中，在部分的硅基板上界定了凹槽，然后在凹槽内形成栅极，从而与平板型沟道结构相比，有效沟道长度增加。
下文中参照图1描述常规的具有凹栅的半导体器件。
参照图1，在硅基板100中形成界定有源区的边界的隔离结构102，在有源区的栅极形成区内界定凹槽H1，而在凹槽H1内界定凹栅110。凹栅110包括栅绝缘层111，多晶硅层112，硅化钨层113，及硬掩模氮化物层114的叠层。
在凹栅110的两侧壁上分别形成栅极间隙体115。在基板100表面上凹栅110两侧上分别形成源极与漏极区116与117。焊盘插塞(landing plug)130形成于包括栅极间隙体115的凹栅110之间，也就是在源极与漏极区116与117上。例如，栅极间隙体115包括由氧化物层及氮化物层组成的双层，参考标号120指层间介电体。
与具有平面沟道结构特征的传统半导体器件相比，上述半导体器件的凹栅结构减轻了短沟道效应。
虽然具有凹栅的传统半导体器件有某些如上所述的优点，但凹栅间的缩短的距离造成的问题在于，DRAM单元中一个栅极的操作导致其他栅极的临界电压的降低，因而使击穿特性变差。
图2是示出当在具有凹栅的传统的半导体器件中将电压施加到相邻的凹栅时临界电压降低的曲线图。参照图2，可知凹栅的临界电压受相邻栅极的影响而降低，其导致临界电压小于预定值。
具体而言，随着半导体器件设计规则的降低，随着单元尺寸的减少而凹栅间的距离缩短。因此，预期相邻栅极间的相互影响将增加。因此，为了实现高度集成的半导体器件，必须解决与相邻栅极间的相互影响所造成的临界电压的降低，及其所造成的击穿特性变差的相关问题。
发明内容
本发明的实施方式涉及一种具有凹栅的半导体器件，其可防止因相邻栅极间的相互影响而降低临界电压，以及该半导体器件的制造方法。
本发明的实施方式涉及一种具有凹栅的半导体器件，其可防止因相邻栅极间的相互影响而降低临界电压，由此确保所需击穿特性，以及该半导体器件的制造方法。
本发明的实施方式涉及一种具有凹栅的半导体器件，其可防止因相邻栅极间的相互影响，由此可实现具有所需特性的高度集成的半导体器件，以及该半导体器件的制造方法。
在一个实施方式中，半导体器件包括：硅基板；形成于该硅基板中而界定有源区的隔离结构，其具有一对栅极形成区，在栅极形成区间的漏极形成区，及在栅极形成区外的源极形成区；有源区的各栅极形成区内形成的凹栅，形成于基板中的其下埋部的侧壁上，该凹栅向内凹陷，并面对着漏极形成区。从而各下埋部均具有减小的宽度且获得不对称结构，其中凹栅的下埋部间的距离乃大于凹栅的上埋部间的距离；及形成于凹栅两侧的基板表面中的源极与漏极区。
该源极与漏极具有大致与形成于基板上的凹栅上埋部的深度相同的深度。
形成于基板上的凹栅的上埋部具有200～500的深度。
该半导体器件还包括栅极间隙体，其形成于各凹栅的两侧壁上。
该半导体器件还包括焊盘插塞，其形成于包含栅极间隙体的凹栅间的源极与漏极区上。
在另一实施方式中，一种半导体器件的制造方法所包括的步骤为：在硅基板中形成隔离结构，其界定有源区，有源区具有一对栅极形成区，该栅极形成区间的漏极形成区，及这些栅极形成区外的源极形成区；在包含该隔离结构的该硅基板上形成硬掩模，其具有暴露这些栅极形成区的开口；通过蚀刻这些暴露的栅极形成区界定第一凹槽；在包含该硬掩模开口的这些第一凹槽的侧壁上形成间隙体，其面对该漏极形成区；使用这些间隙体及该硬掩模作为蚀刻掩模来蚀刻这些第一凹槽的暴露的底部；移除这些间隙体及该硬掩模；在由该第一凹槽及第二凹槽组成的不对称凹槽内形成凹栅；及在该基板表面上这些凹栅的两侧上形成源极与漏极区。
该硬掩模形成为氧化物层与多晶硅层的叠层。
该第一凹槽被界定具有200～500的深度。
形成这些间隙体的步骤包括的子步骤有：在包括这些第一凹槽的该硬掩模上形成间隙体层；通过各向异性蚀刻间隙体层，在包括该硬掩模开口的这些第一凹槽两侧壁上形成间隙体；在所得的基板上形成光致抗蚀剂图案，其具有位于包括该硬掩模开口的第一凹槽两侧壁上的这些间隙体，从而这些形成于面对该漏极形成区的这些第一凹槽侧壁上的间隙体被该光致抗蚀剂图案所覆盖，而这些形成于面对这些源极形成区的这些第一凹槽侧壁上的间隙体则被暴露；移除形成于面对这些源极形成区的这些第一凹槽侧壁上的这些暴露的间隙体；及移除该光致抗蚀剂图案。
该间隙体具有10～400的厚度。
该第二凹槽具有200～500的深度。
由该第一凹槽及该第二凹槽组成的不对称凹槽的深度具有400～1,000的深度。
形成凹栅的步骤包括的子步骤有：在包括该不对称凹槽的该基板表面上形成栅极绝缘层；形成第一栅极导电层于该栅极绝缘层上以填充该不对称凹槽；平面化该第一栅极导电层表面；在平面化的第一栅极导电层上依序形成第二栅极导电层及硬掩模层；及蚀刻该硬掩模层、该第二栅极导电层、该第一栅极导电层、及该栅极绝缘层。
在形成凹栅的步骤后及形成源极与漏极区的步骤前，该方法还包括在该凹栅的两侧壁上形成栅极间隙体的步骤。
该栅极间隙体包括由氧化物层与氮化物层组成的双层。
在形成栅极间隙体的步骤后，该方法还包括：在包括这些栅极间隙体的这些凹栅之间的该源极与漏极区上形成焊盘插塞的步骤。
附图说明
图1为传统具有凹栅的半导体器件剖面图。
图2为曲线图，示出在传统的具有凹栅的半导体器件中施加电压于相邻凹栅时临界电压降低。
图3为示出根据本发明的实施方式的具有凹栅的半导体器件的剖面图。
图4A至4G为示出根据本发明的实施方式的有凹栅的半导体器件制造方法的剖面图。
具体实施方式
在具有凹栅的半导体中，一个单元中凹栅间的相互影响，可因高度掺杂杂质区即漏极区的存在，在凹栅的上埋部内可防其存在或影响轻微。然而在凹栅的下埋部中，由于并无凹栅间相互影响的防止措施，其凹栅间的相互影响变成相当明显。
为了解决此问题，本发明的实施方式涉及在一个单元内形成一对凹栅，从而虽然凹入沟道的上部以与传统技术相似的方法形成，相互面对的凹入沟道的下部的侧壁向内突出于各凹入沟道中，致使各凹入沟道下部的宽度减小了预定尺寸，并且增加了凹栅间的距离，因而防止了凹栅间的相互影响。
由此措施，凹入沟道上部的源极与漏极区防止了栅极间的相互影响，而在凹入沟道的下部，栅极间距离的增加防止了栅极间相互影响的发生。因此，本发明的实施方式中，虽然有效沟道长度因凹栅的采用而增加了，由于相邻栅极间的相互影响而降低临界电压，及防止了所得的击穿特性的劣化，由此可以实现具有所需特性的高度集成的半导体器件。
将参照图3的剖面图详细描述根据本发明的实施方式的具有凹栅的半导体器件。
参照图3，在硅基板300中形成隔离结构302。隔离结构302界定有源区的一个边界，该有源区具有：一对栅极形成区、栅极形成区间的漏极形成区、及栅极形成区外的源极形成区。界定凹入沟道的凹槽H2分别界定于有源区的栅极形成区，且凹栅310分别形成于凹槽H2中。
与其中下部对称于上部的传统的凹槽不同，如依照本发明的图3的实施方式所示的各凹槽H2的上和下部不对称。亦即面对漏极区317的各凹槽H2下部侧壁与面对漏极区317的各凹槽H2上部侧壁相比，距漏极区317形成了更远的预定宽度。因此，形成于不对称凹槽H2的凹栅310的下埋部也相对于凹栅310的上埋部成为不对称。凹栅310具有堆叠的结构，而包括形成于凹槽H2的表面上的栅极绝缘层311、作为填充包含栅极绝缘层311的栅极凹槽H2的第一栅极导电层的多晶硅层312、作为形成于多晶硅层312上的第二栅极导电层的硅化钨层313、及形成于硅化钨层313上的硬掩模层314。
各栅极间隙体315包括由氧化物层及氮化物层组成的双层，形成于各凹栅310的两侧壁上。源极及漏极区316，317形成于硅基板300表面的凹栅310两侧。焊盘插塞330形成于源极与漏极区316，317的凹栅310间，包含有栅极间隙体315。标号320指一夹层的介电体。
由于本发明实施方式中的具有凹栅的半导体器件具有凹入沟道结构，有效沟道长度增加了，而且缓和了短沟道效应。不只如此，形成于一单元内而面对漏极区的各对凹栅的下埋部侧壁向内凹陷，结果较之上埋部，下埋部的宽度减小。因此得以防止由于相邻栅极的相互影响造成临界电压的变化，同时得以防止漏电特性的劣化。结果，本发明得以实现具有理想特性的高度积体化半导体器件的提供。
下文中参照图4A至4G说明本发明另一实施方式中具有凹栅的半导体器件制造方法。
参照图4A，通过浅沟槽隔离(shallow trench isolation)工艺在硅基板上形成隔离结构302，以界定有源区，其具有一对栅极形成区、在栅极形成区之间的漏极形成区、及位于栅极形成区外的源极形成区。硬掩模303形成于包括隔离结构302的硅基板300上，致使硬掩模303具有用以暴露有源区的栅极形成区的开口。例如，硬掩模303形成为氧化物层及多晶硅层的叠层。通过利用硬掩模303为蚀刻掩模蚀刻经暴露的有源区的栅极形成区。此时第一凹槽304被界定具有200～500的深度。
参照图4B，间隙体氮化物层305淀积于包括第一凹槽304的硬掩模303上。间隙体氮化物层305形成以具有依据凹入沟道的下部间所需距离而定的厚度，例如为10～300。
参照图4C，通过各向异性蚀刻氮化物层305，第一与第二间隙体305a与305b分别形成于包括硬掩模303的开口的第一凹槽304的两侧壁上。第一间隙体305a形成于面对着源极形成区的第一凹槽304的侧壁上，而第二间隙体305b则形成于面对着漏极形成区的第一凹槽304的侧壁上。
参照图4D，在光致抗蚀剂层淀积于已形成有第一与第二间隙体305a，305b的基板上后，通过曝光并显影该光致抗蚀剂，形成光致抗蚀剂图案306，从而形成于面对着漏极形成区的第一凹槽304的侧壁上的第二间隙体305b被光致抗蚀剂图案306所覆盖，而形成于对着源极形成区的第一凹槽304的侧壁上的第一间隙体305a则被暴露。该未被光致抗蚀剂图案306覆盖的第一间隙体305a通过湿法蚀刻移除。
参照图4E，移除了用作蚀刻掩模的光致抗蚀剂图案36。第一凹槽304的暴露的下端利用硬掩模303作为蚀刻掩模予以蚀刻，硬掩模303包括剩余的第二间隙体305b，且由此第二凹槽307界定于第一凹槽304下。如此，由第一凹槽304及第二凹槽307组成的凹槽H2被界定。以与第一凹槽304相同的方式，第二凹槽307也被界定异具有200～500的深度。因此，根据本发明的实施方式，凹槽H2可以具有400～1,000的深度。
这里，面对漏极形成区的第二凹槽307的侧壁向内突起，从而各第二凹槽307的下部宽度被减小了对应于第二间隙体305b的宽度的预定的尺寸。因此，最后界定以包括第二凹槽307的凹槽H2具有不对称结构。特别地，第二凹槽307间的距离，即凹槽H2下部间的距离较传统技术增加了。
参照图4E-4F，余下的第二间隙体305b即被移除。然后硬掩模303被移除而暴露所得的基板，其具有界定于栅极形成区中的不对称的凹槽H2。
参照图4G，栅极绝缘层311形成于包括不对称的凹槽H2的所得的基板300表面上。作为第一栅极导电层的多晶硅层312淀积于栅极绝缘层311上以填充不对称的凹槽H2后，多晶硅层312的表面通过CMP工艺平面化。作为第二导电层的金属层。例如硅化钨层313，淀积于经平面化的多晶硅层312上，而包括氮化物层的硬掩模层314则淀积于硅化钨层313上。
在栅极掩模(未图示)形成于硬掩模层314后，利用栅极掩模蚀刻硬掩模层314。接着，依序蚀刻硅化钨层313、多晶硅层312、及栅极绝缘层311，因而在不对称的凹槽H2内形成凹栅310。此时栅极掩模完全被移除，而那些位于栅极掩模下的各层继续进行蚀刻。如果栅极掩模没有完全移除，剩余的栅极掩模就利用分开的蚀刻工艺完全移除。
于是，由于形成于一个单元内的一对凹栅具有其中各面对漏极形成区的下埋部侧壁向内凹陷，从而下埋部的宽度减小了预定量，凹入沟道下部闸的距离则较传统技术增加。因此，本发明中，当有一个栅极在一个单元内操作时，其他栅极的临界电压并不因操作的栅极影响而降低，而可有效防止击穿特性的劣化。
之后，在间隙体氧化物层与间隙体氮化物层依序淀积于包括凹栅310的整个基板300表面上后，通过各向异性蚀刻间隙体氧化物层及间隙体氮化物层，包括由氧化物层与氮化物层组成的双层的栅极间隙体315形成于凹栅310的两侧壁上。通过对于形成有栅极间隙体315的所得基板300进行高度掺杂杂质离子注入工艺，源极及漏极区316、317就形成于基板300表面上凹栅310的两侧。
在层间介电体320淀积于形成有源极与漏极区316、317的所得的基板300表面上后，通过进行传统的焊盘插塞接触(landing plug contact，LPC)工艺，焊盘插塞330形成于源极与漏极区316和317上的包括栅极间隙体315的凹栅310间。
然后，虽然未示于图中，根据本发明的具有凹栅的半导体器件的制造通过一系列后续工艺完成。
从上述说明显见，在本发明中，各凹入沟道下部相对于其上部被不对称地界定，从而可以在相邻栅极之间界定可充分防止相互影响的相邻栅极之间的距离。因此，通过增加有效沟道长度，减轻了短沟道效应，同时防止相邻栅极相互影响而引起临界电压的改变及漏电流特性的劣化，由此允许获得优异特性。结果，在本发明中，实现了具有优异特性的高度集成的半导体器件。
虽然为了说明的目的描述了本发明的具体的实施方式，但是本领域的技术人员可以理解可以有各种修改、添加和替换，而不背离如权利要求所界定的本发明的范围和精神。
Claims (16)
1.一种半导体器件，包括：
硅基板；
形成于该硅基板中的隔离结构，所述隔离结构界定有源区，该有源区具有：
一对栅极形成区；
在这些栅极形成区间的漏极形成区；及
在这些栅极形成区外的源极形成区；
各形成于该有源区的该栅极形成区的凹栅，各凹栅包括：在该基板的栅极形成区内的下埋部与上埋部，
其中下埋部的侧壁形成比上埋部的侧壁从该漏极形成区延伸得更远，致使各该下埋部的宽度窄于形成于上面的上埋部的宽度，且
其中该对凹栅的下埋部间的距离大于该对凹栅的上埋部间的距离；及
形成于该基板表面上这些凹栅两侧的源极与漏极区。
2.如权利要求1的半导体器件，其中所述源极与漏极区形成以具有实质上与该形成于该基板中的凹栅的上埋部深度相同的深度。
3.如权利要求2的半导体器件，其中所述形成于该基板中的凹栅上埋部具有200～500的深度。
4.如权利要求1的半导体器件，还包括：
形成于各该凹栅两侧壁上的栅极间隙体。
5.如权利要求4的半导体器件，还包括：
形成于该源极与漏极区上在包括该栅极间隙体的这些凹栅间的焊盘插塞。
6.一种半导体器件的制造方法，其包括的步骤为：
在硅基板形成隔离结构，其限定了有源区，该有源区具有一对栅极形成区，这些栅极形成区之间的漏极形成区，及在这些栅极形成区外的源极形成区；
在包括该隔离结构的该硅基板上形成硬掩模，该硬掩模具有开口以暴露这些栅极形成区；
通过蚀刻经暴露的这些栅极形成区来界定第一凹槽；
在包括该硬掩模的开口的这些第一凹槽的侧壁上形成间隙体，其面对这些漏极形成区；
通过利用这些间隙体及该硬掩模为蚀刻掩模，蚀刻经暴露的这些第一凹槽底部，以在这些第一凹槽下界定第二凹槽；
移除这些间隙体及该硬掩模；
在这些不对称的凹槽内形成凹栅，各由该第一凹槽与该第二凹槽组成；及
在该基板表面上的这些凹栅两侧形成源极与漏极区。
7.如权利要求6的方法，其中所述硬掩模形成为氧化物层及多晶硅层的叠层。
8.如权利要求6的方法，其中所述第一凹槽被界定具有200～500的深度。
9.如权利要求6的方法，其中形成这些间隙体的步骤包括的子步骤有：
在包括这些第一凹槽的该硬掩模上形成间隙体层；
通过各向异性蚀刻间隙体层，在包括该硬掩模开口的这些第一凹槽两侧壁上形成间隙体；
在所得的基板上形成光致抗蚀剂图案，其具有位于包括该硬掩模开口的第一凹槽两侧壁上的这些间隙体，从而这些形成于面对该漏极形成区的这些第一凹槽侧壁上的间隙体被该光致抗蚀剂图案所覆盖，而这些形成于面对这些源极形成区的这些第一凹槽侧壁上的间隙体则被暴露；
移除形成于面对这些源极形成区的这些第一凹槽侧壁上的这些暴露的间隙体；及
移除该光致抗蚀剂图案。
10.如权利要求9的方法，其中该间隙体形成具有10～400的厚度。
11.如权利要求6的方法，其中该第二凹槽被界定具有200～500的深度。
12.如权利要求6的方法，其中由该第一凹槽及该第二凹槽组成的不对称凹槽的深度具有400～1,000的深度。
13.如权利要求6的方法，其中形成凹栅的步骤包括的子步骤有：
在包括该不对称凹槽的该基板表面上形成栅极绝缘层；
形成第一栅极导电层于该栅极绝缘层上以填充该不对称凹槽；
平面化该第一栅极导电层表面；
在平面化的第一栅极导电层上依序形成第二栅极导电层及硬掩模层；及
蚀刻该硬掩模层、该第二栅极导电层、该第一栅极导电层、及该栅极绝缘层。
14.如权利要求13的方法，在形成凹栅的步骤后及形成源极与漏极区的步骤前，还包括的步骤有：
在该凹栅两侧壁上形成栅极间隙体。
15.如权利要求14的方法，其中该栅极间隙体包括由氧化物层与氮化物层组成的双层。
16.如权利要求14的方法，其中在形成栅极间隙体的步骤后，还包括的步骤为：
在包括这些栅极间隙体的这些凹栅之间的该源极与漏极区上形成焊盘插塞。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96720/06 | 2006-09-30 | ||
| KR1020060096720A KR100842908B1 (ko) | 2006-09-30 | 2006-09-30 | 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101154660A true CN101154660A (zh) | 2008-04-02 |
Family
ID=39256202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007100898452A Pending CN101154660A (zh) | 2006-09-30 | 2007-04-05 | 防止相邻栅极相互影响的半导体器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20080079071A1 (zh) |
| KR (1) | KR100842908B1 (zh) |
| CN (1) | CN101154660A (zh) |
| TW (1) | TW200816478A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102097435B (zh) * | 2009-12-09 | 2015-01-14 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN104282751A (zh) * | 2013-11-20 | 2015-01-14 | 沈阳工业大学 | 高集成度高迁移率源漏栅辅控型无结晶体管 |
| CN104282750A (zh) * | 2013-11-20 | 2015-01-14 | 沈阳工业大学 | 主辅栅分立控制u形沟道无掺杂场效应晶体管 |
| CN107256892A (zh) * | 2017-07-05 | 2017-10-17 | 睿力集成电路有限公司 | 半导体器件、其制作方法及其制作的存储器 |
| CN107452800A (zh) * | 2016-05-24 | 2017-12-08 | 马克西姆综合产品公司 | Ldmos晶体管及相关系统和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825815B1 (ko) * | 2007-06-07 | 2008-04-28 | 삼성전자주식회사 | 채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및그의 제조방법 |
| US10490741B2 (en) | 2013-06-05 | 2019-11-26 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| US9865806B2 (en) | 2013-06-05 | 2018-01-09 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| US9768175B2 (en) | 2015-06-21 | 2017-09-19 | Micron Technology, Inc. | Semiconductor devices comprising gate structure sidewalls having different angles |
| US11793316B1 (en) | 2018-03-08 | 2023-10-24 | Hickory Springs Manufacturing Company | Sleeper sofa with a solid support deck |
| CN113013037B (zh) * | 2021-05-26 | 2021-07-30 | 晶芯成(北京)科技有限公司 | 3d半导体器件及其形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844591B1 (en) * | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
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| KR100593734B1 (ko) * | 2004-03-05 | 2006-06-28 | 삼성전자주식회사 | 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 |
| KR100574497B1 (ko) | 2004-12-24 | 2006-04-27 | 주식회사 하이닉스반도체 | 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법 |
| KR100608386B1 (ko) * | 2005-06-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100771539B1 (ko) * | 2005-12-29 | 2007-10-31 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자 및 그 제조방법 |
| KR100696764B1 (ko) * | 2006-03-23 | 2007-03-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
-
2006
- 2006-09-30 KR KR1020060096720A patent/KR100842908B1/ko not_active IP Right Cessation
-
2007
- 2007-03-03 TW TW096107365A patent/TW200816478A/zh unknown
- 2007-03-05 US US11/681,815 patent/US20080079071A1/en not_active Abandoned
- 2007-04-05 CN CNA2007100898452A patent/CN101154660A/zh active Pending
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| CN107256892B (zh) * | 2017-07-05 | 2018-06-26 | 睿力集成电路有限公司 | 半导体器件、其制作方法及其制作的存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100842908B1 (ko) | 2008-07-02 |
| US20080079071A1 (en) | 2008-04-03 |
| KR20080030384A (ko) | 2008-04-04 |
| TW200816478A (en) | 2008-04-01 |
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|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20080402 |