KR20090093100A - 반도체 소자의 트랜지스터 및 그 형성 방법 - Google Patents
반도체 소자의 트랜지스터 및 그 형성 방법Info
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Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터는, 리세스를 구비하는 반도체 기판; 상기 리세스 표면에 형성된 게이트 절연막; 및 상기 리세스 내부에 매립되는 게이트를 포함하되, 상기 게이트는, 자신의 중앙에 홈을 구비하여 상기 리세스의 측벽 및 저면을 덮는 제1 도전막; 상기 홈의 측벽에 형성된 스페이서; 상기 홈의 일부를 매립하는 제2 도전막; 및 상기 제2 도전막 상에 형성되며 상기 홈의 나머지를 매립하는 절연막을 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 형성 방법은, 리세스(벌브형 리세스를 포함함) 내부에 매립되는 게이트 구조를 형성함으로써, 리세스와 게이트의 오정렬 및 랜딩 플러그 콘택 공정시의 SAC 페일을 원천적으로 방지하여 소자의 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것이다.
DRAM과 같은 반도체 소자가 고집적화되면서 트랜지스터의 채널 길이도 크게 감소하고 있다. 그에 따라 트랜지스터의 문턱 전압이 급격히 감소하고 접합 누설(junction leakage)이 증가하여 소자의 리프레시(refresh) 특성이 저하되는 등 다양한 문제점이 나타나고 있다.
이러한 문제를 해결하기 위하여 반도체 기판을 소정 깊이 식각하여 리세스를 형성하고 이 리세스 상에 게이트를 형성함으로써 트랜지스터의 채널 길이를 증가시킬 수 있는 리세스 게이트 공정이 제안되었다. 나아가, 반도체 소자의 고집적화가 더욱 가속화되면서 2단계의 식각으로 리세스를 형성하여 트랜지스터의 채널 길이를 더욱 증가시킬 수 있는 벌브형(bulb type) 리세스 게이트 공정이 제안되었다.
도1은 종래 기술에 따른 벌브형 리세스 게이트 공정 및 그 문제점을 설명하기 위한 도면이다.
도1에 도시된 바와 같이, 반도체 기판(10)을 선택적으로 식각하여 상부는 수직 프로파일을 갖고 하부는 구형 프로파일을 갖는 벌브형 리세스(11)를 형성한다. 이를 좀더 상세히 설명하면, 반도체 기판(10)을 비등방성 식각하여 실질적으로 수직 프로파일을 갖는 벌브형 리세스(11)의 넥패턴(neck pattern, 11a)을 형성한 후, 넥패턴(11a)의 측벽에 스페이서(미도시됨)를 형성하고 이 스페이서를 식각 베리어로 넥패턴(11a) 하부의 반도체 기판(10)을 등방성 식각하여 실질적으로 구형 프로파일을 갖는 벌브형 리세스(11)의 벌브 패턴(bulb pattern, 11b)을 형성한다.
이어서, 벌브형 리세스(11) 표면에 게이트 절연막(12)을 형성한다.
이어서, 결과물의 전체 구조 상에 게이트 전극용 폴리실리콘막(13), 게이트 전극용 텅스텐 실리사이드막(14) 및 게이트 하드마스크용 질화막(15)을 순차적으로 형성한 후, 게이트 마스크(미도시됨)를 이용하여 게이트 하드마스크용 질화막(15), 게이트 전극용 텅스텐 실리사이드막(14) 및 게이트 전극용 폴리실리콘막(13)을 순차적으로 식각하여 게이트 패턴(100)을 형성한다.
이어서, 게이트 패턴(100)의 측벽에 게이트 스페이서(16)를 형성함으로써 벌브형 리세스 게이트 공정을 수행한다.
그러나, 이러한 벌브형 리세스 게이트 공정은 다음과 같은 문제점을 갖는다.
반도체 소자의 고집적화에 따른 패턴의 미세화 경향으로 이러한 벌브형 리세스(11)와 게이트 마스크를 정확히 정렬시키는 것은 매우 어렵다. 따라서, 벌브형 리세스(11)와 게이트 마스크 사이에 오정렬(misalign)이 발생하는 경우, 게이트 패턴(100) 형성을 위한 식각 과정에서 벌브형 리세스(11) 내부의 게이트 전극용 폴리실리콘막(13)이 일부 손실된다(도1의 "A" 참조). 이는 셀 특성을 저하시키는 원인이 된다.
또한, 게이트 패턴(100)은 벌브형 리세스(11)를 매립하면서 반도체 기판(10) 상부로 돌출된 구조를 갖기 때문에 후속 랜딩 플러그 콘택(landing plug contact, 17) 형성시 게이트 하드마스크용 질화막(15) 및 게이트 스페이서(16)의 손실이 초래되고, 그에 따라 게이트 전극용 텅스텐 실리사이드막(14)과 랜딩 플러그 콘택(17) 사이의 전기적 쇼트(short)가 발생(도1의 "B" 참조)하는 등 SAC(Self Aligned Contact) 페일(fail)이 초래되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스(벌브형 리세스를 포함함) 내부에 매립되는 게이트 구조를 형성함으로써, 리세스와 게이트의 오정렬 및 랜딩 플러그 콘택 공정시의 SAC 페일을 원천적으로 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터는, 리세스를 구비하는 반도체 기판; 상기 리세스 표면에 형성된 게이트 절연막; 및 상기 리세스 내부에 매립되는 게이트를 포함하되, 상기 게이트는, 자신의 중앙에 홈을 구비하여 상기 리세스의 측벽 및 저면을 덮는 제1 도전막; 상기 홈의 측벽에 형성된 스페이서; 상기 홈의 일부를 매립하는 제2 도전막; 및 상기 제2 도전막 상에 형성되며 상기 홈의 나머지를 매립하는 절연막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 상기 리세스 표면에 게이트 절연막을 형성하는 단계; 상기 리세스 내부에 제1 도전막을 매립시키는 단계; 상기 제1 도전막을 선택적으로 식각하여 상기 리세스의 측벽 및 저면에 상기 제1 도전막을 잔류시키면서 홈을 형성하는 단계; 상기 홈 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함하는 상기 홈의 일부에 제2 도전막을 매립시키는 단계; 및 상기 홈의 나머지에 절연막을 매립시키는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 형성 방법은, 리세스(벌브형 리세스를 포함함) 내부에 매립되는 게이트 구조를 형성함으로써, 리세스와 게이트의 오정렬 및 랜딩 플러그 콘택 공정시의 SAC 페일을 원천적으로 방지하여 소자의 특성을 향상시킬 수 있다.
도1은 종래 기술에 따른 벌브형 리세스 게이트 공정 및 그 문제점을 설명하기 위한 도면.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 벌브형 리세스
22 : 게이트 절연막 23 : 게이트 전극용 폴리실리콘막
24 : 게이트 스페이서 25 : 게이트 전극용 텅스텐 실리사이드막
26 : 게이트 하드마스크용 질화막
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(20)을 선택적으로 식각하여 상부는 수직 프로파일을 갖고 하부는 구형 프로파일을 갖는 벌브형 리세스(21)를 형성한다. 좀더 상세하게는, 반도체 기판(20)을 비등방성 식각하여 실질적으로 수직 프로파일을 갖는 벌브형 리세스(21)의 넥패턴(21a)을 형성한 후, 넥패턴(21a)의 측벽에 스페이서(미도시됨)를 형성하고 이 스페이서를 식각 베리어로 넥패턴(21a) 하부의 반도체 기판(20)을 등방성 식각하여 실질적으로 구형 프로파일을 갖는 벌브형 리세스(21)의 벌브 패턴(21b)을 형성한다.
이어서, 벌브형 리세스(21) 표면에 게이트 절연막(22)을 형성한 후, 벌브형 리세스(21) 내부에 게이트 전극용 폴리실리콘막(23)을 매립시킨다.
이어서, 벌브형 리세스(21) 측벽의 게이트 전극용 폴리실리콘막(23)은 잔류시키면서 벌브형 리세스(21) 중앙의 게이트 전극용 폴리실리콘막(23)을 선택적으로 소정 깊이 식각하여, 자신의 내부에 홈(H)을 갖는 게이트 전극용 폴리실리콘막(23) 패턴을 형성한다. 이때, 홈(H)의 깊이는 넥패턴(21a)의 깊이 이하의 값을 갖는 것이 바람직하다.
후속 공정에서는 이 홈(H)의 내부에 나머지 게이트 구조물(게이트 전극용 텅스텐 실리사이드막 및 게이트 하드마스크용 질화막)을 형성하게 된다. 이때, 홈(H)을 형성하면서 게이트 전극용 폴리실리콘막(23)을 벌브형 리세스(21) 측벽에 잔류시키는 것은 벌브형 리세스(21) 형성으로 인한 채널 길이의 증가 효과를 유지하기 위함이다.
도2b에 도시된 바와 같이, 홈(H)의 측벽에 게이트 스페이서(24)를 형성한다. 이때, 게이트 스페이서(24)는 질화막으로 이루어지는 것이 바람직하며, 후속 소스/드레인 이온주입 공정시 게이트 전극용 텅스텐 실리사이드막을 보호하기 위하여 미리 형성되는 것이다.
도2c에 도시된 바와 같이, 홈(H)을 포함하는 결과물 상에 게이트 전극용 텅스텐 실리사이드막(25)을 증착한 후, 홈(H)의 최상부로부터 소정 정도 하향된 위치까지 이를 식각하여 홈(H)의 일부를 매립하는 게이트 전극용 텅스텐 실리사이드막(25)을 형성한다.
이어서, 게이트 전극용 텅스텐 실리사이드막(25)을 포함하는 결과물 상에 홈(H)을 충분히 매립하는 두께로 게이트 하드마스크용 질화막(26)을 증착한 후, 반도체 기판(20)이 드러날 때까지 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))를 수행하여 홈(H)의 나머지를 매립하는 게이트 하드마스크용 질화막(26)을 형성한다.
도2a 내지 도2c의 공정 결과, 벌브형 리세스(21) 내부에 매립되는 게이트 구조(200)가 형성된다. 게이트 구조(200)는, 전술한 바와 같이 홈(H)을 갖는 게이트 전극용 폴리실리콘막(23)과, 홈(H) 측벽의 게이트 스페이서(24)와, 홈(H) 내부의 게이트 전극용 텅스텐 실리사이드막(25) 및 게이트 하드마스크용 질화막(26)의 적층 구조를 포함한다.
이어서, 본 명세서에서는 도시되지 않았으나, 소스/드레인 이온주입을 수행하여 게이트 구조(200) 양측의 반도체 기판(20) 내에 소스/드레인 영역을 형성함으로써, 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터를 형성한다.
이와 같은 트랜지스터 형성시, 벌브형 리세스(21)와 게이트 구조(200) 사이에 오정렬이 발생할 가능성이 원천적으로 차단된다. 또한, 게이트 구조(200)가 반도체 기판(20) 상부로 돌출되는 것이 아니므로 후속 랜딩 플러그 콘택 공정시 SAC 페일이 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 명세서에서는 벌브형 리세스 게이트 공정을 이용하여 설명을 하였으나 본 발명은 이에 한정되는 것은 아니며 다른 형상을 갖는 리세스 게이트 공정에도 모두 적용 가능하다.
Claims (10)
- 리세스를 구비하는 반도체 기판;상기 리세스 표면에 형성된 게이트 절연막; 및상기 리세스 내부에 매립되는 게이트를 포함하되,상기 게이트는,자신의 중앙에 홈을 구비하여 상기 리세스의 측벽 및 저면을 덮는 제1 도전막;상기 홈의 측벽에 형성된 스페이서;상기 홈의 일부를 매립하는 제2 도전막; 및상기 제2 도전막 상에 형성되며 상기 홈의 나머지를 매립하는 절연막을 포함하는 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 리세스는, 실질적으로 수직 프로파일을 갖는 넥패턴과 상기 넥패턴 하부에 연장되면서 실질적으로 구형 프로파일을 갖는 벌브패턴으로 이루어진 벌브형 리세스인반도체 소자의 트랜지스터.
- 제2항에 있어서,상기 홈은, 상기 넥패턴의 깊이 이하의 값을 갖는반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 제1 도전막은 폴리실리콘막이고,상기 제2 도전막은 텅스텐 실리사이드막인반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 스페이서 및 상기 절연막은 질화막으로 이루어지는반도체 소자의 트랜지스터.
- 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계;상기 리세스 표면에 게이트 절연막을 형성하는 단계;상기 리세스 내부에 제1 도전막을 매립시키는 단계;상기 제1 도전막을 선택적으로 식각하여 상기 리세스의 측벽 및 저면에 상기 제1 도전막을 잔류시키면서 홈을 형성하는 단계;상기 홈 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함하는 상기 홈의 일부에 제2 도전막을 매립시키는 단계; 및상기 홈의 나머지에 절연막을 매립시키는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제6항에 있어서,상기 리세스는, 실질적으로 수직 프로파일을 갖는 넥패턴과 상기 넥패턴 하부에 연장되면서 실질적으로 구형 프로파일을 갖는 벌브패턴으로 이루어진 벌브형 리세스인반도체 소자의 트랜지스터 형성 방법.
- 제7항에 있어서,상기 홈 형성 단계는,상기 홈의 깊이가 상기 넥패턴의 깊이 이하의 값을 갖도록 수행되는반도체 소자의 트랜지스터 형성 방법.
- 제6항에 있어서,상기 제1 도전막은 폴리실리콘막이고,상기 제2 도전막은 텅스텐 실리사이드막인반도체 소자의 트랜지스터 형성 방법.
- 제6항에 있어서,상기 스페이서 및 상기 절연막은 질화막으로 이루어지는반도체 소자의 트랜지스터 형성 방법.
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