KR20100001134A - 새들형 핀 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 새들형 핀 트랜지스터 및 그 제조 방법을 개시한다.
본 발명의 새들형 핀 트랜지스터 제조 방법은 게이트 영역에 제 1 리세스를 형성하는 단계; 상기 제 1 리세스의 측벽에 브릿지 차단막을 형성하는 단계; 상기 제 1 리세스의 저부를 식각하여 제 2 리세스를 형성하는 단계; 소자분리영역에 위치한 상기 제 2 리세스를 식각하여 제 3 리세스를 형성하는 단계; 및 상기 제 2 리세스 및 상기 제 3 리세스를 매립하는 게이트를 형성하는 단계를 포함하여, 리세스 상부에 브릿지 차단막을 형성함으로써 LPC와 게이트 폴리실리콘의 브릿지 현상을 보다 용이하게 방지할 수 있다.
Description
본 발명은 새들형 핀 트랜지스터에 관한 것으로서, 보다 상세하게는 새들형 핀 트랜지스터에서 리세스 게이트용 리세스의 내측벽 상부에 LPC(Landing Plug Contact)와 게이트 폴리 간의 브릿지 현상을 방지하기 위한 질화막이 형성된 새들형 핀 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 일반적인 2차원 트랜지스터 구조로는 여러가지 측면에서 한계에 이르고 있다. 특히, 고속소자의 경우, 2차원 트랜지스터 구조로는 요구되는 전류구동능력(Current drivability)을 만족시킬 수 없다.
이러한 문제점을 극복하기 위해 제안된 기술이 핀 트랜지스터(Fin FET) 및 새들형 핀 트랜지스터(Saddle Fin FET)이다. 이와 같은 핀 트랜지스터 및 새들형 핀 트랜지스터의 특징은 채널로서 3면을 이용하기 때문에 전류구동능력이 매우 뛰어나며, 또한 백바이어스 의존성(Back bias dependency)도 획기적으로 개선된다.
도 1은 종래기술에 따른 새들형 핀 트랜지스터의 제조 방법을 도시한 공정 단면도이다. 도 1에서 (i)는 활성영역의 장축방향에 따른 단면도이고 (ii)는 게이 트전극이 형성될 라인에 따른 단면도이다.
반도체 기판(10) 상에 패드산화막(미도시)과 패드질화막(미도시)을 적층한 후, 소자분리마스크를 이용하여 패드질화막, 패드산화막 및 반도체 기판(10)을 차례로 식각하여 소자분리용 트렌치를 형성한다.
다음에, 소자분리용 트렌치가 갭필될 때까지 전면에 산화막을 형성한 후 패드질화막이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing)를 진행하여 활성영역(11)을 정의하는 소자분리영역(12)을 형성한다.
다음에, 라인형 패턴의 리세스 마스크를 이용하여 게이트 영역에 해당하는 활성영역(11)과 소자분리영역(12)을 부분 식각하여 리세스(13)를 형성한다. 그리고, 핀 마스크를 이용하여 게이트 영역에서 소자분리영역(12)을 소정깊이 더 식각하여 게이트 영역에서 활성영역의 저부가 소자분리영역(12)의 저부 보다 일정 높이 돌출되는 새들형 핀(21)을 형성하기 위한 리세스(14)를 형성한다.
다음에, 핀 마스크, 패드산화막 및 패드질화막을 제거한 후 리세스(13, 14)를 매립하는 게이트 산화막(15), 게이트 폴리실리콘(16), 게이트 금속층(17) 및 게이트 하드마스크층(18)을 형성한 후 이를 게이트 마스크를 이용하여 패터닝하여 게이트(20)를 형성한다. 그리고, 게이트(20)의 측벽에 스페이서(19)를 형성한다.
다음에, 게이트(20) 사이의 활성영역(11)에 소오스/드레인 영역(30)을 형성한다.
후속공정으로, 게이트를 포함하는 반도체 기판 전면에 층간절연막(미도시)을 형성한 후 LPC 마스크를 이용하여 층간절연막을 부분 식각하여 콘택홀을 형성하고 콘택홀에 LPC 폴리를 매립함으로써 LPC를 형성한다.
그런데, 이러한 새들형 핀 트렌지스터에서는 핀 셀을 형성하기 위해 소자분리영역(12)이 활성영역(11) 보다 더 많이 식각됨으로써 소자분리영역(12)에 게이트 폴리실리콘이 더 깊게 매립되게 된다.
따라서, 후속되는 LPC 형성을 위한 식각 공정시 미스얼라인(missalign)이 발생하여 LPC의 일부가 소자분리영역에 형성되거나 소자분리영역에 형성된 산화막 예컨대, SOD(Spin On Dielectric) 산화막의 막질이 충분히 튼튼하지 않을 경우 구조적으로 LPC SAC(Self Align Contact) 페일이 발생할 수 있는 문제가 있다.
본 발명은 새들형 핀 트랜지스터의 제조 방법을 개선하여 LPC와 게이트 폴리 간의 브릿지 현상을 방지하고자 한다.
본 발명의 새들형 핀 트랜지스터 제조 방법은 게이트 영역에 제 1 리세스를 형성하는 단계; 상기 제 1 리세스의 측벽에 브릿지 차단막을 형성하는 단계; 상기 제 1 리세스의 저부를 식각하여 제 2 리세스를 형성하는 단계; 소자분리영역에 위치한 상기 제 2 리세스를 식각하여 제 3 리세스를 형성하는 단계; 및 상기 제 2 리세스 및 상기 제 3 리세스를 매립하는 게이트를 형성하는 단계를 포함한다.
본 발명의 새들형 핀 트랜지스터 제조 방법에서 상기 브릿지 차단막은 질화막으로 형성되며, 상기 브릿지 차단막을 형성하는 단계는 상기 제 1 리세스의 내부에 질화막을 형성하는 단계; 및 상기 질화막을 에치백하여 상기 제 1 리세스의 저부에 형성된 상기 질화막을 제거하는 단계를 포함한다.
본 발명에서 상기 제 2 리세스는 상기 리세스 게이트가 형성될 깊이만큼 식각되며, 상기 제 3 리세스는 상기 제 2 리세스 보다 새들형 핀의 높이 만큼 더 식각된다.
본 발명의 새들형 핀 트랜지스터는 활성영역의 게이트 영역에 소정 깊이로 형성된 제 1 리세스; 상기 게이트 영역 내의 소자분리영역에 상기 제 1 리세스의 저부 보다 낮은 저부를 가져 상기 제 1 리세스의 저부 양측이 새들형 핀 구조로 돌 출되도록 형성된 제 2 리세스; 상기 제 1 리세스 및 상기 제 2 리세스의 상부에 소정 깊이로 형성된 브릿지 차단막; 및 상기 제 1 리세스 및 상기 제 2 리세스를 매립하는 게이트 폴리실리콘층을 포함한다.
본 발명의 새들형 핀 트랜지스터에서 상기 브릿지 차단막은 질화막으로 형성된다.
본 발명은 새들형 핀 트랜지스터에서 리세스 게이트가 형성될 리세스 상부에 질화막을 형성함으로써 LPC와 게이트 폴리실리콘 사이의 브릿지 현상을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 새들형 핀 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 패드산화막(미도시)과 패드질화막(미도시)을 형성한 후 소자분리영역을 정의하는 소자분리마스크를 이용하여 패드질화막, 패드산화막 및 반도체 기판(100)을 차례로 식각하여 소자분리용 트렌치를 형성한다.
다음에, 예컨대 건식 식각 공정을 통해 소자분리용 리세스 내부에 산화막(112)을 형성한 후 리세스을 매립하는 절연막(산화막)(113)을 형성함으로써 활성 영역(110)을 정의하는 소자분리영역(114)을 형성한다.
다음에, 활성영역(110) 및 소자분리영역(114) 상에 하드마스크 질화막 및 감광막을 형성한 후 리세스 게이트가 형성될 영역을 정의하는 리세스 마스크를 이용하여 감광막 패턴(118)을 형성한다. 그리고, 감광막 패턴(118)을 식각 마스크로 하드마스크 질화막을 식각하여 하드마스크 패턴(116)을 형성한다.
다음에, 도 2b를 참조하면, 도 2a에서 감광막 패턴(118)을 제거한 후 하드마스크 패턴(116)을 식각 마스크로 하여 활성영역(110) 및 소자분리영역(114)을 소정 깊이(예컨대, 500 Å 이하) 식각하여 제 1 리세스(120)를 형성한다.
다음에, 제 1 리세스(120) 및 하드마스크 패턴(116) 상에 산화막(미도시) 및 질화막(122)을 형성한다. 이때, 산화막은 질화막(122)이 실리콘에 직접 접촉되지 않도록 하여 스트레스를 방지하는 역할을 수행하며 50 Å 이하의 두께로 형성된다. 이러한, 질화막(122)은 후속공정에서 상술한 LPC와 게이트 폴리 간의 브릿지 현상을 방지하기 위한 차단막으로 형성되며, 50 Å 이하의 두께로 형성된다.
다음에, 도 2c를 참조하면, 도 2b의 결과물에 에치백 공정을 수행하여 제 1 리세스(120)의 저부에 형성된 질화막(122)을 선택적으로 제거함으로써 하드마스크 패턴(116) 및 제 1 리세스(120)의 측벽에 브릿지 차단막(123)이 형성되도록 한다.
다음에, 도 2d를 참조하면, 하드마스크 패턴(116) 및 제 1 리세스(120)의 측벽에 형성된 브릿지 차단막(123)을 식각 마스크로 제 1 리세스(120)를 소정 깊이 더 식각하여 제 2 리세스(124)를 형성한다. 이때, 제 2 리세스(124)는 활성영역(110)에서 리세스 게이트가 형성될 깊이만큼 식각된다.
이처럼, 본 발명에서는 리세스 게이트를 형성하기 위한 리세스를 한 번의 식각 공정으로 형성하지 않고 2 단계의 식각 공정으로 나누어 수행함으로써 후속 공정에서 발생할 수 있는 게이트 폴리실리콘층과 LPC 간의 브릿지를 방지하기 위한 브릿지 차단막(123)을 리세스의 내측벽 상부에 일정 높이로 형성한다.
다음에, 도 2e를 참조하면, 핀 마스크를 이용하여 도 2d의 결과물에서 게이트 영역과 중첩되는 소자분리영역을 부분 식각하여 핀 셀 형성을 위한 제 3 리세스(126)를 형성하다. 즉, 제 2 리세스(124)들에서 소자분리영역(114) 부분을 소정 깊이 더 식각하여 제 3 리세스(126)의 저부가 제 2 리세스(124)의 저부 보다 낮게 형성되도록 식각함으로써 제 2 리세스 저부의 양측(활성영역의 단측 방향으로 양측)이 일정 높이만큼 돌출되는 새들형 핀 구조를 갖도록 형성한다. 이때, 제 2 리세스(124)와 제 3 리세스(126)의 깊이 차이가 형성하고자 하는 새들형 핀의 높이가 된다.
다음에, 활성영역(110) 및 소자분리영역(114) 상부에 형성된 하드마스크 패턴(116)을 제거한다.
다음에, 도 2f를 참조하면, 제 2 리세스(124) 및 제 3 리세스(126)를 매립하는 게이트 폴리실리콘층(132), 게이트 금속층(134), 및 게이트 하드마스크층(136)을 순차적으로 형성한 후 이를 게이트 마스크로 패터닝하여 게이트(130)를 형성한다. 그리고, 게이트(130)의 측벽에 스페이서(134)를 형성하고 게이트(130) 양측의 활성영역(110)에 불순물을 주입하여 소오스/드레인 영역(미도시)을 형성한다.
다음에, 스페이서(134) 상에 절연층(미도시)을 형성한 후 랜딩플러그콘택홀 을 정의하는 마스크(미도시)를 식각마스크로 사용하여 자기정렬콘택(SAC:Self Aligned Contact) 식각공정을 실시함으로써 랜딩플러그콘택홀(140)을 형성한다.
다음에, 도 2g를 참조하면, 랜딩플러그콘택홀(140)을 매립하도록 도전물질(예컨대, 폴리 실리콘)(50)을 형성한 후 이를 평탄화하여 랜딩플러그콘택(150)을 형성한다. 이로써, 랜딩플러그 콘택(150)이 랜딩플러그 콘택 예정지역에 자기정렬되어 형성될 수 있다.
이후, 종래와 같은 방법으로 비트라인 및 스토리지 전극 형성 등의 후속공정들이 진행된다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 새들형 핀 트랜지스터의 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2g는 본 발명에 따른 새들형 핀 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들.
Claims (7)
- 게이트 영역에 제 1 리세스를 형성하는 단계;상기 제 1 리세스의 측벽에 브릿지 차단막을 형성하는 단계;상기 제 1 리세스의 저부를 식각하여 제 2 리세스를 형성하는 단계;소자분리영역에 위치한 상기 제 2 리세스를 식각하여 제 3 리세스를 형성하는 단계; 및상기 제 2 리세스 및 상기 제 3 리세스를 매립하는 게이트를 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 브릿지 차단막은질화막인 것을 특징으로 하는 새들형 핀 트랜지스터 제조 방법.
- 제 2항에 있어서, 상기 브릿지 차단막을 형성하는 단계는상기 제 1 리세스의 내부에 질화막을 형성하는 단계; 및상기 질화막을 에치백하여 상기 제 1 리세스의 저부에 형성된 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 새들형 핀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 2 리세스는상기 리세스 게이트가 형성될 깊이만큼 식각되는 것을 특징으로 하는 새들형 핀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 3 리세스는상기 제 2 리세스 보다 새들형 핀의 높이 만큼 더 식각되어 형성되는 것을 특징을 하는 새들형 핀 트랜지스터 제조 방법.
- 활성영역의 게이트 영역에 소정 깊이로 형성된 제 1 리세스;상기 게이트 영역 내의 소자분리영역에 상기 제 1 리세스의 저부 보다 낮은 저부를 가져 상기 제 1 리세스의 저부 양측이 새들형 핀 구조로 돌출되도록 형성된 제 2 리세스;상기 제 1 리세스 및 상기 제 2 리세스의 상부에 소정 깊이로 형성된 브릿지 차단막; 및상기 제 1 리세스 및 상기 제 2 리세스를 매립하는 게이트 폴리실리콘층을 포함하는 새들형 핀 트랜지스터.
- 제 6항에 있어서, 상기 브릿지 차단막은질화막인 것을 특징으로 하는 새들형 핀 트랜지스터.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8987111B2 (en) | 2012-03-30 | 2015-03-24 | Samsung Electronics Co., Ltd. | Method of manufacturing a three dimensional array having buried word lines of different heights and widths |
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