KR20090068714A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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KR20090068714A
KR20090068714A KR1020070136438A KR20070136438A KR20090068714A KR 20090068714 A KR20090068714 A KR 20090068714A KR 1020070136438 A KR1020070136438 A KR 1020070136438A KR 20070136438 A KR20070136438 A KR 20070136438A KR 20090068714 A KR20090068714 A KR 20090068714A
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조용태
이재균
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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로서, 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 낮도록 형성하는 단계; 상기 소자 분리막이 형성된 결과물의 전체 구조 상에 하드마스크층 및 반사방지막을 형성하는 단계; 게이트 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계; 적어도 상기 식각된 하드마스크층을 식각 베리어로, 노출되는 상기 활성 영역을 제1 깊이로 식각하여 제1 요홈부를 형성하고 아울러 노출되는 상기 소자 분리막을 제1 깊이보다 큰 제2 깊이로 식각하여 제2 요홈부를 형성하는 단계; 및 상기 제1 요홈부 및 상기 제2 요홈부 상에 게이트를 형성하는 단계를 포함하여, 새들 트랜지스터 구조를 형성하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법은, 소자분리막의 높이를 활성 영역의 높이보다 감소시킴으로써, 새들 트랜지스터 구조 형성을 위한 활성 영역 및 소자 분리막의 식각시 소자 분리막의 식각 정도를 최소화하거나 또는 리세스 트랜지스터 구조 형성을 위한 활성 영역의 식각시 소자 분리막의 손실 정도를 최소화하여 소자 불량을 방지할 수 있다.
새들 트랜지스터, 리세스 트랜지스터, 소자 분리막, 활성 영역, EFH

Description

반도체 소자의 트랜지스터 제조 방법{METHOD FOR MANUFACTURING TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 종래의 플래너(planar) 트랜지스터 구조로는 트랜지스터의 채널 길이(channel length) 감소 및 고농도 도핑에 의한 접합 누설(junction leakage) 때문에 소자의 리프레시(refresh) 특성 확보에 한계가 있다.
이러한 한계를 극복하기 위하여 최근 다양한 트랜지스터 구조가 제안되고 있다. 좀더 상세하게는, 기판의 활성 영역을 소정 깊이 식각하여 형성되는 리세스(recess) 상에 게이트를 형성하는 리세스 트랜지스터 구조, 소자 분리막을 소정 깊이 식각하여 수직으로 돌출되는 핀(fin) 활성영역 상에 게이트를 형성하는 핀 트랜지스터 구조, 상기 리세스 트랜지스터 구조와 상기 핀 트랜지스터 구조가 혼합된 새들 트랜지스터 구조 등이 있다.
여기서, 리세스 트랜지스터 및 새들 트랜지스터 형성을 위해서는 공통적으로 기판 활성영역의 식각이 요구되는데, 이러한 과정에서 소자 분리막이 과도하게 손실되어 소자 불량을 초래하는 문제가 있다.
도1a 내지 도1e는 종래 기술에 따른 새들 트랜지스터 제조 방법 및 그 문제점을 설명하기 위한 도면이다. 본 도면에서는 상측에 평면도를 도시하고 하측에는 이 평면도의 A-A´ 단면도 및/또는 B-B´ 단면도를 도시하고 있다. 특히, 도1a 및 도1b는 트랜지스터 형성의 전제로 STI(Shallow Trench Isolation) 공정에 의한 소자 분리막 형성 과정을 도시하고 있다.
도1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성한 후, 소자 분리 영역을 노출시키는 마스크(미도시됨)를 이용하여 패드 질화막(12) 및 패드 산화막(11)을 패터닝한다.
이어서, 패터닝된 패드 질화막(12) 및 패드 산화막(11)을 식각 베리어로 드러난 반도체 기판(10)을 소정 깊이 식각하여 소자분리 트렌치(t)를 형성한다.
이어서, 소자분리 트렌치(t)를 포함하는 결과물의 전체 구조 상에 소자분리를 위한 절연막을 형성한 후, 패드 질화막(12)이 드러날 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 소자분리 트렌치(t) 내에 매립되는 소자분리막(13)을 형성한다. 이때, 소자분리막(13)은 일반적으로 산화막으로 이루어진다.
도1b에 도시된 바와 같이, 잔류하는 패드 질화막(12) 및 패드 산화막(11)을 제거함으로써, 소자 분리막(13) 및 이에 의하여 한정되는 반도체 기판(10)의 활성 영역(10a)을 형성할 수 있다. 이때, 본 도면과 달리, 패드 산화막(11)을 제거하지 않고 잔류시켜 후속 공정에서 식각 베리어로 작용하게 할 수도 있다.
상기 도1a 및 도1b의 STI 공정을 수행하여 소자 분리막(13)을 형성한 결과, 활성 영역(10a)과 소자 분리막(13) 사이의 높이차가 필연적으로 초래된다. 이하, 소자 분리막(13)의 표면 높이에서 활성 영역(10a)의 표면 높이를 뺀 값을 EFH(effective Fox Height)라 한다. 활성 영역(10a)에 비하여 소자 분리막(13)의 높이가 더 높기 때문에 EFH가 양의 값을 갖게 됨은 자명하다.
도1c에 도시된 바와 같이, 소자 분리막(13)을 포함하는 결과물의 전체 구조 상에 하드마스크층(14)을 형성한다. 여기서, 하드마스크층(14)은 일반적으로 스텝 커버리지(step coverage) 특성이 우수한 비정질탄소막(amourphous carbon)으로 이루어지기 때문에 하부의 단차를 따라 형성된다.
이어서, 하드마스크층(14) 상부에 OBARC(Organic Bottom Anti Reflect Coating)막 등의 반사방지막(15)을 형성한다. 이때, 반사방지막(15)의 스텝 커버리지 특성은 일반적으로 우수하지 않기 때문에 하부의 단차를 반영하지 못한다. 따라서, 높이가 낮은 활성 영역(10a) 및 그 상부의 하드마스크층(14) 상에 존재하는 반사방지막(15)의 두께(T1)는, 상대적으로 높이가 높은 소자분리막(13) 및 그 상부의 하드마스크층(14) 상에 존재하는 반사방지막(15)의 두께(T2)에 비하여 더 크게 된다. 즉, T1과 T2 사이에는 EFH에 대응하는 정도의 두께 차이가 발생하게 된다.
도1d에 도시된 바와 같이, 두께차를 갖는 반사방지막(15) 상에 게이트 예정 영역을 노출시키는 포토레지스트 패턴(16)을 형성한다.
후속 공정으로 포토레지스트 패턴(16)을 식각 베리어로 하부의 반사방지막(15) 및 하드마스크층(14)을 식각하게 되는데 그 식각 프로파일은 점선에 도시된 바와 같이 형성될 것이다. 이는, 포토레지스트 패턴(16)을 식각 베리어로 하부층의 식각시 통상적으로 CD(Critical Dimension) 감소를 위하여 테이퍼(taper) 식각이 수행되기 때문이다. 따라서, 반사방지막(15)의 두께가 큰 부분(즉, 활성 영역(10a) 상부)에서의 식각 후의 폭(W1)이 반사방지막(15)의 두께가 작은 부분(즉, 소자분리막(13) 상부)에서의 식각 후의 폭(W2)에 비하여 더 작다.
도1e에 도시된 바와 같이, 포토레지스트 패턴(16)을 식각 베리어로 반사방지막(15) 및 하드마스크층(14)을 식각하여 게이트 예정 영역의 활성 영역(10a) 및 소자 분리막(13)을 노출시킨다. 이때, 노출되는 활성 영역(10a)의 폭(W1)은 노출되는 소자 분리막(13)의 폭(W2)에 비하여 더 작다.
이어서, 적어도 식각된 하드마스크층(14)을 식각 베리어로 노출되는 활성 영역(10a)을 소정 깊이 식각하여 제1 요홈부(G1)를 형성하고, 아울러 노출되는 소자 분리막(13)을 소정 깊이 식각하여 제2 요홈부(G2)를 형성한다. 이때, 제2 요홈부(G2)의 깊이(D2)는 제1 요홈부(G1)의 깊이(D1)보다 더 크게 형성된다. 전술한 바와 같이 노출되는 소자분리막(13)의 폭(W2)이 노출되는 활성 영역(10a)의 폭(W1)에 비하여 더 크기 때문에 제2 요홈부(G2)의 폭 역시 제1 요홈부(G1)의 폭에 비하여 크게 된다.
이와 같은 공정의 수행 결과, 본 도면의 A-A´ 단면을 살펴보면, 반도체 기판(10)의 활성 영역(10a)이 소정 깊이 식각된 리세스 트랜지스터 구조를 가짐을 알 수 있다. 이때, 제1 요홈부(G1)의 깊이(D1)가 리세스의 깊이가 된다.
반면, 본 도면의 B-B´ 단면을 살펴보면, 반도체 기판(10)의 활성 영역(10a) 일부가 소자 분리막(13)으로부터 수직으로 돌출된 핀 트랜지스터 구조가 형성되어 있음을 알 수 있다. 이때, 소자 분리막(13)으로부터 수직으로 돌출된 활성 영역(10a) 일부, 즉 핀 활성 영역의 높이는 제2 요홈부(G2)의 깊이(D2)에서 제1 요홈부(G1)의 깊이(D1)를 뺀 값이 된다.
이어서, 본 명세서에서는 도시되지 않았으나, 하드마스크 패턴(14)을 제거한 후 제1 요홈부(G1) 및 제2 요홈부(G2) 상에 게이트(미도시됨)를 형성하고 요구되는 후속 공정을 수행하여 새들 트랜지스터 구조를 형성할 수 있다.
상기의 새들 트랜지스터 형성 과정에서 설명한 바와 같이, 식각된 하드마스크층에 의하여 노출되는 소자분리막의 폭은 활성 영역의 폭에 비하여 더 크게 되며, 이는 STI 공정에 의한 소자 분리막 형성 과정에서 소자분리막과 활성 영역 표면 사이의 높이 차이인 EFH가 양의 값을 갖기 때문이다. 그 결과, 새들 구조 형성을 위한 요홈부의 폭도 활성 영역에 비하여 소자 분리 영역에서 더욱 크게 형성된다.
그러나, 소자 분리 영역에서의 요홈부 폭이 과도하게 큰 경우에는 도2에 도시된 바와 같이 소자 분리 영역의 요홈부 상의 게이트와 후속 콘택(비트라인 콘택(bitline contact) 또는 스토리지 노드 콘택(storage node conatact)) 사이의 거리가 지나치게 감소하여 전기적 쇼트(short)를 초래하는 문제점이 발생한다.
이러한 문제는 리세스 트랜지스터 형성 과정에서도 동일하게 발생할 수 있 다. 리세스 트랜지스터의 형성은 전술한 도1e의 요홈부 형성 과정에서 소자 분리막(13)의 식각을 통한 제2 요홈부(G2) 형성 과정이 생략된다는 점을 제외하고는 새들 트랜지스터 형성 과정과 동일하게 수행될 수 있다. 이와 같은 리세스 트랜지스터 형성에 있어서, 기판의 활성 영역을 식각하는 과정에서 드러나는 소자 분리 영역의 폭이 크기 때문에 소자 분리막이 과도하게 소실될 수 있다. 그에 따라, 소자 분리 영역의 게이트와 후속 콘택 사이의 전기적 쇼트가 발생할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리막의 높이를 활성 영역의 높이보다 감소시킴으로써, 새들 트랜지스터 구조 형성을 위한 활성 영역 및 소자 분리막의 식각시 소자 분리막의 식각 정도를 최소화하거나 또는 리세스 트랜지스터 구조 형성을 위한 활성 영역의 식각시 소자 분리막의 손실 정도를 최소화하여 소자 불량을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 낮도록 형성하는 단계; 상기 소자 분리막이 형성된 결과물의 전체 구조 상에 하드마스크층 및 반사방지막을 형성하는 단계; 게이트 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계; 적어도 상기 식각된 하드마스크층을 식각 베리어로, 노출되는 상기 활성 영역을 제1 깊이로 식각하여 제1 요홈부를 형성하고 아울러 노출되는 상기 소자 분리막을 제1 깊이보다 큰 제2 깊이로 식각하여 제2 요홈부를 형성하는 단계; 및 상기 제1 요홈부 및 상기 제2 요홈부 상에 게이트를 형성하는 단계를 포함하여, 새들 트랜지스터 구조를 형성한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 낮도록 형성하는 단계; 상기 소자 분리막이 형성된 결과물의 전체 구조 상에 하드마스크층 및 반사방지막을 형성하는 단계; 게이트 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계; 적어도 상기 식각된 하드마스크층을 식각 베리어로 노출되는 상기 활성 영역을 소정 깊이 식각하여 리세스를 형성하는 단계; 및 상기 리세스를 포함하는 상기 게이트 예정 영역에 게이트를 형성하는 단계를 포함하여, 리세스 트랜지스터 구조를 형성한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법은, 소자분리막의 높이를 활성 영역의 높이보다 감소시킴으로써, 새들 트랜지스터 구조 형성을 위한 활성 영역 및 소자 분리막의 식각시 소자 분리막의 식각 정도를 최소화하거나 또는 리세스 트랜지스터 구조 형성을 위한 활성 영역의 식각시 소자 분리막의 손실 정도를 최소화하여 소자 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 일실시예에 따른 새들 트랜지스터 제조 방법을 설명하기 위한 도면이다. 본 도면에서는 상측에 평면도를 도시하고 하측에는 이 평면도의 A-A´ 단면도 및/또는 B-B´ 단면도를 도시하고 있다.
도3a에 도시된 바와 같이, 반도체 기판(30)에 STI 공정에 의한 소자 분리막(31)을 형성하여 반도체 기판(30)의 활성 영역(30a)을 한정하되, 소자 분리막(31)의 표면 높이가 활성 영역(30a)의 표면 높이에 비하여 낮도록 형성한다. 즉, 소자 분리막(31)의 표면 높이에서 활성 영역(30a)의 표면 높이를 뺀 값인 EFH가 종래와 달리 음의 값을 갖게 한다. 이와 같이 활성 영역(30a)에 비하여 낮은 표면 높이를 갖는 소자 분리막(31)을 형성하는 과정은 이하의 도4a 및 도4b에서 좀더 상세히 설명하기로 한다.
도3b에 도시된 바와 같이, 소자 분리막(31)이 형성된 결과물의 전체 구조 상에 하드마스크층(32)을 형성한다. 여기서, 하드마스크층(32)은 스텝 커버리지 특성이 우수한 비정질탄소막을 포함하여 하부의 소자 분리막(31)과 활성 영역(30a)의 단차를 따라 형성된다.
이어서, 하드마스크층(32) 상부에 OBARC막 등의 반사방지막(33)을 형성한다. 이때, 반사방지막(33)의 스텝 커버리지 특성은 일반적으로 우수하지 않기 때문에 하부의 단차를 반영하지 못한다. 종래 기술과 달리 본 발명에서는 활성 영역(30a)의 표면 높이가 소자 분리막(31)의 표면 높이에 비하여 더 크기 때문에(EFH < 0), 활성 영역(30a) 및 그 상부의 하드마스크층(32) 상에 존재하는 반사방지막(33)의 두께(T1)는, 상대적으로 높이가 낮은 소자분리막(31) 및 그 상부의 하드마스크층(32) 상에 존재하는 반사방지막(33)의 두께(T2)에 비하여 더 작게 된다. 즉, T1과 T2 사이에는 EFH에 대응하는 정도의 두께 차이가 발생하되, T1>T2인 종래 기술과 달리 T1<T2의 부등식이 성립된다.
도3c에 도시된 바와 같이, 두께차를 갖는 반사방지막(33) 상에 게이트 예정 영역을 노출시키는 포토레지스트 패턴(34)을 형성한다.
후속 공정으로 포토레지스트 패턴(34)을 식각 베리어로 하부의 반사방지막(33) 및 하드마스크층(32)을 식각하는 경우, 그 식각 프로파일은 점선에 도시된 바와 같이 형성될 것이다. 이는, 포토레지스트 패턴(34)을 식각 베리어로 하부층의 식각시 통상적으로 CD 감소를 위하여 테이퍼 식각이 수행되기 때문이며, 그에 따라 반사방지막(33)의 두께가 작은 부분(즉, 활성 영역(30a) 상부)에서의 식각 후의 폭(W1)이 반사방지막(33)의 두께가 큰 부분(즉, 소자분리막(31) 상부)에서의 식각 후의 폭(W2)에 비하여 더 크게 된다.
도3d에 도시된 바와 같이, 포토레지스트 패턴(34)을 식각 베리어로 반사방지막(33) 및 하드마스크층(32)을 식각하여 게이트 예정 영역의 활성 영역(30a) 및 소자 분리막(31)을 노출시킨다. 이때, 노출되는 활성 영역(30a)의 폭(W1)은 노출되는 소자 분리막(31)의 폭(W2)에 비하여 더 크다.
이어서, 적어도 식각된 하드마스크층(32)을 식각 베리어로 노출되는 활성 영역(30a)을 소정 깊이 식각하여 제1 요홈부(G1)를 형성하고, 아울러 노출되는 소자 분리막(31)을 소정 깊이 식각하여 제2 요홈부(G2)를 형성한다. 이때, 제2 요홈 부(G2)의 깊이(D2)는 제1 요홈부(G1)의 깊이(D1)보다 더 크게 형성된다. 전술한 바와 같이 노출되는 소자분리막(31)의 폭(W2)이 노출되는 활성 영역(30a)의 폭(W1)에 비하여 더 작기 때문에 제2 요홈부(G2)의 폭 역시 제1 요홈부(G1)의 폭에 비하여 작게 된다. 이와 같이, 소자 분리 영역에 형성되는 제2 요홈부(G2)의 폭을 종래에 비하여 감소시킬 수 있기 때문에 후속 제2 요홈부(G2) 상의 게이트와 후속 콘택 사이의 거리가 증가되어 전기적 쇼트로 인한 소자 불량을 방지할 수 있다.
본 공정의 수행 결과, 반도체 기판(30)의 활성 영역(30a)이 소정 깊이 식각된 리세스 트랜지스터 구조(A-A´ 단면도 참조) 및 반도체 기판(30)의 활성 영역(30a) 일부가 소자 분리막(31)으로부터 수직으로 돌출된 핀 트랜지스터 구조(B-B´ 단면도 참조)를 동시에 구비하는 새들 트랜지스터 구조가 형성될 수 있다.
이어서, 본 명세서에서는 도시되지 않았으나, 하드마스크 패턴(32)을 제거한 후 제1 요홈부(G1) 및 제2 요홈부(G2) 상에 게이트(미도시됨)를 형성하고 요구되는 후속 공정을 수행하여 새들 트랜지스터 구조 형성 과정을 종료한다.
이와 같이 본 발명의 일실시예에 따른 새들 트랜지스터 형성 과정에서는, 식각된 하드마스크층에 의하여 노출되는 소자분리막의 폭을 활성 영역의 폭에 비하여 더 작게 형성할 수 있다. 이는, 소자 분리막 형성 과정에서 활성 영역의 높이를 소자 분리막에 비하여 증가시킴으로써 소자분리막과 활성 영역 표면 사이의 높이 차이인 EFH가 음의 값을 갖기 때문이다. 따라서, 소자 분리 영역에서의 요홈부의 폭을 종래에 비하여 크게 감소시킬 수 있기 때문에 후속 게이트 형성 공정 및 콘택 형성 공정의 수행시 소자 분리 영역의 게이트와 콘택 사이의 전기적 쇼트를 방지할 수 있다.
도4a 및 도4b는 도3a의 소자 분리막 형성 방법을 설명하기 위한 단면도이다. 여기서, 도3a와 대응되는 부분은 동일한 도면 부호를 사용하기로 한다.
도4a에 도시된 바와 같이, 반도체 기판(30) 상에 패드 산화막(41) 및 패드 질화막(42)을 형성한 후, 소자 분리 영역을 노출시키는 마스크(미도시됨)를 이용하여 패드 질화막(42) 및 패드 산화막(41)을 패터닝한다. 이때, 패드 질화막(42)의 두께(h1)는 500~800Å 정도 되는 것이 바람직하다.
이어서, 패터닝된 패드 질화막(42) 및 패드 산화막(41)을 식각 베리어로 드러난 반도체 기판(30)을 소정 깊이 식각하여 소자분리 트렌치(t)를 형성한다.
이어서, 소자분리 트렌치(t)를 포함하는 결과물의 전체 구조 상에 소자분리를 위한 절연막(예를 들어, 산화막)을 형성한 후, 패드 질화막(42)이 드러날 때까지 CMP 등의 평탄화 공정을 수행하여 소자분리 트렌치(t) 내에 매립되는 소자분리막(31)을 형성한다.
이어서, 소자분리막(31)의 표면 높이가 패드 질화막(42)의 표면 높이보다 낮아지도록 습식 또는 건식 세정을 수행하여 소자분리막(31) 일부를 제거한다. 여기서, 제거되는 소자 분리막(31)의 두께는(h2)는 300~500Å 정도 되는 것이 바람직하다.
이어서, 패드 질화막(42) 및 패드 산화막(41)을 제거한다. 이 과정에서 패드 질화막(42) 보다 높이가 낮은 소자 분리막(31)이 더욱 손실되어 결과적으로 소자분 리막(31)의 표면 높이가 활성 영역(30a)의 표면 높이에 비하여 낮아지게 된다.
또는, 도4b에 도시된 바와 같이, 반도체 기판(30) 상에 패드 산화막(41) 및 패드 질화막(42)을 형성하되, 패드 질화막(42)의 두께(h3)를 종래보다 낮게, 바람직하게는 200~400Å 정도로 형성한다.
이어서, 소자 분리 영역을 노출시키는 마스크(미도시됨)를 이용하여 패드 질화막(42) 및 패드 산화막(41)을 패터닝한 후, 패터닝된 패드 질화막(42) 및 패드 산화막(41)을 식각 베리어로 드러난 반도체 기판(30)을 소정 깊이 식각하여 소자분리 트렌치(t)를 형성한다.
이어서, 소자분리 트렌치(t)를 포함하는 결과물의 전체 구조 상에 소자분리를 위한 절연막(예를 들어, 산화막)을 형성한 후, 패드 질화막(42)이 드러날 때까지 CMP 등의 평탄화 공정을 수행하여 소자분리 트렌치(t) 내에 매립되는 소자분리막(31)을 형성한다. 이때, 패드 질화막(42)의 두께(h3)가 종래보다 낮기 때문에 소자분리막(31)의 표면 높이도 이에 대응하여 낮게 형성된다.
이어서, 패드 질화막(42) 및 패드 산화막(41)을 제거한다. 이 과정에서 종래보다 높이가 낮은 소자 분리막(31)이 더욱 손실되어 결과적으로 소자분리막(31)의 표면 높이가 활성 영역(30a)의 표면 높이에 비하여 낮아지게 된다.
이와 같은 도4a 또는 도4b의 공정을 수행함으로써 소자 분리막의 높이를 활성 영역의 높이보다 낮추어 EFH가 음의 값을 갖도록 할 수 있다.
본 명세서에서는 일례로서, 새들 트랜지스터 형성 과정에 대하여 설명을 수 행하였으나 이에 한정되는 것은 아니며 본 발명은 리세스 트랜지스터 형성 과정에도 동일하게 적용될 수 있다. 즉, 리레스 트랜지스터 형성 과정에 있어서, 기판의 활성 영역을 식각하는 과정에서 드러나는 소자 분리 영역의 폭이 종래보다 감소되었기 때문에 소자 분리막의 손실을 감소시킬 수 있다. 그에 따라, 소자 분리 영역의 게이트와 후속 콘택 사이의 전기적 쇼트를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1e는 종래 기술에 따른 새들 트랜지스터 제조 방법 및 그 문제점을 설명하기 위한 도면.
도2는 종래 기술의 문제점을 나타내는 사진.
도3a 내지 도3d는 본 발명의 일실시예에 따른 새들 트랜지스터 제조 방법을 설명하기 위한 도면.
도4a 및 도4b는 도3a의 소자 분리막 형성 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 30a : 활성영역
31 : 소자 분리막 32 : 하드마스크층
33 : 반사방지막 34 : 포토레지스트 패턴

Claims (13)

  1. 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 낮도록 형성하는 단계;
    상기 소자 분리막이 형성된 결과물의 전체 구조 상에 하드마스크층 및 반사방지막을 형성하는 단계;
    게이트 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계;
    적어도 상기 식각된 하드마스크층을 식각 베리어로, 노출되는 상기 활성 영역을 제1 깊이로 식각하여 제1 요홈부를 형성하고 아울러 노출되는 상기 소자 분리막을 제1 깊이보다 큰 제2 깊이로 식각하여 제2 요홈부를 형성하는 단계; 및
    상기 제1 요홈부 및 상기 제2 요홈부 상에 게이트를 형성하는 단계
    를 포함하여, 새들 트랜지스터 구조를 형성하는
    반도체 소자의 트랜지스터 제조 방법.
  2. 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 낮도록 형성하는 단계;
    상기 소자 분리막이 형성된 결과물의 전체 구조 상에 하드마스크층 및 반사방지막을 형성하는 단계;
    게이트 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계;
    적어도 상기 식각된 하드마스크층을 식각 베리어로 노출되는 상기 활성 영역을 소정 깊이 식각하여 리세스를 형성하는 단계; 및
    상기 리세스를 포함하는 상기 게이트 예정 영역에 게이트를 형성하는 단계
    를 포함하여, 리세스 트랜지스터 구조를 형성하는
    반도체 소자의 트랜지스터 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 소자 분리막 형성 단계는,
    상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;
    소자 분리 영역이 노출되도록 상기 패드 질화막 및 상기 패드 산화막을 패터닝하는 단계;
    상기 패터닝된 패드 질화막 및 패드 산화막을 식각 베리어로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치 내부에 절연막을 매립시키는 단계;
    상기 패드 질화막 표면으로부터 소정 정도 하향된 지점까지 상기 절연막의 일부를 제거하는 단계; 및
    상기 패드 질화막을 제거하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  4. 제3항에 있어서,
    상기 패드 질화막의 두께는 500~800Å이고,
    상기 소정 정도는 300~500Å인
    반도체 소자의 트랜지스터 제조 방법.
  5. 제3항에 있어서,
    상기 절연막의 일부를 제거하는 단계는,
    습식 또는 건식 세정으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  6. 제3항에 있어서,
    상기 절연막은, 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  7. 제3항에 있어서,
    상기 소자분리 트렌치 내부에 절연막을 매립시키는 단계는,
    상기 소자분리 트렌치를 포함하는 결과물의 전체 구조 상에 상기 절연막을 형성하는 단계; 및
    상기 패드 질화막이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 소자 분리막 형성 단계는,
    상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하되, 200~400Å의 두께로 상기 패드 질화막을 형성하는 단계;
    소자 분리 영역이 노출되도록 상기 패드 질화막 및 상기 패드 산화막을 패터닝하는 단계;
    상기 패터닝된 패드 질화막 및 패드 산화막을 식각 베리어로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치 내부에 절연막을 매립시키는 단계; 및
    상기 패드 질화막을 제거하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 절연막은, 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  10. 제8항에 있어서,
    상기 소자분리 트렌치 내부에 절연막을 매립시키는 단계는,
    상기 소자분리 트렌치를 포함하는 결과물의 전체 구조 상에 상기 절연막을 형성하는 단계; 및
    상기 패드 질화막이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 하드마스크층은 하부의 단차를 반영하도록 형성되고,
    상기 반사방지막은 하부의 단차를 반영하지 않도록 형성되는
    반도체 소자의 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 하드마스크층은, 비정질탄소막을 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  13. 제11항에 있어서,
    상기 반사방지막 및 상기 하드마스크층을 선택적으로 식각하는 단계는,
    테이퍼 식각 방식으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
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* Cited by examiner, † Cited by third party
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