CN115116960A - 半导体结构的制作方法及半导体结构 - Google Patents
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Abstract
本发明提出一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供衬底，衬底包括有源区和隔离区，隔离区包括第一沟槽和形成于第一沟槽的隔离层；去除部分隔离层，以形成第一凹槽；形成第一掩膜层，第一掩膜层覆盖有源区的上表面并填充满第一凹槽；平坦化第一掩膜层，使位于有源区上方的第一掩膜层的上表面与位于隔离区上方的第一掩膜层的上表面齐平；去除部分第一掩膜层、部分隔离层和部分衬底，以形成第二沟槽和第三沟槽；其中，第二沟槽位于隔离区内，第三沟槽位于有源区内，第三沟槽的宽度大于第二沟槽的宽度；于第二沟槽和第三沟槽内形成字线结构。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
现有的DRAM半导体结构中存在硬件漏洞，即高频率地访问或者攻击内存中的一行(row)数据，会导致临近行的数据发生位反转(bit flipping)。该漏洞提升了整块内存区域的访问权限。由于DRAM的制造精度越来越高，部件所占物理空间也就越小。当在一块芯片上集成较大的内存容量时，各个内存单元之间发生电磁干扰也就难以避免。
对DRAM半导体结构而言，位反转主要是由于临近的隔离区内形成的字线(邻近字线，Passing Word Line)对有源区内形成的字线(活动字线，Active Word line)的影响导致，而在DRAM实际工作时，真正起到作用的是活动字线，为了减小位反转影响，可以通过减小邻近字线的宽度从而增大两种字线结构之间的距离。然而，现有的邻近字线和活动字线是同时形成的，难以通过蚀刻等现有工艺产生较大的尺寸差异。
发明内容
本发明的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够使邻近字线与活动字线产生宽度差异的半导体结构的制作方法。
为实现上述目的，本发明采用如下技术方案：
根据本发明的一个方面，提供一种半导体结构的制作方法；其中，包括：
提供衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层，所述有源区上具有牺牲层；
去除部分所述隔离层，以形成第一凹槽；
形成第一掩膜层，所述第一掩膜层覆盖所述有源区的上表面并填充满所述第一凹槽；
平坦化所述第一掩膜层，使位于所述有源区上方的所述第一掩膜层的上表面与位于所述隔离区上方的所述第一掩膜层的上表面齐平；
去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽；其中，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，所述第三沟槽的宽度大于所述第二沟槽的宽度；
于所述第二沟槽和所述第三沟槽内形成字线结构。
根据本发明的其中一个实施方式，所述第二沟槽的深度为180nm～200nm；和/或，所述第三沟槽的深度为150nm～170nm；和/或，所述第三沟槽的宽度与所述第二沟槽的宽度的差值为1nm～5nm。
根据本发明的其中一个实施方式，所述形成所述第一凹槽的步骤包括：
利用刻蚀工艺去除所述牺牲层和部分所述隔离层，以使所述隔离层的上表面低于所述有源区的上表面。
根据本发明的其中一个实施方式，所述第一掩膜层的材质包括Si3N4；和/或，所述第一掩膜层的厚度为15nm～30nm。
根据本发明的其中一个实施方式，所述第一掩膜层是通过原子层沉积工艺形成。
根据本发明的其中一个实施方式，所述平坦化所述第一掩膜层的步骤包括：
采用化学机械抛光工艺平坦化所述第一掩膜层。
根据本发明的其中一个实施方式，所述去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽的步骤包括：
于所述第一掩膜层上形成第二掩膜层，所述第二掩膜层覆盖所述第一掩膜层的表面；
于所述第二掩膜层上形成具有图形的光刻胶层；
以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底。
根据本发明的其中一个实施方式，所述于所述第二掩膜层上形成具有图形的光刻胶层包括：
于所述第二掩膜层上形成光刻胶材料层；
采用曝光显影技术去除部分所述光刻胶材料层，剩余的所述光刻胶材料层构成所述光刻胶层。
根据本发明的其中一个实施方式，所述以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底的步骤包括：
以所述光刻胶层作为掩膜，刻蚀部分所述第二掩膜层，以在所述第二掩膜层内形成第四沟槽；
去除所述光刻胶层；
沿所述第四沟槽向下刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底；
去除所述第二掩膜层。
根据本发明的其中一个实施方式，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤包括：
形成金属阻挡材料层，所述金属阻挡材料层覆盖所述第一掩膜层的上表面、所述第二沟槽和所述第三沟槽的底部及侧壁；
形成导电材料层，所述导电材料层覆盖所述金属阻挡材料层的表面且所述导电材料层填充满所述第二沟槽和所述第三沟槽；
去除部分所述金属阻挡材料层和部分所述导电材料层，剩余的所述金属阻挡材料层为阻挡层，剩余的所述导电材料层为导电层，所述阻挡层和所述导电层构成所述字线结构；
其中，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
根据本发明的其中一个实施方式，包括：
所述阻挡层的上表面低于所述导电层的上表面。
根据本发明的其中一个实施方式，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤之后，还包括：
形成保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
由上述技术方案可知，本发明提出的半导体结构的制作方法的优点和积极效果在于：
本发明提出的半导体结构的制作方法，通过在衬底上覆盖掩膜，并使有源区的掩膜厚度比隔离区的掩膜厚度更薄，使得后续制程中的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
本发明的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种邻近字线与活动字线具有宽度差异的半导体结构。
为实现上述目的，本发明采用如下技术方案：
根据本发明的另一个方面，提供一种半导体结构；其中，包括衬底、第二沟槽和第三沟槽以及字线结构；所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层；所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，且所述第三沟槽的宽度大于所述第二沟槽的宽度；所述字线结构设置于所述第二沟槽和所述第三沟槽内。
根据本发明的其中一个实施方式，所述隔离层的上表面低于所述有源区的上表面。
根据本发明的其中一个实施方式，所述字线结构包括阻挡层和导电层，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
根据本发明的其中一个实施方式，所述半导体结构还包括保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
由上述技术方案可知，本发明提出的半导体结构的优点和积极效果在于：
本发明提出的半导体结构的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1～图9是本发明提出的制作方法的几个步骤中的半导体结构的示意图；
图10是图9示出的步骤中的半导体结构的局部放大图；
图11～图14是本发明提出制作方法的另几个骤中的半导体结构的示意图。
附图标记说明如下：
100.衬底；
101.有源区；
102.隔离区；
111.第一沟槽；
112.第二沟槽；
113.第三沟槽；
120.隔离层；
130.牺牲层；
210.第一凹槽；
220.第四沟槽；
230.第三凹槽；
240.第四凹槽；
300.第一掩膜层；
400.第二掩膜层；
500.介质层；
600.光刻胶层；
610.开口；
701.活动字线；
702.邻近字线；
710.导电层；
711.导电材料层；
720.阻挡层；
721.金属阻挡材料层；
800.保护层；
d1.第一宽度；
d2.第二宽度；
h1.深度；
h2.第一厚度；
h3.第二厚度。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
参阅图1至图9和图11，其分别代表性地示出了本发明提出的半导体结构的制作方法的几个步骤下的半导体结构的示意图。在该示例性实施方式中，本发明提出的半导体结构的制作方法是以应用于例如DRAM的半导体结构为例进行说明的。本领域技术人员容易理解的是，为将本发明的相关设计应用于其他类型的半导体结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本发明提出的半导体结构的制作方法的原理的范围内。
如图1至图13所示，在本实施方式中，本发明提出的半导体结构的制作方法包括：
提供衬底100，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和形成于第一沟槽111内的隔离层120，有源区101上具有牺牲层130；
去除部分隔离层120，以形成第一凹槽210；
形成第一掩膜层300，第一掩膜层300覆盖有源区101的上表面并填充满第一凹槽210；
平坦化第一掩膜层300，使位于有源区101上方的第一掩膜层300的上表面与位于隔离区102上方的第一掩膜层300的上表面齐平；
去除部分第一掩膜层300、部分隔离层120和部分衬底100，以形成第二沟槽112和第三沟槽113；其中，第二沟槽112位于隔离区102内，第三沟槽113位于有源区101内，第三沟槽113的宽度大于第二沟槽112的宽度；
于第二沟槽112和第三沟槽113内形成字线结构。
通过上述设计，本发明能够使有源区101的掩膜厚度比隔离区102的掩膜厚度更薄，使得后续制程中的隔离区102形成的字线沟槽的宽度比有源区101形成的字线沟槽的宽度更小，使得邻近字线702的宽度小于活动字线701的宽度，进而实现减小邻近字线702影响和位反转不良的功效。
如图1所示，其示出了半导体结构在“提供衬底100”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100(硅基底，Si substrate)以及隔离层120。其中，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和隔离层120，隔离层120形成于第一沟槽111，有源区101的上表面具有牺牲层130。在此基础上，第一沟槽111开口于牺牲层130的上表面，且隔离层120的上表面适于牺牲层130的上表面齐平。
可选地，对于“提供衬底100”的步骤而言，在本实施方式中，隔离层120的材质可以包括SiO2。
可选地，对于“提供衬底100”的步骤而言，在本实施方式中，牺牲层130的材质可以包括Si3N4。
如图2所示，其示出了半导体结构在“形成第一凹槽210”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100以及经由部分去除后的隔离层120。其中，第一凹槽210是经由去除部分隔离层120而形成，且牺牲层130在去除部分隔离层120的同时被去除。隔离层120经由部分去除后，隔离层120的上表面低于衬底100的上表面，从而形成第一凹槽210。即，第一凹槽210的底壁是由经由部分去除后的隔离层120的上表面定义，且第一凹槽210的侧壁是由因上述去除工艺而暴露出的第一沟槽111的部分槽壁定义。
可选地，图2所示，对于“形成第一凹槽210”的步骤而言，在本实施方式中，牺牲层130和部分隔离层120可以通过干法刻蚀工艺去除。
可选地，图2所示，对于“形成第一凹槽210”的步骤而言，在本实施方式中，第一凹槽210的深度h1可以为3nm～10nm，例如3nm、5nm、8nm、10nm等。在其他实施方式中，第一凹槽210的深度h1亦可小于3nm，或可大于10nm，例如2.5nm、11nm等，并不以本实施方式为限。
如图3所示，其示出了半导体结构在“形成第一掩膜层300”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120以及第一掩膜层300。其中，第一掩膜层300覆盖于有源区101的上表面，且第一掩膜层300填充满第一凹槽210，换言之，第一掩膜层300同时覆盖于隔离层120的上表面和第一沟槽111的暴露出的部分槽壁。
可选地，如图3所示，对于“形成第一掩膜层300”的步骤而言，在本实施方式中，第一掩膜层300的材质可以包括Si3N4。
可选地，如图3所示，对于“形成第一掩膜层300”的步骤而言，在本实施方式中，第一掩膜层300可以通过原子层沉积工艺形成。
可选地，如图3和图4所示，对于“形成第一掩膜层300”的步骤而言，在本实施方式中，第一掩膜层300在平坦化之前的厚度为15nm～30nm，例如15nm、20nm、25nm、30nm等。在其他实施方式中，第一掩膜层300在平坦化之前的厚度亦可小于15nm，或可大于30nm，例如14nm、35nm等，并不以本实施方式为限。另外，以第一凹槽210的深度h1为3nm～10nm，且第一掩膜层300在平坦化之前的厚度为15nm～30nm为例，当第一掩膜层300经由平坦化之后，第一掩膜层300的覆盖于有源区101的部分的第二厚度h3大致为5nm～27nm，第一掩膜层300的覆盖于隔离层120的部分的第一厚度h2仍保持第一掩膜层300在平坦化之前的厚度，即15nm～30nm。
如图4所示，其示出了半导体结构在“平坦化第一掩膜层300”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120以及上表面经由平坦化后的第一掩膜层300。其中，第一掩膜层300的上表面经由平坦化后大致形成平面，即第一掩膜层300的对应于有源区101的部分和对应于隔离区102(第一沟槽111)的部分的上表面齐平。在此基础上，由于第一掩膜层300的对应于隔离区102的部分填充满第一沟槽111，因此第一掩膜层300的该部分的第一厚度h2大于其对应于有源区101的部分的第二厚度h3。
可选地，如图4所示，对于“平坦化第一掩膜层300”的步骤而言，在本实施方式中，第一掩膜层300的上表面可以通过化学机械抛光工艺(CMP，Chemical-MechanicalPolishing)进行平坦化。
如图5至图9所示，其分别示出了半导体结构在“形成第二沟槽112和第三沟槽113”时的几个步骤中的结构示意图。具体而言，对于“形成第二沟槽112和第三沟槽113”的步骤而言，可以具体包括：
于第一掩膜层300上形成第二掩膜层400，第二掩膜层400覆盖第一掩膜层300的表面；
于第二掩膜层400上形成具有图形的光刻胶层600；
以光刻胶层600作为掩膜，刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100。
进一步地，在本实施方式中，于第二掩膜层400上形成具有图形的光刻胶层600的步骤包括：
于第二掩膜层上形成光刻胶材料层；
如图6所示，采用曝光显影技术去除部分光刻胶材料层601，剩余的光刻胶材料层601构成光刻胶层600。
进一步地，如图5和图6所示，在本实施方式中，可以在第二掩膜层400上形成介质层500，该介质层500覆盖第二掩膜层400的上表面。在此基础上，对于“形成光刻胶材料层601”的步骤而言，光刻胶材料层601是覆盖在介质层500的上表面。在其他实施方式中，光刻胶材料层601亦可以其他工艺手段形成于第二掩膜层400上，且可以直接覆盖第二掩膜层400的上表面，或者间隔有例如本实施方式的介质层500的其他结构。
如图5所示，其代表性地示出了半导体结构在“形成光刻胶材料层601”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、第二掩膜层400、介质层500以及光刻胶材料层601。其中，第二掩膜层400形成于第一掩膜层300的上表面。介质层500形成于第二掩膜层400的上表面。光刻胶材料层601涂覆于介质层500的上表面。
如图6所示，其代表性地示出了半导体结构在“形成光刻胶层600”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、第二掩膜层400、介质层500以及图案化后的光刻胶层600。其中，第二掩膜层400形成于第一掩膜层300的上表面。介质层500形成于第二掩膜层400的上表面。光刻胶层600涂覆于介质层500的上表面，可以在曝光工艺中以介质层500作为底层。经由图案化后的光刻胶层600具有开口610，这些开口610与后续制程中形成的第二沟槽112和第三沟槽113的位置(即字线结构的位置)一一对应，且这些开口610的宽度大致相同。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施方式中，第二掩膜层400的材质可以包括碳(C)。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施方式中，第二掩膜层400可以通过化学气相沉积工艺形成。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施方式中，第二掩膜层400的厚度可以为150nm～200nm，例如150nm、160nm、175nm、200nm等。在其他实施方式中，第二掩膜层400的厚度亦可小于150nm，或可大于200nm，例如140nm、210nm等，并不以本实施方式为限。
可选地，如图5所示，对于“形成介质层500”的步骤而言，在本实施方式中，介质层500的材质可以包括Si、Si3N4或者SiON。
进一步地，如图7至图9所示，在本实施方式中，以光刻胶层600作为掩膜，刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100的步骤包括：
以光刻胶层600作为掩膜，刻蚀部分第二掩膜层400，以在第二掩膜层400内形成第四沟槽220；
去除光刻胶层600；
沿第四沟槽220向下刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100；
去除第二掩膜层400。
如图7所示，其示出了半导体结构在“形成第四沟槽220”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、经由部分去除后的第二掩膜层400以及经由部分去除后的介质层500。其中，利用图案化后的光刻胶层600作为掩膜，将光刻胶层600的开口610图案转移至介质层500和部分第二掩膜层400，并在曝光过程中将光刻胶层600全部去除。形成的第四沟槽220开口于介质层500的上表面，并延伸至第二掩膜层400。
如图8所示，其示出了半导体结构在“形成第三凹槽230和第四凹槽240”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括有源区101经由部分去除后的衬底100、经由部分去除后的隔离层120、经由部分去除后的第一掩膜层300以及继续经由部分去除后的第二掩膜层400。其中，自第四沟槽220的底部继续刻蚀第二掩膜层400、第一掩膜层300、有源区101和隔离层120，并利用间距倍增工艺，使得该刻蚀过程中在第一掩膜层300中形成的沟道的截面大致呈宽度上大下小的梯形，由于第一掩膜层300的覆盖隔离层120的部分(即填充满第一凹槽210的部分)的第一厚度h2大于其覆盖有源区101的部分的第二厚度h3，因此上述截面呈梯形的孔道在有源区101的上表面的开口宽度大于其在隔离层120的上表面的开口宽度，从而使得自该开口继续向下刻蚀形成的位于有源区101的第四凹槽240的宽度大于位于隔离层120的第三凹槽230的宽度。换言之，第三凹槽230形成于位于隔离层120的第四沟槽220的下方，第四凹槽240形成于位于有源区101的第四沟槽220的下方。
如图9和图10所示，图9示出了半导体结构在“形成第二沟槽112和第三沟槽113”的步骤中的结构示意图，图10代表性地示出了图9示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括有源区101继续经由部分去除后的衬底100、继续经由部分去除后的隔离层120以及经由部分去除后的第一掩膜层300。其中，自第三凹槽230的底部继续刻蚀隔离层120而形成第二沟槽112，自第四凹槽240的底部继续刻蚀有源区101而形成第三沟槽113，且第二掩膜层400在上述刻蚀过程中被全部去除。其中，由于第四凹槽240的宽度大于第三凹槽230的宽度，且第三沟槽113是自第四凹槽240的底部继续刻蚀形成，第二沟槽112是自第三凹槽230的底部继续刻蚀形成，因此，如图10所示，第三沟槽113的第一宽度d1大于第二沟槽112的第二宽度d2。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施方式中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值可以为1nm～5nm，例如1nm、2nm、3.5nm、5nm等。在其他实施方式中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值亦可大于5nm，例如5.5nm等，并不以本实施方式为限。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施方式中，第二沟槽112的深度可以为180nm～200nm，例如180nm、190nm、195nm、200nm等。在其他实施方式中，第二沟槽112的深度亦可小于180nm，或可大于200nm，例如175nm、205nm等，并不以本实施方式为限。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施方式中，第三沟槽113的深度可以为150nm～170nm，例如150nm、155nm、160nm、170nm等。在其他实施方式中，第三沟槽113的深度亦可小于150nm，或可大于170nm，例如145nm、175nm等，并不以本实施方式为限。
可选地，在本实施方式中，于第二沟槽112和第三沟槽113内形成字线结构的步骤包括：
如图11所示，形成金属阻挡材料层721，金属阻挡材料层721覆盖第一掩膜层300的上表面、第二沟槽112和第三沟槽113的底部及侧壁；
如图12所示，形成导电材料层711，导电材料层711覆盖金属阻挡材料层的表面，且导电材料层711填充满第二沟112和第三沟槽113；
如图13所示，去除部分金属阻挡材料层721和部分导电材料层721，剩余的金属阻挡材料层721为阻挡层720，剩余的导电材料层711为导电层710，阻挡层720和导电层710构成字线结构；
其中，阻挡层720的上表面和导电层710的上表面低于有源区101的上表面。
进一步地，对于“形成字线结构”的步骤而言，在本实施方式中，阻挡层720的上表面低于导电层710的上表面。据此，能够减小栅诱导漏极泄漏电流(gate-induced drainleakage，GIDL)。
进一步地，对于“形成字线结构”的步骤而言，在本实施方式中，于第二沟槽112和第三沟槽113内形成字线结构的步骤之后，还包括：
形成保护层800，保护层800覆盖字线结构的表面并填充满第二沟槽112和第三沟槽113。
如图11所示，其示出了半导体结构在“形成金属阻挡材料层721”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300以及金属阻挡材料层721。其中，金属阻挡材料层721覆盖第一掩膜层300的上表面、第二沟槽112和第三沟槽113的底部及侧壁。
如图12所示，其示出了半导体结构在“形成导电材料层711”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、金属阻挡材料层721以及导电材料层711。其中，导电材料层711覆盖金属阻挡材料层的表面，且导电材料层711填充满第二沟112和第三沟槽113
如图13所示，其示出了半导体结构在“形成字线结构”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300以及字线结构。其中，字线结构分别形成于第二沟槽112和第三沟槽113中，由于第三沟槽113的第一宽度d1大于第二沟槽112的第二宽度d2，因此形成在第三沟槽113中的字线结构(即活动字线701)的宽度，大于形成在第二沟槽112中的字线结构(即邻近字线702)的宽度。另外，字线结构包括导电层710和阻挡层720，阻挡层720形成于导电层710与沟槽的槽壁之间。
在此应注意，附图中示出而且在本说明书中描述的半导体结构的制作方法仅仅是能够采用本发明原理的许多种制作方法中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的制作方法的任何细节或任何步骤。
综上所述，本发明提出的半导体结构的制作方法，通过在衬底上覆盖掩膜，并使有源区的掩膜厚度比隔离区的掩膜厚度更薄，使得后续制程中的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
并且，为验证本发明提出的半导体结构的制作方法及其制作的半导体结构的功效，申请人进行了实验论证，实验结果表明，第一凹槽的深度为5nm时，第二沟槽与第三沟槽之间会有产生0.55nm的宽度差异，且通过大量实验得出第一凹槽的深度与沟槽宽度差异之间的线性关系大致为：0.1nm宽度差/1nm深度。在实际生产中，申请人将第一凹槽的深度做到约8nm～10nm,则产生了约1nm的沟槽宽度差异。
基于上述对本发明提出的半导体结构的制作方法的一示例性实施方式的详细说明，以下将结合图13，对本发明提出的半导体结构的一示例性实施方式进行说明。
如图13所示，在本实施方式中，本发明提出的半导体结构包括衬底100，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和形成于第一沟槽111的隔离层120，隔离层120的上表面设置有第二沟槽112，有源区101的上表面设置有第三沟槽113，第三沟槽113的宽度大于第二沟槽112的宽度，第三沟槽113和第二沟槽112中分别设置有字线结构。
可选地，如图14所示，在本实施方式中，半导体结构还包括保护层800，该保护层800覆盖字线结构的表面并填充满第二沟槽112和第三沟槽113。
可选地，如图13所示，在本实施方式中，字线结构包含导电层710和阻挡层720，导电层710设置于第二沟槽112和第三沟槽113中，阻挡层720设置在导电层710与沟槽的槽壁之间，且阻挡层720的上表面和导电层710的上表面低于有源区101的上表面。
进一步地，基于字线结构包含导电层710的设计，在本实施方式中，导电层710的材质可以包含W(金属钨)。
进一步地，基于字线结构包含阻挡层720的设计，在本实施方式中阻挡层720的材质可以包含TiN。
可选地，如图13所示，在本实施方式中，隔离层120的材质可以包括SiO2。
可选地，如图13所示，在本实施方式中，第一掩膜层300的材质可以包括Si3N4。
可选地，如图13所示，在本实施方式中，第一掩膜层300的覆盖隔离层120的部分的第一厚度h2可以为15nm～30nm，例如15nm、20nm、25nm、30nm等。在其他实施方式中，第一掩膜层300的覆盖隔离层120的部分的第一厚度h2亦可小于15nm，或可大于30nm，例如14nm、35nm等，并不以本实施方式为限。另外，以第一凹槽210的深度h1为3nm～10nm，且第一掩膜层300的覆盖隔离层120的部分的第一厚度h2为15nm～30nm为例，第一掩膜层300的覆盖于有源区101的部分的第二厚度h3大致为5nm～27nm。
可选地，如图13所示，在本实施方式中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值可以为1nm～5nm，例如1nm、2nm、3.5nm、5nm等。在其他实施方式中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值亦可大于5nm，例如5.5nm等，并不以本实施方式为限。
可选地，如图13所示，在本实施方式中，第二沟槽112的深度可以为180nm～200nm，例如180nm、190nm、195nm、200nm等。在其他实施方式中，第二沟槽112的深度亦可小于180nm，或可大于200nm，例如175nm、205nm等，并不以本实施方式为限。
可选地，如图13所示，在本实施方式中，第三沟槽113的深度可以为150nm～170nm，例如150nm、155nm、160nm、170nm等。在其他实施方式中，第三沟槽113的深度亦可小于150nm，或可大于170nm，例如145nm、175nm等，并不以本实施方式为限。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本发明原理的许多种半导体结构中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或半导体结构的任何部件。
综上所述，本发明提出的半导体结构的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
以上详细地描述和/或图示了本发明提出的半导体结构的制作方法及半导体结构的示例性实施方式。但本发明的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包括”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本发明提出的半导体结构的制作方法及半导体结构进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本发明的实施进行改动。
Claims (16)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层，所述有源区上具有牺牲层；
去除部分所述隔离层，以形成第一凹槽；
形成第一掩膜层，所述第一掩膜层覆盖所述有源区的上表面并填充满所述第一凹槽；
平坦化所述第一掩膜层，使位于所述有源区上方的所述第一掩膜层的上表面与位于所述隔离区上方的所述第一掩膜层的上表面齐平；
去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽；其中，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，所述第三沟槽的宽度大于所述第二沟槽的宽度；
于所述第二沟槽和所述第三沟槽内形成字线结构。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二沟槽的深度为180nm～200nm；和/或，所述第三沟槽的深度为150nm～170nm；和/或，所述第三沟槽的宽度与所述第二沟槽的宽度的差值为1nm～5nm。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述形成所述第一凹槽的步骤包括：
利用刻蚀工艺去除所述牺牲层和部分所述隔离层，以使所述隔离层的上表面低于所述有源区的上表面。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一掩膜层的材质包括Si3N4；和/或，所述第一掩膜层的厚度为15nm～30nm。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一掩膜层是通过原子层沉积工艺形成。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述平坦化所述第一掩膜层的步骤包括：
采用化学机械抛光工艺平坦化所述第一掩膜层。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽的步骤包括：
于所述第一掩膜层上形成第二掩膜层，所述第二掩膜层覆盖所述第一掩膜层的表面；
于所述第二掩膜层上形成具有图形的光刻胶层；
以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述于所述第二掩膜层上形成具有图形的光刻胶层包括：
于所述第二掩膜层上形成光刻胶材料层；
采用曝光显影技术去除部分所述光刻胶材料层，剩余的所述光刻胶材料层构成所述光刻胶层。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底的步骤包括：
以所述光刻胶层作为掩膜，刻蚀部分所述第二掩膜层，以在所述第二掩膜层内形成第四沟槽；
去除所述光刻胶层；
沿所述第四沟槽向下刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底；
去除所述第二掩膜层。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤包括：
形成金属阻挡材料层，所述金属阻挡材料层覆盖所述第一掩膜层的上表面、所述第二沟槽和所述第三沟槽的底部及侧壁；
形成导电材料层，所述导电材料层覆盖所述金属阻挡材料层的表面且所述导电材料层填充满所述第二沟槽和所述第三沟槽；
去除部分所述金属阻挡材料层和部分所述导电材料层，剩余的所述金属阻挡材料层为阻挡层，剩余的所述导电材料层为导电层，所述阻挡层和所述导电层构成所述字线结构；
其中，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，包括：
所述阻挡层的上表面低于所述导电层的上表面。
12.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤之后，还包括：
形成保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层；
第二沟槽和第三沟槽，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，且所述第三沟槽的宽度大于所述第二沟槽的宽度；
字线结构，所述字线结构设置于所述第二沟槽和所述第三沟槽内。
14.根据权利要求13所述的半导体结构，其特征在于，所述隔离层的上表面低于所述有源区的上表面。
15.根据权利要求14所述的半导体结构，其特征在于，所述字线结构包括阻挡层和导电层，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
16.根据权利要求15所述的半导体结构，其特征在于，还包括：
保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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