KR20220131227A - 반도체 구조의 제조 방법 및 반도체 구조 - Google Patents

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KR20220131227A
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Abstract

본 출원은 반도체 구조의 제조 방법 및 반도체 구조를 개시하며, 반도체 구조의 제조 방법은, 베이스를 제공하며, 베이스는 액티브 영역과 격리 영역을 포함하고, 격리 영역은 제1 트렌치와 제1 트렌치에 형성된 격리층을 포함하는 단계; 격리층의 일부분을 제거하여, 제1 그루브를 형성하는 단계; 제1 마스크층을 형성하며, 제1 마스크층은 액티브 영역의 상면을 커버하며 제1 그루브에 충진되는 단계; 제1 마스크층을 평탄화하여, 액티브 영역 위에 위치하는 제1 마스크층의 상면과 격리 영역 위에 위치하는 제1 마스크층의 상면이 일치하도록 하는 단계; 제1 마스크층의 일부분, 격리층의 일부분 및 베이스의 일부분을 제거하여, 제2 트렌치와 제3 트렌치를 형성하며; 여기서, 제2 트렌치는 격리 영역 내에 위치하고, 제3 트렌치는 액티브 영역 내에 위치하며, 제3 트렌치의 폭은 제2 트렌치의 폭보다 큰 단계; 제2 트렌치와 제3 트렌치 내에 워드 라인 구조를 형성하는 단계를 포함한다.

Description

반도체 구조의 제조 방법 및 반도체 구조
본 출원은 반도체 기술분야에 관한 것이며, 특히 반도체 구조의 제조 방법 및 반도체 구조에 관한 것이다.
본 출원은 2021년 03월 18일 출원한 출원번호가 202110291828.7인 중국 출원 "반도체 구조의 제조 방법 및 반도체 구조"의 우선권을 주장하며, 그 모든 내용은 원용을 통해 본 출원에 포함된다.
기존의 DRAM 반도체 구조에는 하드웨어 취약점이 존재한다. 즉, 내장 메모리 중 일 행（row）의 데이터를 빈번히 액세스하거나 공격하여, 인접 행의 데이터에 비트 플리핑（bit flipping)이 발생한다. 해당 취약점은 전체 메모리 영역의 액세스 권한을 확대한다. DRAM의 제조 정밀도가 점점 높아짐에 따라 부재가 차지하는 물리적 공간도 점점 작아지고 있다. 하나의 칩에 용량이 보다 큰 메모리를 집적할 경우, 각각의 메모리 유닛 간의 전자파 간섭이 불가피하게 된다.
DRAM 반도체 구조의 경우, 비트 플리핑은 주로 인접한 격리 영역 내에 형성된 워드 라인(인접 원드 라인, Passing Word Line)의 액티브 영역에 형성된 워드 라인(액티브 워드 라인, Active Word line)에 대한 영향에 기인한다. DRAM이 실제로 동작할 때, 실제로 역할을 수행하는 것은 액티브 워드 라인이다. 비트 플리핑의 영향을 줄이기 위해, 인접 워드 라인의 폭을 줄임으로써 두 워드 라인 구조 사이의 거리를 늘릴 수 있다. 그러나, 기존의 인접 워드 라인과 액티브 워드 라인은 동시에 형성되므로, 식각 등의 기존 공정으로는 보다 큰 사이즈 차이를 발생시키기 어렵다.
본 출원의 실시예의 일 측면에 따르면, 반도체 구조의 제조 방법을 제공하며; 여기서, 베이스를 제공하며, 상기 베이스는 액티브 영역과 격리 영역을 포함하고, 상기 격리 영역은 제1 트렌치와 상기 제1 트렌치 내에 형성된 격리층을 포함하고, 상기 액티브 영역 상에 희생층이 구비되고; 상기 격리층의 일부분을 제거하여, 제1 그루브를 형성하는 단계; 제1 마스크층을 형성하며, 상기 제1 마스크층은 상기 액티브 영역의 상면을 커버하며 상기 제1 그루브에 충진되는 단계; 상기 제1 마스크층을 평탄화하여, 상기 액티브 영역 위에 위치하는 상기 제1 마스크층의 상면과 상기 격리 영역 위에 위치하는 상기 제1 마스크층의 상면이 일치하도록 하는 단계; 상기 제1 마스크층의 일부분, 상기 격리층의 일부분 및 상기 베이스의 일부분을 제거하여, 제2 트렌치와 제3 트렌치를 형성하되; 여기서, 상기 제2 트렌치는 상기 격리 영역 내에 위치하고, 상기 제3 트렌치는 상기 액티브 영역 내에 위치하고, 상기 제3 트렌치의 폭은 상기 제2 트렌치의 폭보다 큰 단계; 상기 제2 트렌치와 상기 제3 트렌치 내에 워드 라인 구조를 형성하는 단계를 포함한다.
본 출원의 실시예의 다른 측면에 따르면, 반도체 구조를 개시하며; 여기서, 베이스, 제2 트렌치와 제3 트렌치 및 워드 라인 구조를 포함하고; 상기 베이스는 액티브 영역과 격리 영역을 포함하고, 상기 격리 영역은 제1 트렌치와 상기 제1 트렌치 내에 형성된 격리층을 포함하고; 상기 제2 트렌치는 상기 격리 영역 내에 위치하고, 상기 제3 트렌치는 상기 액티브 영역 내에 위치하며, 상기 제3 트렌치의 폭은 상기 제2 트렌치의 폭보다 크고; 상기 워드 라인 구조는 상기 제2 트렌치와 상기 제3 트렌치 내에 설치된다.
도 1~ 도 9는 본 출원에 따른 제조 방법의 몇 개의 단계에서의 반도체 구조를 나타내는 도면이다.
도 10은 도 9에 도시된 단계에서의 반도체 구조의 부분 확대도이다.
도 11 ~ 도 14는 본 출원에 따른 제조 방법의 몇 개의 단계에서의 반도체 구조를 나타내는 도면이다.
이하, 첨부 도면을 참조하여 예시적 실시예에 대해 더욱 전면적으로 설명한다. 하지만, 예시적 실시예는 다양한 형태로 실시될 수 있으며, 여기서 기재되는 실시예에 제한되는 것으로 이해하여서는 안된다. 반대로 이러한 실시예를 제공함으로써 본 출원이 전면적이고 완전하도록 하고, 예시적 실시예의 사상을 전면적으로 당업자에게 전달하기 위한 것이다. 도면에서 동일한 도면 부호는 동일하거나 유사한 구조를 나타내므로, 이들에 대한 상세한 설명을 생략한다.
도 1 내지 도 9 및 도 11을 참조하며, 이들은 각각 대표적으로 본 출원에 따른 반도체 구조의 제조 방법의 몇 개의 단계에서의 반도체 구조를 나타내는 도면이다. 해당 예시적 실시예에서, 본 출원에 따른 반도체 구조의 제조 방법은 예컨대 DRAM와 같은 반도체 구조에 적용되는 예를 들어 설명한다. 당업자라면, 본 출원의 관련 설계를 기타 유형의 반도체 구조 또는 기타 공정에 적용하기 위하여, 후술하는 구체적인 실시예에 대해 다양한 변형, 추가, 치환, 삭제 또는 기타 변화를 가할 수 있으며, 이러한 변화는 여전히 본 출원에 따른 반도체 구조의 제조 방법의 원리의 범위 내에 포함된다는 점을 쉽게 이해할 수 있을 것이다.
도 1 내지 도 13에 도시된 바와 같이, 본 실시예에서, 본 출원에 따른 반도체 구조의 제조 방법은 아래의 단계들을 포함한다.
베이스(100)를 제공하며, 베이스(100)는 액티브 영역(101)과 격리 영역(102)을 포함하고, 격리 영역(102)은 제1 트렌치(111) 및 제1 트렌치(111) 내에 형성된 격리층(120)을 포함하고, 액티브 영역(101)에는 희생층(130)이 구비되는 단계;
격리층(120)의 일부분을 제거하여, 제1 그루브(210)를 형성하는 단계;
제1 마스크층(300)을 형성하며, 제1 마스크층(300)은 액티브 영역(101)의 상면을 커버하며 제1 그루브(210)에 충진되는 단계;
제1 마스크층(300)을 평탄화하여, 액티브 영역(101) 위에 위치하는 제1 마스크층(300)의 상면과 격리 영역(102) 위에 위치하는 제1 마스크층(300)의 상면이 일치되도록 하는 단계;
제1 마스크층(300)의 일부분, 격리층(120)의 일부분 및 베이스(100)의 일부분을 제거하여, 제2 트렌치(112)와 제3 트렌치(113)를 형성하고; 여기서, 제2 트렌치(112)는 격리 영역(102) 내에 위치하고, 제3 트렌치(113)는 액티브 영역(101) 내에 위치하며, 제3 트렌치(113)의 폭은 제2 트렌치(112)의 폭보다 큰 단계;
제2 트렌치(112)와 제3 트렌치(113) 내에 워드 라인 구조를 형성하는 단계를 포함한다.
상술한 설계를 통해, 본 출원은 액티브 영역(101)의 마스크 두께가 격리 영역(102)의 마스크 두께보다 얇도록 하여, 추후의 제조 과정에서의 격리 영역(102)에 형성되는 워드 라인 트렌치의 폭이 액티브 영역(101)에 형성되는 워드 라인 트렌치의 폭보다 작도록 하고, 인접 워드 라인(702)의 폭이 액티브 워드 라인(701)의 폭보다 작도록 하여, 인접 워드 라인(702) 영향과 비트 플리핑 불량을 줄이는 효과를 달성한다.
도 1에 도시된 바와 같이, 이는 반도체 구조의 "베이스(100)를 제공"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100)（실리콘 베이스, Si substrate） 및 격리층(120)을 포함한다. 여기서, 베이스(100)는 액티브 영역(101)과 격리 영역(102)을 포함하고, 격리 영역(102)은 제1 트렌치(111)와 격리층(120)을 포함하고, 격리층(120)은 제1 트렌치(111)에 형성되고, 액티브 영역(101)의 상면에 희생층(130)이 구비된다. 이 기초 상에서, 제1 트렌치(111)는 희생층(130)의 상면에 개구되며, 격리층(120)의 상면은 희생층(130)의 상면과 일치하는 것이 바람직하다.
선택적으로, "베이스(100)를 제공"하는 단계의 경우, 본 실시예에서, 격리층(120)의 재질은 SiO2를 포함할 수 있다.
선택적으로, "베이스(100)를 제공"하는 단계의 경우, 본 실시예에서, 희생층(130)의 재질은 Si3N4를 포함할 수 있다.
도 2에 도시된 바와 같이, 이는 반도체 구조의 "제1 그루브(210)를 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100) 및 부분적으로 제거된 후의 격리층(120)을 포함한다. 여기서, 제1 그루브(210)는 격리층(120)의 일부분을 제거하여 형성되며, 희생층(130)은 격리층(120)의 일부분을 제거하는 동시에 제거된다. 격리층(120)의 일부분이 제거된 후, 격리층(120)의 상면이 베이스(100)의 상면보다 낮게 되므로, 제1 그루브(210)를 형성한다. 즉, 제1 그루브(210)의 저벽은 부분적으로 제거된 후의 격리층(120)의 상면으로 정의되며, 제1 그루브(210)의 측벽은 상술한 제거 공정에 의해 노출된 제1 트렌치(111)의 트렌체 벽의 일부분으로 정의된다.
선택적으로, 도 2에 도시된 바와 같이, "제1 그루브(210)를 형성"하는 단계의 경우, 본 실시예에서, 희생층(130)과 격리층(120)의 일부분은 건식 식각 공정을 통해 제거할 수 있다.
선택적으로, 도 2에 도시된 바와 같이, "제1 그루브(210)를 형성"하는 단계의 경우, 본 실시예에서, 제1 그루브(210)의 깊이(h1)는 3nm ~ 10nm일 수 있고, 예를 들어 3nm, 5nm, 8nm, 10nm 등일 수 있다. 기타 실시예에서, 제1 그루브(210)의 깊이(h1)는 3nm보다 작거나, 10nm보다 클 수도 있으며, 예를 들어 2.5nm, 11nm 등일 수 있으며, 본 실시예에 제한되지 않는다.
도 3에 도시된 바와 같이, 이는 반도체 구조의 "제1 마스크층(300)을 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120) 및 제1 마스크층(300)을 포함한다. 여기서, 제1 마스크층(300)은 액티브 영역(101)의 상면에 커버되며, 제1 마스크층(300)은 제1 그루브(210)에 충진되며, 다시 말하면, 제1 마스크층(300)은 동시에 격리층(120)의 상면과 제1 트렌치(111)의 노출된 트렌치 벽의 일부분에 커버된다.
선택적으로, 도 3에 도시된 바와 같이, "제1 마스크층(300)을 형성"하는 단계의 경우, 본 실시예에서, 제1 마스크층(300)의 재질은 Si3N4를 포함할 수 있다.
선택적으로, 도 3에 도시된 바와 같이, "제1 마스크층(300)을 형성"하는 단계의 경우, 본 실시예에서, 제1 마스크층(300)은 원자층 증착 공정을 통해 형성될 수 있다.
선택적으로, 도 3 및 도 4에 도시된 바와 같이, "제1 마스크층(300)을 형성"하는 단계의 경우, 본 실시예에서, 제1 마스크층(300)은 평탄화 전의 두께가 15nm ~ 30nm이고, 예를 들어15nm, 20nm, 25nm, 30nm 등이다. 기타 실시예에서, 제1 마스크층(300)의 평탄화 전의 두께는 15nm보다 작거나, 30nm보다 클 수도 있으며, 예를 들어 14nm, 35nm 등이며, 본 실시예에 제한되지 않는다. 한편, 제1 그루브(210)의 깊이(h1)가 3nm ~ 10nm이며, 제1 마스크층(300)의 평탄화 전의 두께가 15nm ~ 30nm인 예를 들면, 제1 마스크층(300)가 평탄화된 후, 제1 마스크층(300)의 액티브 영역(101)에 커버된 부분의 제2 두께(h3)는 대체적으로 5nm ~ 27nm이고, 제1 마스크층(300)의 격리층(120)에 커버된 부분의 제1 두께(h2)는 여전히 제1 마스크층(300)의 평탄화 전의 두께, 즉 15nm ~ 30nm를 유지한다.
도 4에 도시된 바와 같이, 이는 반도체 구조의 "제1 마스크층(300)을 평탄화"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120) 및 상면이 평탄화된 후의 제1 마스크층(300)을 포함한다. 여기서, 제1 마스크층(300)의 상면은 평탄화된 후 대체적으로 평면을 형성하며, 즉 제1 마스크층(300)의 액티브 영역(101)에 대응되는 부분과 격리 영역(102)（제1 트렌치(111)）에 대응되는 부분의 상면이 일치된다. 이 기초 상에서, 제1 마스크층(300)의 격리 영역(102)에 대응되는 부분이 제1 트렌치(111)에 충진되므로, 제1 마스크층(300)의 해당 부분의 제1 두께(h2)가 그의 액티브 영역(101)에 대응되는 부분의 제2 두께(h3)보다 크다.
선택적으로, 도 4에 도시된 바와 같이, "제1 마스크층(300)을 평탄화"하는 단계의 경우, 본 실시예에서, 제1 마스크층(300)의 상면은 화학 기계적 연마 공정（CMP, Chemical-Mechanical Polishing）을 통해 평탄화할 수 있다.
도 5 내지 도 9에 도시된 바와 같이, 이들은 각각 반도체 구조의 "제2 트렌치(112)와 제3 트렌치(113)를 형성"할 때의 몇개의 단계에서의 구조를 나타내는 도면이다. 구체적으로, "제2 트렌치(112)와 제3 트렌치(113)를 형성"하는 단계의 경우, 구체적으로,
제1 마스크층(300) 상에 제2 마스크층(400)을 형성하고, 제2 마스크층(400)은 제1 마스크층(300)의 표면을 커버하는 단계;
제2 마스크층(400) 상에 패턴을 갖는 포토레지스트층(600)을 형성하는 단계;
포토레지스트층(600)을 마스크로 하여, 제1 마스크층(300)의 일부분, 격리층(120)의 일부분 및 베이스(100)의 일부분을 식각하는 단계를 포함할 수 있다.
나아가, 본 실시예에서, 제2 마스크층(400) 상에 패턴을 갖는 포토레지스트층(600)을 형성하는 단계는,
제2 마스크층 상에 포토레지스트 재료층을 형성하는 단계;
도 6에 도시된 바와 같이, 노광 현상 기술을 사용하여 포토레지스트 재료층(601)의 일부분을 제거하고, 나머지 포토레지스트 재료층(601)이 포토레지스트층(600)을 구성하는 단계를 포함한다.
나아가, 도 5 및 도 6에 도시된 바와 같이, 본 실시예에서, 제2 마스크층(400) 상에 유전체층(500)을 형성할 수 있으며, 해당 유전체층(500)은 제2 마스크층(400)의 상면을 커버한다. 이 기초 상에서, "포토레지스트 재료층(601)을 형성"하는 단계의 경우, 포토레지스트 재료층(601)은 유전체층(500)의 상면에 커버된다. 기타 실시예에서, 포토레지스트 재료층(601)은 기타 공정 수단을 통해 제2 마스크층(400)상에 형성될 수도 있으며, 제2 마스크층(400)의 상면을 바로 커버하거나, 또는 예를 들어 본 실시예의 유전체층(500)과 같은 기타 구조가 개재될 수도 있다.
도 5에 도시된 바와 같이, 이는 대표적으로 반도체 구조의 "포토레지스트 재료층(601)을 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300), 제2 마스크층(400), 유전체층(500) 및 포토레지스트 재료층(601)을 포함한다. 여기서, 제2 마스크층(400)은 제1 마스크층(300)의 상면에 형성된다. 유전체층(500)은 제2 마스크층(400)의 상면에 형성된다. 포토레지스트 재료층(601)은 유전체층(500)의 상면에 도포된다.
도 6에 도시된 바와 같이, 이는 대표적으로 반도체 구조의 "포토레지스트층(600)을 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300), 제2 마스크층(400), 유전체층(500) 및 패턴화된 후의 포토레지스트층(600)을 포함한다. 여기서, 제2 마스크층(400)은 제1 마스크층(300)의 상면에 형성된다. 유전체층(500)은 제2 마스크층(400)의 상면에 형성된다. 포토레지스트층(600)은 유전체층(500)의 상면에 도포되고, 노광 공정에서 유전체층(500)을 기저층으로 할 수 있다. 패턴화된 후의 포토레지스트층(600)은 개구(610)를 가지며, 이러한 개구(610)는 추후의 제조 공정에서 형성되는 제2 트렌치(112) 및 제3 트렌치(113)의 위치（즉, 워드 라인 구조의 위치）와 일대일로 대응되며, 이러한 개구(610)의 폭은 대체적으로 동일하다.
선택적으로, 도 5에 도시된 바와 같이, "제2 마스크층(400)을 형성"하는 단계의 경우, 본 실시예에서, 제2 마스크층(400)의 재질은 탄소（C）를 포함할 수 있다.
선택적으로, 도 5에 도시된 바와 같이, "제2 마스크층(400)을 형성"하는 단계의 경우, 본 실시예에서, 제2 마스크층(400)은 화학 기상 증착 공정을 통해 형성될 수 있다.
선택적으로, 도 5에 도시된 바와 같이, "제2 마스크층(400)을 형성"하는 단계의 경우, 본 실시예에서, 제2 마스크층(400)의 두께는 150nm ~ 200nm일 수 있으며, 예를 들어 150nm, 160nm, 175nm, 200nm 등일 수 있다. 기타 실시예에서, 제2 마스크층(400)의 두께는 150nm보다 작거나, 200nm보다 클 수도 있으며, 예를 들어 40nm, 210nm 등일 수 있으며, 본 실시예에 제한되지 않는다.
선택적으로, 도 5에 도시된 바와 같이, "유전체층(500)을 형성"하는 단계의 경우, 본 실시예에서, 유전체층(500)의 재질은 Si, Si3N4 또는 SiON을 포함할 수 있다.
나아가, 도 7 내지 도 9에 도시된 바와 같이, 본 실시예에서, 포토레지스트층(600)을 마스크로 하여, 제1 마스크층(300)의 일부분, 격리층(120)의 일부분 및 베이스(100)의 일부분을 식각하는 단계는,
포토레지스트층(600)을 마스크로 하여, 제2 마스크층(400)의 일부분을 식각하여, 제2 마스크층(400) 내에 제4 트렌치(220)를 형성하는 단계;
포토레지스트층(600)을 제거하는 단계;
제4 트렌치(220)를 따라 아래로 제1 마스크층(300)의 일부분, 격리층(120)의 일부분 및 베이스(100)의 일부분을 식각하는 단계;
제2 마스크층(400)을 제거하는 단계를 포함한다.
도 7에 도시된 바와 같이, 이는 반도체 구조의 "제4 트렌치(220)를 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300), 부분적으로 제거된 후의 제2 마스크층(400) 및 부분적으로 제거된 후의 유전체층(500)을 포함한다. 여기서, 패턴화된 후의 포토레지스트층(600)을 마스크로서 이용하여, 포토레지스트층(600)의 개구(610) 패턴을 유전체층(500)과 부분 제2 마스크층(400)으로 전이하고, 노광 과정에서 포토레지스트층(600)을 전부 제거한다. 형성된 제4 트렌치(220)는 유전체층(500)의 상면에 개구되고, 제2 마스크층(400)까지 연장된다.
도 8에 도시된 바와 같이, 이는 반도체 구조의 "제3 그루브(230)와 제4 그루브(240)를 형성"하는 단계에서의 구조를 나타내는 도면이다. 구체적으로, 해당 단계에서의 반도체 구조는 액티브 영역(101)이 부분적으로 제거된 후의 베이스(100), 부분적으로 제거된 후의 격리층(120), 부분적으로 제거된 후의 제1 마스크층(300) 및 계속하여 부분적으로 제거된 후의 제2 마스크층(400)을 포함한다. 여기서, 제4 트렌치(220)의 저부로부터 계속하여 제2 마스크층(400), 제1 마스크층(300), 액티브 영역(101) 및 격리층(120)을 식각하고, 간격 배증 공정을 통해, 해당 식각 과정에서 제1 마스크층(300)에 형성되는 트렌치의 단면이 대체적으로 폭이 위에서 크고 아래에서 작은 사다리꼴을 형성하도록 하며, 제1 마스크층(300)의 격리층(120)을 커버하는 부분（즉, 제1 그루브(210)에 충진되는 부분）의 제1 두께(h2)가 그의 액티브 영역(101)을 커버하는 부분의 제2 두께(h3)보다 크므로, 상술한 단면이 사다리꼴 형태로 형성되는 트렌치는 액티브 영역(101)의 상면에서의 개구 폭이 격리층(120)의 상면에서의 개구 폭보다 크게 되어, 해당 개구로부터 계속하여 아래로 식각하여 형성되는 액티브 영역(101)에 위치하는 제4 그루브(240)의 폭이 격리층(120)에 위치하는 제3 그루브(230)의 폭보다 크게 된다. 다시 말하면, 제3 그루브(230)는 격리층(120)에 위치하는 제4 트렌치(220)의 아래에 형성되며, 제4 그루브(240)는 액티브 영역(101)에 위치하는 제4 트렌치(220)의 아래에 형성된다.
도 9와 도 10에 도시된 바와 같이, 도 9는 반도체 구조의 "제2 트렌치(112)와 제3 트렌치(113)를 형성"하는 단계에서의 구조를 나타내는 도면이며, 도 10은 대표적으로 도 9에 도시된 반도체 구조의 부분 확대도이다. 구체적으로, 해당 단계에서의 반도체 구조는 액티브 영역(101)이 계속하여 부분적으로 제거된 후의 베이스(100), 계속하여 부분적으로 제거된 후의 격리층(120) 및 부분적으로 제거된 후의 제1 마스크층(300)을 포함한다. 여기서, 제3 그루브(230)의 저부로부터 계속하여 격리층(120)을 식각하여 제2 트렌치(112)를 형성하고, 제4 그루브(240)의 저부로부터 계속하여 액티브 영역(101)을 식각하여 제3 트렌치(113)를 형성하며, 제2 마스크층(400)은 상술한 식각 과정에서 전부 제거된다. 여기서, 제4 그루브(240)의 폭이 제3 그루브(230)의 폭보다 크며, 제3 트렌치(113)는 제4 그루브(240)의 저부로부터 계속하여 식각하여 형성되고, 제2 트렌치(112)는 제3 그루브(230)의 저부로부터 계속하여 식각하여 형성되므로, 도 10에 도시된 바와 같이, 제3 트렌치(113)의 제1 폭(d1)이 제2 트렌치(112)의 제2 폭(d2)보다 크다.
선택적으로, 도 10에 도시된 바와 같이, "제2 트렌치(112)와 제3 트렌치(113)를 형성"하는 단계의 경우, 본 실시예에서, 제3 트렌치(113)의 제1 폭(d1)과 제2 트렌치(112)의 제2 폭(d2)의 차이값은 1nm ~ 5nm일 수 있으며, 예를 들어 1nm, 2nm, 3.5nm, 5nm 등일 수 있다. 기타 실시예에서, 제3 트렌치(113)의 제1 폭(d1)과 제2 트렌치(112)의 제2 폭(d2)의 차이값은 5nm보다 클 수도 있으며, 예를 들어5.5nm 등일 수 있으며, 본 실시예에 제한되지 않는다.
선택적으로, 도 10에 도시된 바와 같이, "제2 트렌치(112)와 제3 트렌치(113)를 형성"하는 단계의 경우, 본 실시예에서, 제2 트렌치(112)의 깊이는 180nm ~ 200nm일 수 있고, 예를 들어 180nm, 190nm, 195nm, 200nm 등일 수 있다. 기타 실시예에서, 제2 트렌치(112)의 깊이는 180nm보다 작거나, 200nm보다 클 수도 있으며, 예를 들어 175nm, 205nm 등이고, 본 실시예에 제한되지 않는다.
선택적으로, 도 10에 도시된 바와 같이, "제2 트렌치(112)와 제3 트렌치(113)를 형성"하는 단계의 경우, 본 실시예에서, 제3 트렌치(113)의 깊이는 150nm ~ 170nm일 수 있고, 예를 들어 150nm, 155nm, 160nm, 170nm 등일 수 있다. 기타 실시예에서, 제3 트렌치(113)의 깊이는 150nm보다 작거나, 170nm보다 클 수도 있으며, 예를 들어 145nm, 175nm 등일 수 있고, 본 실시예에 제한되지 않는다.
선택적으로, 본 실시예에서, 제2 트렌치(112)와 제3 트렌치(113) 내에 워드 라인 구조를 형성하는 단계는,
도 11에 도시된 바와 같이, 금속 차단 재료층(721)을 형성하고, 금속 차단 재료층(721)은 제1 마스크층(300)의 상면, 제2 트렌치(112) 및 제3 트렌치(113)의 저부 및 측벽을 커버하는 단계;
도 12에 도시된 바와 같이, 도전 재료층(711)을 형성하며, 도전 재료층(711)은 금속 차단 재료층의 표면을 커버하며, 도전 재료층(711)으로 제2 트렌치(112)와 제3 트렌치(113)를 충진하는 단계;
도 13에 도시된 바와 같이, 금속 차단 재료층(721)의 일부분과 도전 재료층(721)의 일부분을 제거한 후, 나머지 금속 차단 재료층(721)은 차단층(720)이며, 나머지 도전 재료층(711)은 전도층(710)이고, 차단층(720)과 전도층(710)은 워드 라인 구조를 구성하는 단계;를 포함하고,
여기서, 차단층(720)의 상면과 전도층(710)의 상면은 액티브 영역(101)의 상면보다 낮다.
나아가, "워드 라인 구조를 형성"하는 단계의 경우, 본 실시예에서, 차단층(720)의 상면이 전도층(710)의 상면보다 낮다. 이에 따라, 게이트 유도 드레인 누출전류（gate-induced drain leakage, GIDL）를 줄일 수 있다.
나아가, "워드 라인 구조를 형성"하는 단계의 경우, 본 실시예에서, 제2 트렌치(112)와 제3 트렌치(113) 내에 워드 라인 구조를 형성하는 단계 후에,
보호층(800)을 형성하며, 보호층(800)은 워드 라인 구조의 표면을 커버하고 제2 트렌치(112)와 제3 트렌치(113)에 충진되는 단계를 더 포함한다.
도 11에 도시된 바와 같이, 이는 반도체 구조의 "금속 차단 재료층(721)을 형성"하는 단계에서의 구조를 나타내는 도면이며, 구체적으로 도 10에 도시된 반도체 구조와 유사한 부분 확대도를 나타낸다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300) 및 금속 차단 재료층(721)을 포함한다. 여기서, 금속 차단 재료층(721)은 제1 마스크층(300)의 상면, 제2 트렌치(112) 및 제3 트렌치(113)의 저부 및 측벽을 커버한다.
도 12에 도시된 바와 같이, 이는 반도체 구조의 "도전 재료층(711)을 형성"하는 단계에서의 구조를 나타내는 도면이며, 구체적으로 도 10에 도시된 반도체 구조와 유사한 부분 확대도를 나타낸다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300), 금속 차단 재료층(721) 및 도전 재료층(711)을 포함한다. 여기서, 도전 재료층(711)은 금속 차단 재료층의 표면을 커버하며, 도전 재료층(711)은 제2 트렌치(112)와 제3 트렌치(113)에 충진된다.
도 13에 도시된 바와 같이, 이는 반도체 구조의 "워드 라인 구조를 형성"하는 단계에서의 구조를 나타내는 도면이며, 구체적으로 도 10에 도시된 반도체 구조와 유사한 부분 확대도를 나타낸다. 구체적으로, 해당 단계에서의 반도체 구조는 베이스(100), 격리층(120), 제1 마스크층(300) 및 워드 라인 구조를 포함한다. 여기서, 워드 라인 구조는 각각 제2 트렌치(112)와 제3 트렌치(113)에 형성되며, 제3 트렌치(113)의 제1 폭(d1)이 제2 트렌치(112)의 제2 폭(d2)보다 크므로, 제3 트렌치(113)에 형성된 워드 라인 구조（즉, 액티브 워드 라인(701)）의 폭이 제2 트렌치(112)에 형성된 워드 라인 구조（즉, 인접 워드 라인(702)）의 폭보다 크다. 한편, 워드 라인 구조는 전도층(710)과 차단층(720)을 포함하고, 차단층(720)은 전도층(710)과 트렌치의 트렌치 벽 사이에 형성된다.
상술한 바와 같이, 본 출원에 따른 반도체 구조의 제조 방법은, 베이스 상에 마스크를 커버하고, 액티브 영역의 마스크 두께가 격리 영역의 마스크 두께보다 얇도록 하여, 추후의 제조 과정에서의 격리 영역에 형성된 워드 라인 트렌치의 폭이 액티브 영역에 형성된 워드 라인 트렌치의 폭보다 작도록 하고, 인접 워드 라인의 폭이 액티브 워드 라인의 폭보다 작도록 하여, 인접 워드 라인 영향과 비트 플리핑 불량을 줄이는 효과를 달성한다.
또한, 본 출원에 따른 반도체 구조의 제조 방법 및 이에 의해 제조되는 반도체 구조의 효과를 검증하기 위하여, 출원인은 테스트 논증을 수행하였으며, 테스트 결과에 따르면, 제1 그루브의 깊이가 5nm일 때, 제2 트렌치와 제3 트렌치 사이에 0.55nm의 폭 차이가 발생하게 되며, 대량의 테스트를 거쳐 제1 그루브의 깊이와 트렌치 폭 차이 사이의 선형 관계는 대체적으로 0.1nm의 폭 차이/1nm의 깊이라는 점을 발견하였다. 실제 생산 과정에서, 출원인은 제1 그루브의 깊이를 약 8nm~10nm로 하여, 약 1nm의 트렌치 폭 차이를 발생하였다.
상술한 본 출원에 따른 반도체 구조의 제조 방법의 일 예시적 실시예에 대해 상세하게 설명하였으며, 아래에서는 도 13을 결합하여, 본 출원에 따른 반도체 구조의 일 예시적 실시예에 대해 설명한다.
도 13에 도시된 바와 같이, 본 실시예에서, 본 출원에 따른 반도체 구조는 베이스(100)를 포함하고, 베이스(100)는 액티브 영역(101)과 격리 영역(102)을 포함하고, 격리 영역(102)은 제1 트렌치(111)와 제1 트렌치(111)에 형성된 격리층(120)을 포함하고, 격리층(120)의 상면에 제2 트렌치(112)가 설치되고, 액티브 영역(101)의 상면에 제3 트렌치(113)가 설치되고, 제3 트렌치(113)의 폭이 제2 트렌치(112)의 폭보다 크고, 제3 트렌치(113)와 제2 트렌치(112)에 각각 워드 라인 구조가 설치되어 있다.
선택적으로, 도 14에 도시된 바와 같이, 본 실시예에서, 반도체 구조는 보호층(800)을 더 포함하고, 상기 보호층(800)은 워드 라인 구조의 표면을 커버하고 제2 트렌치(112)와 제3 트렌치(113)에 충진된다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 워드 라인 구조는 전도층(710)과 차단층(720)을 포함하고, 전도층(710)은 제2 트렌치(112)와 제3 트렌치(113)에 설치되고, 차단층(720)은 전도층(710)과 트렌치의 트렌치 벽 사이에 설치되며, 차단층(720)의 상면과 전도층(710)의 상면은 액티브 영역(101)의 상면보다 낮다.
나아가, 워드 라인 구조가 전도층(710)을 포함하는 설계를 기반으로, 본 실시예에서, 전도층(710)의 재질은 W（금속 턴스텐）을 포함할 수 있다.
나아가, 워드 라인 구조가 차단층(720)을 포함하는 설계를 기반으로, 본 실시예에서 차단층(720)의 재질은 TiN을 포함할 수 있다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 격리층(120)의 재질은 SiO2를 포함할 수 있다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 제1 마스크층(300)의 재질은 Si3N4를 포함할 수 있다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 제1 마스크층(300)의격리층(120)을 커버하는 부분의 제1 두께(h2)는 15nm~30nm일 수 있으며, 예를 들어 15nm, 20nm, 25nm, 30nm 등일 수 있다. 기타 실시예에서, 제1 마스크층(300)의 격리층(120)을 커버하는 부분의 제1 두께(h2)는 15nm보다 작거나, 30nm보다 클 수도 있으며, 예를 들어 14nm, 35nm 등일 수 있고, 본 실시예에 제한되지 않는다. 한편, 제1 그루브(210)의 깊이(h1)가 3nm~10nm이며, 제1 마스크층(300)의 격리층(120)을 커버하는 부분의 제1 두께(h2)가 15nm~30nm인 예를 들면, 제1 마스크층(300)의 액티브 영역(101)에 커버되는 부분의 제2 두께(h3)는 대체적으로 5nm ~ 27nm이다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 제3 트렌치(113)의 제1 폭(d1)과 제2 트렌치(112)의 제2 폭(d2)의 차이값은 1nm ~ 5nm일 수 있고, 예를 들어 1nm, 2nm, 3.5nm, 5nm 등일 수 있다. 기타 실시예에서, 제3 트렌치(113)의 제1 폭(d1)과 제2 트렌치(112)의 제2 폭(d2)의 차이값도 5nm보다 클 수 있으며, 예를 들어 5.5nm 등일 수 있고, 본 실시예에 제한되지 않는다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 제2 트렌치(112)의 깊이는 180nm ~ 200nm일 수 있고, 예를 들어 180nm, 190nm, 195nm, 200nm 등일 수 있다. 기타 실시예에서, 제2 트렌치(112)의 깊이도 180nm보다 작거나, 200nm보다 클 수 있으며, 예를 들어 175nm, 205nm 등일 수 있고, 본 실시예에 제한되지 않는다.
선택적으로, 도 13에 도시된 바와 같이, 본 실시예에서, 제3 트렌치(113)의 깊이는 150nm ~ 170nm일 수 있고, 예를 들어 150nm, 155nm, 160nm, 170nm 등일 수 있다. 기타 실시예에서, 제3 트렌치(113)의 깊이는 150nm보다 작거나, 170nm보다 클 수도 있으며, 예를 들어 145nm, 175nm 등일 수 있고, 본 실시예에 제한되지 않는다.
상술한 바와 같이, 본 출원에 따른 반도체 구조의 격리 영역에 형성된 워드 라인 트렌치의 폭이 액티브 영역에 형성된 워드 라인 트렌치의 폭보다 작으므로, 인접 워드 라인의 폭이 액티브 워드 라인의 폭보다 작으며, 이에 따라 인접 워드 라인 영향과 비트 플리핑 불량을 줄이는 효과를 달성한다.
비록 몇 개의 대표적인 실시예를 참조하여 본 출원에 대해 설명하였지만, 사용되는 용어는 설명 및 예시적인 것일 뿐, 제한적인 용어가 아니라는 점을 이해하여야 한다. 본 출원은 다양한 형태로 구체적으로 실시되면서 개시된 정신과 실질을 벗어나지 않을 수 있으므로, 상술한 실시예는 상술한 그 어떤 세부사항에도 제한되지 않고, 첨부되는 청구범위에서 제한하는 정신과 범위 내에서 널리 해석될 수 있는 것으로 이해하여야 하므로, 청구 범위 또는 그 동등한 범위 내에 포함되는 모든 변화와 변형은 모두 첨부되는 청구 범위에 포함되어야 한다는 점을 이해하여야 한다.

Claims (19)

  1. 베이스를 제공하며, 상기 베이스는 액티브 영역과 격리 영역을 포함하고, 상기 격리 영역은 제1 트렌치와 상기 제1 트렌치 내에 형성된 격리층을 포함하고, 상기 액티브 영역 상에 희생층이 구비되는 단계;
    상기 격리층의 일부분을 제거하여, 제1 그루브를 형성하는 단계;
    제1 마스크층을 형성하며, 상기 제1 마스크층은 상기 액티브 영역의 상면을 커버하며 상기 제1 그루브에 충진되는 단계;
    상기 제1 마스크층을 평탄화하여, 상기 액티브 영역 위에 위치하는 상기 제1 마스크층의 상면과 상기 격리 영역 위에 위치하는 상기 제1 마스크층의 상면이 일치하도록 하는 단계;
    상기 제1 마스크층의 일부분, 상기 격리층의 일부분과 상기 베이스의 일부분을 제거하여, 제2 트렌치와 제3 트렌치를 형성하며; 여기서, 상기 제2 트렌치는 상기 격리 영역 내에 위치하고, 상기 제3 트렌치는 상기 액티브 영역 내에 위치하며, 상기 제3 트렌치의 폭은 상기 제2 트렌치의 폭보다 큰 단계;
    상기 제2 트렌치와 상기 제3 트렌치 내에 워드 라인 구조를 형성하는 단계를 포함하는 반도체 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 트렌치의 깊이는 180nm ~ 200nm인 반도체 구조의 제조 방법.
  3. 제1항에 있어서,
    상기 제3 트렌치의 깊이는 150nm ~ 170nm인 반도체 구조의 제조 방법.
  4. 제1항에 있어서,
    상기 제3 트렌치의 폭과 상기 제2 트렌치의 폭의 차이값은 1nm ~ 5nm인 반도체 구조의 제조 방법.
  5. 제1항에 있어서, 상기 제1 그루브를 형성하는 단계는,
    식각 공정을 이용하여 상기 희생층과 상기 격리층의 일부분적을 제거하여, 상기 격리층의 상면이 상기 액티브 영역의 상면보다 낮도록 하는 단계를 포함하는 반도체 구조의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 마스크층의 재질은 Si3N4를 포함하는 반도체 구조의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 마스크층의 두께는 15nm ~ 30nm인 반도체 구조의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 마스크층은 원자층 증착 공정을 통해 형성되는 반도체 구조의 제조 방법.
  9. 제1항에 있어서, 상기 제1 마스크층을 평탄화하는 단계는,
    화학 기계적 연마 공정을 통해 상기 제1 마스크층을 평탄화하는 단계를 포함하는 반도체 구조의 제조 방법.
  10. 제1항에 있어서, 상기 제1 마스크층의 일부분, 상기 격리층의 일부분과 상기 베이스의 일부분을 제거하여, 제2 트렌치와 제3 트렌치를 형성하는 단계는,
    상기 제1 마스크층 상에 제2 마스크층을 형성하며, 상기 제2 마스크층이 상기 제1 마스크층의 표면을 커버하는 단계;
    상기 제2 마스크층 상에 패턴을 갖는 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 마스크로 하여, 상기 제1 마스크층의 일부분, 상기 격리층의 일부분 및 상기 베이스의 일부분을 식각하는 단계를 포함하는 반도체 구조의 제조 방법.
  11. 제10항에 있어서, 상기 제2 마스크층 상에 패턴을 갖는 포토레지스트층을 형성하는 단계는,
    상기 제2 마스크층 상에 포토레지스트 재료층을 형성하는 단계;
    노광 현상 기술을 통해 상기 포토레지스트 재료층의 일부분을 제거하며, 나머지 상기 포토레지스트 재료층은 상기 포토레지스트층을 구성하는 단계를 포함하는 반도체 구조의 제조 방법.
  12. 제10항에 있어서, 상기 포토레지스트층을 마스크로 하여, 상기 제1 마스크층의 일부분, 상기 격리층의 일부분 및 상기 베이스의 일부분을 식각하는 단계는,
    상기 포토레지스트층을 마스크로 하여, 상기 제2 마스크층의 일부분을 식각하여, 상기 제2 마스크층 내에 제4 트렌치를 형성하는 단계;
    상기 포토레지스트층을 제거하는 단계;
    상기 제4 트렌치를 따라 아래로 상기 제1 마스크층의 일부분, 상기 격리층의 일부분 및 상기 베이스의 일부분을 식각하는 단계;
    상기 제2 마스크층을 제거하는 단계를 포함하는 반도체 구조의 제조 방법.
  13. 제1항에 있어서, 상기 제2 트렌치와 상기 제3 트렌치 내에 워드 라인 구조를 형성하는 단계는,
    금속 차단 재료층을 형성하며, 상기 금속 차단 재료층은 상기 제1 마스크층의 상면, 상기 제2 트렌치 및 상기 제3 트렌치의 저부 및 측벽을 커버하는 단계;
    도전 재료층을 형성하며, 상기 도전 재료층은 상기 금속 차단 재료층의 표면을커버하며 상기 도전 재료층은 상기 제2 트렌치와 상기 제3 트렌치에 채워지는 단계;
    상기 금속 차단 재료층의 일부분과 상기 도전 재료층의 일부분을 제거하며, 나머지 상기 금속 차단 재료층은 차단층이고, 나머지 상기 도전 재료층은 전도층이고, 상기 차단층과 상기 전도층은 상기 워드 라인 구조를 구성하는 단계;를 포함하고,
    여기서, 상기 차단층의 상면과 상기 전도층의 상면은 상기 액티브 영역의 상면보다 낮은 반도체 구조의 제조 방법.
  14. 제13항에 있어서,
    상기 차단층의 상면은 상기 전도층의 상면보다 낮은 단계를 포함하는 반도체 구조의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 트렌치와 상기 제3 트렌치 내에 워드 라인 구조를 형성하는 단계 후에,
    보호층을 형성하며, 상기 보호층은 상기 워드 라인 구조의 표면을 커버하며 상기 제2 트렌치와 상기 제3 트렌치에 충진되는 단계를 더 포함하는 반도체 구조의 제조 방법.
  16. 액티브 영역과 격리 영역을 포함하고, 상기 격리 영역은 제1 트렌치와 상기 제1 트렌치 내에 형성된 격리층을 포함하는 베이스;
    상기 격리 영역 내에 위치하는 제2 트렌치, 및 상기 액티브 영역 내에 위치하는 제3 트렌치로서, 상기 제3 트렌치의 폭은 상기 제2 트렌치의 폭보다 큰 제2 트렌치와 제3 트렌치;
    상기 제2 트렌치와 상기 제3 트렌치 내에 설치되는 워드 라인 구조;를 포함하는 반도체 구조.
  17. 제16항에 있어서,
    상기 격리층의 상면은 상기 액티브 영역의 상면보다 낮은 반도체 구조.
  18. 제17항에 있어서,
    상기 워드 라인 구조는 차단층과 전도층을 포함하고, 상기 차단층의 상면과 상기 전도층의 상면은 상기 액티브 영역의 상면보다 낮은 반도체 구조.
  19. 제18항에 있어서,
    상기 워드 라인 구조의 표면을 커버하며 상기 제2 트렌치와 상기 제3 트렌치에충진되는 보호층을 더 포함하는 반도체 구조.
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