JP2012134395A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012134395A JP2012134395A JP2010286647A JP2010286647A JP2012134395A JP 2012134395 A JP2012134395 A JP 2012134395A JP 2010286647 A JP2010286647 A JP 2010286647A JP 2010286647 A JP2010286647 A JP 2010286647A JP 2012134395 A JP2012134395 A JP 2012134395A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor device
- conductive layer
- insulating film
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 200
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- 238000002955 isolation Methods 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000009792 diffusion process Methods 0.000 claims description 111
- 238000000034 method Methods 0.000 claims description 91
- 238000005530 etching Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 110
- 238000010586 diagram Methods 0.000 description 33
- 230000007423 decrease Effects 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 230000006870 function Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
【解決手段】本発明の半導体装置100は、半導体基板1において素子分離領域5によって複数の活性領域50が区画されると共に、前記半導体基板1内に埋め込まれたワード線8を有する半導体装置100であって、前記ワード線8は、第一の溝部8a内にゲート絶縁膜7aを介して埋め込まれた導電層8bからなり、前記素子分離領域5は、前記第一の溝部8aよりも幅の狭い第二の溝部5aに前記ゲート絶縁膜7bを介して埋め込まれた前記導電層5bからなることを特徴とする。
【選択図】図2
Description
埋め込みゲート型のMOSトランジスタは、ゲート電極(ワード線)が、半導体基板に設けられた溝の内側にゲート絶縁膜を介して埋め込み形成されており、ワード線上面は半導体基板上面よりも溝内の深い位置(下面側)に位置するように形成されている。また、不純物拡散層がワード線の一方側および他方側に形成されており、MOSトランジスタのソース領域またはドレイン領域として機能する。このような構成により、一方の不純物拡散層にドレイン電圧を印加するとともに、他方の不純物拡散層の電圧を保った状態でワード線にON電位を与えると、半導体基板内のワード線周囲の領域にチャネルが形成され、MOSトランジスタが動作する(特許文献1)。
このため、ワード線の下面の曲率がMOSトランジスタの微細化に伴って小さくなり、MOSトランジスタのサブスレッショルド係数が増加する。そのため、要求されるOFF電流を確保しようとしても、十分なON電流を得づらく、セル容量に十分な情報書き込みができない。また、ワード線の微細化に伴ってMOSトランジスタの容量が低下するため、MOSトランジスタの電流駆動能力が低下する。
また、素子分離用のワード線の微細化に伴い、MOSトランジスタ同士の素子分離能力が低下する。このため、隣接するMOSトランジスタ同士の情報が干渉しあいやすくなり、情報保持特性が劣化する。
また、ワード線の容量低下が抑えられるため、MOSトランジスタの電流駆動能力低下を防ぐことができる。
以上により、半導体装置の微細化に起因する情報保持特性の低下を防ぐことができる。
以下、第一の実施形態である半導体装置100を構成するメモリセルについて、図1,2を用いて説明する。
図1に示すように、半導体装置100のメモリセルには、ビット線12が、X方向に折れ線形状(湾曲形状)で延設され、Y方向に所定の間隔で配置されている。
また、絶縁物からなるライン状の第一の素子分離領域51が、X方向に延設されている。また、第一の素子分離領域51により区画されたライン状の活性領域50が、所定の間隔で形成されている。
また、活性領域50とワード線8とが交差する領域である領域52は、1ビットの領域を示す。
図2に示すように、本実施形態の半導体装置100には、MOSトランジスタTr1と、キャパシタ15と、配線16が形成されている。
また、半導体基板1において活性領域50が第二の溝部5aにより区画形成されている。また、第一のピラー8eが、隣接する第一の溝部8a同士の間に形成されている。また、第二のピラー5eが、隣接する第一の溝部8aと第二の溝部5aとの間に設けられている。
ワード線8は、第一の溝部8aに、たとえばシリコン酸化膜からなる第一のゲート絶縁膜7aを介して導電層8bを埋め込むことによって形成されている。導電層5bおよび導電層8bは、たとえば金属膜の多層膜により構成されている。このような金属膜としては、窒化チタンとタングステン(W)等からなる積層膜を用いることができるが、材料はこれに限定されず、窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
また、ワード線8の下面8dは、図1に示した第一の素子分離領域51の下面よりも150nm以上浅い位置に位置することが好ましい。
また、第二の素子分離領域5を成す導電層5bの上面5cは、半導体基板1の上面1bよりも深い位置に位置している。また、第二の素子分離領域5の下面5dは、ワード線8の下面8dよりも深い位置に位置している。
また、下面5dは、下面8dよりも20nm〜100nm深い位置に位置することが好ましい。
また、第一の絶縁膜9が、導電層5bの上面5cを覆い、かつ、第二の溝部5a内部を埋め込むように形成されている。
また、第二の絶縁膜13が、ビット線12と第一の絶縁膜9との上面側を覆うように形成されている。また、第三のコンタクトプラグ14が、第二の絶縁膜13を貫通し、かつ、第二のコンタクトプラグ11bに接続するように形成されている。
また、ワード線8の容量低下が抑えられるため、MOSトランジスタTr1の電流駆動能力低下を防ぐことができる。
また、下面5dが、下面8dよりも20nm〜100nm深い位置に位置することにより、第二の素子分離領域5による素子分離能力の効果を向上できる。
第一の実施形態である半導体装置100の製造方法は、半導体基板1に、第一の溝部8aおよび第二の溝部5aを形成する第一工程と、ワード線8および第二の素子分離領域5を形成する第二工程と、から概略構成されている。以下、各工程について詳細を説明する。
次いで、図7、図8に示すように、第1犠牲マスク2を選択的に除去する。この除去により、Y方向に延在するライン状の第2犠牲マスク3のパターンが形成される。
次いで、ライン状に露出する活性領域50および第一の素子分離領域51をエッチングする。このエッチングにより、幅W3の第二の溝部上部5a1が形成される。このとき、W3がW1よりも小さい値になるように、WおよびW2の大きさを予め調整しておく。第二の溝部上部5a1の底面(下面)を下面5dとする。
また、第二の溝部5aは、第一の素子分離領域51を貫通させないように下面5dの位置を調整することが好ましい。特に、下面5dを、第一の素子分離領域51の下面側よりも50nm以上、浅い位置に位置するよう、エッチング条件を調整することが好ましい。
また、下面5dを、下面8dに対して最大で100nm、最小で20nm、下面側に位置するように形成することが好ましい。
その後、通常のエッチバック技術により、第3犠牲マスク4をマスクとして導電層をエッチングし、第一の溝部8a内に第一のゲート絶縁膜7aを介して埋め込まれた導電層8bからなるワード線8と、第二の溝部5a内に第二のゲート絶縁膜7bを介して埋め込まれた導電層5bからなる第二の素子分離領域5とを形成する。
次いで、活性領域50表面に、例えば2.0×1013/cm2程度の濃度のリン等のn型不純物を、25keVの加速エネルギーでイオン注入する。次いで、950度で10秒の熱処理を行い、n型不純物を拡散させる。このn型不純物の拡散により、活性領域50の表面近傍に不純物拡散層(第一の不純物拡散層10a、第二の不純物拡散層10b)が形成される。
また、第一の不純物拡散層10aは、MOSトランジスタTr1のソース領域またはドレイン領域のいずれか一方として機能し、第二の不純物拡散層10bは、MOSトランジスタTr1のソース領域またはドレイン領域のいずれか他方として機能する。
次いで、たとえば砒素などの不純物をエピ層に導入する。以上により、第一の不純物拡散層10aに接続する第一のコンタクトプラグ11aと、第二の不純物拡散層10bに接続する第二のコンタクトプラグ11bが形成される。
この後、図2に示すように、ビット線12、第二の絶縁膜13、第三のコンタクトプラグ14、キャパシタ15、配線16を順次形成する。以上の工程により、本発明の実施形態である半導体装置100が製造される。
また、第二の溝部5aの下面5dを、第一の素子分離領域51の下面側よりも50nm以上浅い位置に形成することにより、下面8d下に第一の素子分離領域51を150nm以上の厚さで残存させることができる。このため、第一の素子分離領域51の素子分離能力の低下を防ぐことができるとともに、隣接するMOSトランジスタTr1同士の情報の干渉を防ぐことができる。
第二のゲート絶縁膜7bは第二のゲート絶縁膜上部7b1と第二のゲート絶縁膜下部7b2とから構成されている。
また、第二のゲート絶縁膜下部7b2は第一のゲート絶縁膜7aと同時に形成されたものであり、第一のゲート絶縁膜7aと第二のゲート絶縁膜下部7b2とは同じ膜厚で形成されている。
このような構成により、第二の溝部5a内側の導電層5bは、第二のゲート絶縁膜上部7b1を介して第二の不純物拡散層10bと隣接している。ここで、第二の素子分離領域5の側面と第二の不純物拡散層10bの重なっている部分を領域dとした場合、領域dの幅は10nm〜20nmであることが好ましい。
第二の実施形態である半導体装置100の製造方法は、第二の溝部上部5a1を形成する工程と、第一の溝部8aおよび第二の溝部下部5a2を形成する工程と、第一のゲート絶縁膜7aおよび第二のゲート絶縁膜7bを形成する工程と、から概略構成されている。なお、第二の実施形態の半導体装置100の製造方法は、第二のゲート絶縁膜上部7b1を、第一のゲート絶縁膜7a及び第二のゲート絶縁膜下部7b2よりも厚く形成する工程のみが第1の実施形態と異なる。そのため、第1の実施形態に記載の工程と同様の部分については、詳細な説明を省略する。
次いで、図20に示すように、第二の溝部上部5a1と第二のゲート絶縁膜上部7b1とを形成する。はじめに、半導体基板1上に第3犠牲マスク4を形成する。次いで、ライン状に露出する活性領域50と第一の素子分離領域51とをエッチングし、たとえば深さ100nmの第二の溝部上部5a1を形成する。
次いで、第2犠牲マスク3を選択的に除去し、活性領域50および第一の素子分離領域51をライン状に露出させる。
まず、ドライエッチングにより、たとえば深さ150nmの第一の溝部8aを、活性領域50および第一の素子分離領域51の露出した領域に形成する。このときのエッチングにより、同時に、第二の溝部上部5a1を追加エッチングして底面(下面5d)を掘り下げる。この追加エッチングにより掘り下げられた第二の溝部上部5a1の下部の溝部分を、第二の溝部下部5a2とする。第二の溝部下部5a2は、第一の溝部8aと同じ深さとなる。
この熱酸化膜形成の際に、第二のゲート絶縁膜上部7b1も同時に酸化されるため、第二のゲート絶縁膜上部7b1の膜厚は8nm程度まで増加し、第一のゲート絶縁膜7a及び第二のゲート絶縁膜下部7b2よりも膜厚になる。以上により、第二の溝部上部5a1側面を覆う第二のゲート絶縁膜上部7b1と、第二の溝部下部5a2内壁面を覆う第二のゲート絶縁膜下部7b2とからなる第二のゲート絶縁膜7bが形成される。
次いで、図23に示すように、第一の絶縁膜9を形成する。
第二の素子分離領域5は、第二の溝部5aに第二のゲート絶縁膜7bを介して導電層5bを埋め込むことによって形成されている。また、第二の素子分離領域5を成す導電層5bの上面5cは、不純物拡散層(第一の不純物拡散層10a、第二の不純物拡散層10b)の下面10cよりも深い位置に位置している。
また、導電層8bの上面8cは、導電層5bの上面5cおよび不純物拡散層の下面10cよりも浅い位置に位置している。
また、第一の絶縁膜9が、上面8cおよび上面5cを覆い、かつ、第一の溝部8a内部および第二の溝部5a内部に埋め込まれるように形成されている。
また、半導体基板1の上面1bから導電層5bの上面5cまでの深さが、半導体基板1の上面1bから第二の溝部5aの下面5dまでの深さの0.8倍以下で形成されていることにより、導電層5bの上面5cと、不純物拡散層の下面10cとの高さの差が十分に確保される。
また、導電層8bの上面8cは、不純物拡散層の下面10cよりも浅い位置に位置しているため、導電層8b(ワード線8)は十分な厚さで形成されている。このため、MOSトランジスタTr1の電流駆動能力低下を防ぐことができる。
第三の実施形態である半導体装置100の製造方法は、半導体基板1に、第一の溝部8aおよび第二の溝部5aを形成する工程と、第二の溝部5aに埋め込んだ導電層5bの上面5cをエッチバックする工程と、から概略構成されている。以下、第1の実施形態に記載の工程と同様の部分については、詳細な説明を省略する。
次いで、図26に示すように、半導体基板1上に第3犠牲マスク4を形成する。次いで、図27に示すように、第2犠牲マスク3を選択的に除去し、活性領域50および第一の素子分離領域51をライン状に露出させる。
次いで、図33に示すように、第一の絶縁膜9を、第一の溝部8aと第二の溝部5aとを埋め込むように形成する。次いでCMP法により、第一の絶縁膜9表面を第3犠牲マスク4が露出するまで研磨する。
このように、不純物拡散層の下面10cの位置が、導電層5bの上面5cよりも浅い位置になるように調整することにより、導電層5bの上面5cと不純物拡散層の下面10cとは、距離eだけ離間する。このとき、距離eは20nm以上であることが好ましい。
その後、図25に示すように、第一のコンタクトプラグ11aおよび第二のコンタクトプラグ11bを形成する。その後、ビット線12、第二の絶縁膜13、第三のコンタクトプラグ14、キャパシタ15、配線16を順次形成することにより、第三の実施形態の半導体装置100を形成する。
また、半導体基板1の上面1bから導電層5bの上面5cまでの深さを、半導体基板1の上面1bから第二の溝部5aの下面5dまでの深さの0.8倍以下とすることにより、導電層5bの上面5cと不純物拡散層の下面10cの高さの差を十分に確保できる。また、導電層5bの膜厚制御により、容易に導電層5bの上面5cと不純物拡散層の下面10cの高さの差を調整することができる。
第二の溝部5aは、第一の溝部8aよりも深く形成されている。また、第二の素子分離領域5を成す導電層5bの上面5cは、不純物拡散層(第一の不純物拡散層10a、第二の不純物拡散層10b)の下面10cよりも深い位置に位置している。
また、第一の絶縁膜9が、導電層8bの上面8cと導電層5bの上面5cとを覆い、かつ、第一の溝部8a内部および第二の溝部5a内部に埋め込まれるように形成されている。
また、導電層5bの上面5cと下面10cとの高さの差(距離e)が20nm以上であることにより、第一の不純物拡散層10aの側面と第二の素子分離領域5側面との間の電界強度の増大を抑えることができる。また、上面1bから導電層5bの上面5cまでの深さが、上面1bから下面5dまでの深さの0.8倍以下で形成されていることにより、導電層5bの上面5cと下面10cとの高さの差が十分に確保される。
以上より、第四の実施形態の半導体装置100は、第1の実施形態の半導体装置100の効果に加えて、MOSトランジスタTr1の接合リーク電流を抑えることができる。このため、セル容量に書き込まれた電荷を十分保持することができる。
第四の実施形態である半導体装置100の製造方法は、半導体基板1に、第一の溝部8aおよび第二の溝部5aを形成する工程と、第二の溝部5aに埋め込んだ導電層5bの上面5cをエッチバックする工程と、から概略構成されている。以下、第1の実施形態に記載の工程と同様の部分については、詳細な説明を省略する。
次いで、図36に示すように、半導体基板1上に第4犠牲マスク19を形成する。次いで、第二の溝部5a上の第4犠牲マスク19を選択的に除去し、第3犠牲マスク4と、導電層5bの上面5cとを露出させる。
この時、半導体基板1の上面1bから、第二の溝部5aに埋め込まれた導電層5bの上面5cまでの深さが、半導体基板1の上面1bから第二の溝部5aの底部(下面5d)までの深さの0.8倍以下となるように、エッチング条件を調整することが好ましい。
次いで、図37に示すように、第4犠牲マスク19を除去し、導電層5bの上面5cと導電層8bの上面8cとを露出させる。
また、導電層5bの上面5cと不純物拡散層の下面10cとの高さの差(距離e)を20nm以上とすることにより、第一の不純物拡散層10aの側面と第二の素子分離領域5側面との間の電界強度の増大を抑えることができる。また、上面1bから導電層5bの上面5cまでの深さを、上面1bから下面5dまでの深さの0.8倍以下で形成することにより、導電層5bの上面5cと不純物拡散層の下面10cの高さの差を十分に確保できる。また、導電層5bの膜厚制御により、容易に導電層5bの上面5cと不純物拡散層の下面10cとの高さの差を調整することができる。
(実施例1)
まず、p型の不純物が1.0×1017/cm3の濃度で含有されたシリコンからなる半導体基板1を準備した。次いで、p型の半導体基板1の上面に、X方向の幅75nmの第一の素子分離領域51および活性領域50を形成した。また、第一の素子分離領域51は300nmの深さで形成した。
次いで、図3、図4に示すように第1犠牲マスク2を形成した。まず、膜厚150nmのシリコン窒化膜を、半導体基板1上を覆うように形成した。次いで、リソグラフィー技術とドライエッチング技術により、450nm間隔で並ぶ、175nm幅のライン状の第1犠牲マスク2を形成した。
次いで、CVD法により、半導体基板1上を覆うように膜厚60nmのシリコン窒化膜を形成した。次いで、前記シリコン窒化膜をサイドウオール状にエッチングし、第3犠牲マスク4を形成した。
次いで、図11、図12に示すように、第2犠牲マスク3を選択的に除去し、活性領域50および第一の素子分離領域51をライン状に露出させた。
次いで、図17に示すように、第一の不純物拡散層10aおよび第二の不純物拡散層10bを形成した。まず、第3犠牲マスク4のみを選択的に除去し、活性領域50を露出させた。次いで、活性領域50表面に、2.0×1013/cm2の濃度のリンを、25keVの加速エネルギーでイオン注入した。次いで、950度で10秒の熱処理を行い、リンを拡散させた。
この後、図2に示すように、ビット線12、第二の絶縁膜13、第三のコンタクトプラグ14、キャパシタ15、配線16を順次形成することにより、半導体装置100を製造した。
(実施例2)
次いで、図20に示すように、第二の溝部上部5a1と第二のゲート絶縁膜上部7b1とを形成した。はじめに、第3犠牲マスク4をマスクに、活性領域50および第一の素子分離領域51をエッチングし、X方向の幅55nm、深さ100nmの第二の溝部上部5a1を形成した。
次いで、熱酸化法により、第二の溝部上部5a1の内壁面および半導体基板1の露出面に、膜厚5nmのシリコン酸化膜を形成した。次いで、第二の溝部上部5a1の下面5dが露出するまでエッチバックを行い、第二の溝部上部5a1の内壁側面を覆う第二のゲート絶縁膜上部7b1を形成した。次いで、第2犠牲マスク3を選択的に除去した。
(実施例3)
次いで、図26に示すように、半導体基板1上に第2犠牲マスク3および第3犠牲マスク4を形成したのちに第2犠牲マスク3を選択的に除去した。次いで、図27に示すように、第2犠牲マスク3を選択的に除去し、活性領域50および第一の素子分離領域51をライン状に露出させた。
次いで、図29に示すように、熱酸化法により、膜厚6nmの第一のゲート絶縁膜7aおよび第二のゲート絶縁膜7bを形成した。
(実施例4)
次いで、図36に示すように、半導体基板1上に第4犠牲マスク19を形成した。次いで、第二の溝部5a上の第4犠牲マスク19を選択的に除去し、第3犠牲マスク4と、導電層5bの上面5cとを露出させた。
Claims (14)
- 半導体基板において素子分離領域によって複数の活性領域が区画されると共に、前記半導体基板内に埋め込まれたワード線を有する半導体装置であって、
前記ワード線は、第一の溝部内にゲート絶縁膜を介して埋め込まれた導電層からなり、
前記素子分離領域は、前記第一の溝部よりも幅の狭い第二の溝部に前記ゲート絶縁膜を介して埋め込まれた前記導電層からなることを特徴とする半導体装置。 - 前記第二の溝部が、前記第一の溝部よりも深く形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記素子分離領域を成すゲート絶縁膜において、前記第二の溝部上部を覆う部分が、前記第二の溝部下部を覆う部分よりも膜厚が大きいことを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第二の溝部に埋め込まれた前記導電層の上面が、前記第一の溝部に埋め込まれた前記導電層の上面よりも深い位置にあることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記半導体基板内において、隣接する前記第一の溝部同士の間に設けられたピラーの上部および隣接する前記第一の溝部と前記第二の溝部との間に設けられたピラーの上部に拡散層が形成され、
前記第二の溝部に埋め込まれた前記導電層の上面が前記拡散層の下面よりも深い位置にあることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。 - 前記第二の溝部に埋め込まれた前記導電層の上面が、前記拡散層の下面よりも20nm以上深い位置にあることを特徴とする請求項5に記載の半導体装置。
- 前記半導体基板の上面から、前記第二の溝部に埋め込まれた前記導電層の上面までの深さが、前記半導体基板の上面から前記第二の溝部底部までの深さの0.8倍以下であることを特徴とする請求項5または請求項6に記載の半導体装置。
- 半導体基板において素子分離領域によって複数の活性領域が区画されると共に、半導体基板内に埋め込まれたワード線を有する半導体装置の製造方法であって、
前記半導体基板に、第一の溝部と前記第一の溝部よりも幅の狭い第二の溝部とを形成する第一工程と、
ゲート絶縁膜を介して導電層を埋め込むことにより、前記第一の溝部にワード線を形成すると共に、前記第二の溝部に素子分離領域を形成する第二工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第一工程の前に第二の溝部上部を形成し、
前記第一工程において、前記第一の溝部を形成すると同時に、前記第二の溝部上部の底面をさらに深く掘り下げて第二の溝部下部を形成することにより、前記第一の溝部よりも深い第二の溝部を形成することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記第一工程の前に、第二の溝部上部の内壁側面を覆うように上部ゲート絶縁膜を形成し、
前記第二工程において、前記第一の溝部内壁面および前記第二の溝部下部内壁面を覆うように前記ゲート絶縁膜をそれぞれ形成するとともに、前記上部ゲート絶縁膜の膜厚をさらに大きくして前記ゲート絶縁膜よりも厚くすることを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記第二工程の後に、前記第二の溝部に埋め込んだ前記導電層の上面を、前記第一の溝部に埋め込んだ前記導電層の上面よりも深い位置になるまでエッチバックすることを特徴とする、請求項8乃至10のいずれか一項に記載の半導体装置の製造方法。
- 前記第二工程の後に、前記半導体基板内において隣接する前記第一の溝部同士の間に設けられたピラーの上部および隣接する前記第一の溝部と前記第二の溝部との間に設けられたピラーの上部に拡散層を形成する工程と、
前記第二の溝部に埋め込んだ前記導電層の上面が前記拡散層の下面よりも深い位置に位置するように、前記エッチバックの量および/または前記拡散層の形成領域の深さを調整する工程を有することを特徴とする請求項8乃至11のいずれか一項に記載の半導体装置の製造方法。 - 前記第二の溝部に埋め込まれた前記導電層の上面を、前記拡散層の下面よりも20nm以上深い位置に位置するように、前記エッチバックの量および/または前記拡散層の形成領域の深さを調製することを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記半導体基板の上面から、前記第二の溝部に埋め込まれた前記導電層の上面までの深さを、前記半導体基板の上面から前記第二の溝部底部までの深さの0.8倍以下となるように、前記エッチバックの量を調製することを特徴とする請求項12または請求項13に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010286647A JP2012134395A (ja) | 2010-12-22 | 2010-12-22 | 半導体装置および半導体装置の製造方法 |
US13/331,953 US8618602B2 (en) | 2010-12-22 | 2011-12-20 | Semiconductor device and method of forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010286647A JP2012134395A (ja) | 2010-12-22 | 2010-12-22 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012134395A true JP2012134395A (ja) | 2012-07-12 |
Family
ID=46315598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010286647A Ceased JP2012134395A (ja) | 2010-12-22 | 2010-12-22 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8618602B2 (ja) |
JP (1) | JP2012134395A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014103734A1 (ja) * | 2012-12-27 | 2014-07-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
WO2014129352A1 (ja) * | 2013-02-25 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
WO2014162937A1 (ja) * | 2013-04-01 | 2014-10-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP2017505542A (ja) * | 2014-01-23 | 2017-02-16 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 半導体活性区域及び隔離領域を形成するダブルパターン形成方法 |
JP2023522524A (ja) * | 2021-03-18 | 2023-05-31 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の製造方法及び半導体構造 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140028802A (ko) * | 2012-08-30 | 2014-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US9130034B2 (en) | 2013-09-09 | 2015-09-08 | Takeshi Kajiyama | Semiconductor device and method of manufacturing the same |
US9391139B1 (en) * | 2015-09-23 | 2016-07-12 | Vanguard International Semiconductor Corporation | Top-side contact structure and fabrication method thereof |
CN108538839B (zh) | 2017-03-01 | 2019-08-23 | 联华电子股份有限公司 | 半导体结构、用于存储器元件的半导体结构及其制作方法 |
KR102222542B1 (ko) * | 2017-04-12 | 2021-03-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN109326595B (zh) * | 2017-07-31 | 2021-03-09 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US10347639B1 (en) | 2018-04-19 | 2019-07-09 | Micron Technology, Inc. | Integrated assemblies, and methods of forming integrated assemblies |
KR20210003997A (ko) | 2019-07-02 | 2021-01-13 | 삼성전자주식회사 | 반도체 소자 및 그의 제조방법 |
CN115116960A (zh) * | 2021-03-18 | 2022-09-27 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050056873A1 (en) * | 2002-12-23 | 2005-03-17 | Michael Sommer | DRAM memory with vertically arranged selection transistors |
US20070148934A1 (en) * | 2005-12-22 | 2007-06-28 | Yong-Tae Cho | Method for fabricating semiconductor device with bulb shaped recess gate pattern |
US20080191288A1 (en) * | 2007-02-12 | 2008-08-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2008547228A (ja) * | 2005-06-24 | 2008-12-25 | マイクロン テクノロジー, インク. | 4.5f2dramセルのための接地されたゲートを備えたトレンチ分離トランジスタおよびそれの製造方法 |
JP2009059770A (ja) * | 2007-08-30 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010021328A (ja) * | 2008-07-10 | 2010-01-28 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3645463B2 (ja) * | 2000-01-21 | 2005-05-11 | 株式会社日立製作所 | 半導体集積回路装置 |
JP4860022B2 (ja) | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
EP1602125B1 (en) * | 2003-03-07 | 2019-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation process |
KR100558544B1 (ko) * | 2003-07-23 | 2006-03-10 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
KR100618861B1 (ko) * | 2004-09-09 | 2006-08-31 | 삼성전자주식회사 | 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 |
US7622354B2 (en) * | 2007-08-31 | 2009-11-24 | Qimonda Ag | Integrated circuit and method of manufacturing an integrated circuit |
JP2010141107A (ja) | 2008-12-11 | 2010-06-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2010
- 2010-12-22 JP JP2010286647A patent/JP2012134395A/ja not_active Ceased
-
2011
- 2011-12-20 US US13/331,953 patent/US8618602B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050056873A1 (en) * | 2002-12-23 | 2005-03-17 | Michael Sommer | DRAM memory with vertically arranged selection transistors |
JP2008547228A (ja) * | 2005-06-24 | 2008-12-25 | マイクロン テクノロジー, インク. | 4.5f2dramセルのための接地されたゲートを備えたトレンチ分離トランジスタおよびそれの製造方法 |
US20070148934A1 (en) * | 2005-12-22 | 2007-06-28 | Yong-Tae Cho | Method for fabricating semiconductor device with bulb shaped recess gate pattern |
US20080191288A1 (en) * | 2007-02-12 | 2008-08-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2009059770A (ja) * | 2007-08-30 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010021328A (ja) * | 2008-07-10 | 2010-01-28 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014103734A1 (ja) * | 2012-12-27 | 2014-07-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
WO2014129352A1 (ja) * | 2013-02-25 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
WO2014162937A1 (ja) * | 2013-04-01 | 2014-10-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP2017505542A (ja) * | 2014-01-23 | 2017-02-16 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 半導体活性区域及び隔離領域を形成するダブルパターン形成方法 |
JP2023522524A (ja) * | 2021-03-18 | 2023-05-31 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の製造方法及び半導体構造 |
JP7457127B2 (ja) | 2021-03-18 | 2024-03-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の製造方法及び半導体構造 |
Also Published As
Publication number | Publication date |
---|---|
US20120161227A1 (en) | 2012-06-28 |
US8618602B2 (en) | 2013-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2012134395A (ja) | 半導体装置および半導体装置の製造方法 | |
KR101609254B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP5234886B2 (ja) | 半導体装置の製造方法 | |
JP5729806B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US20120135573A1 (en) | Method for manufacturing vertical transistor having one side contact | |
JP5167721B2 (ja) | 半導体装置及びその製造方法 | |
JP2012174866A (ja) | 半導体装置およびその製造方法 | |
JP2009105195A (ja) | 半導体装置の構造および製造方法 | |
JP2011129566A (ja) | 半導体装置の製造方法 | |
JP2006049413A (ja) | 半導体装置及びその製造方法 | |
JP2011253857A (ja) | 半導体装置およびその製造方法 | |
JP2010135592A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR101882360B1 (ko) | 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법 | |
JP2009010314A (ja) | 垂直チャネルを有する半導体素子の製造方法 | |
US8013373B2 (en) | Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof | |
KR101129955B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP2010050133A (ja) | 半導体装置及び半導体装置の製造方法 | |
US7176080B2 (en) | Method of fabricating semiconductor device | |
JP2009009988A (ja) | 半導体装置及びその製造方法 | |
US7091546B2 (en) | Semiconductor memory with trench capacitor and method of fabricating the same | |
KR20130023767A (ko) | 싱글사이드콘택을 이용한 반도체장치 제조 방법 | |
WO2014050590A1 (ja) | 半導体装置及びその製造方法 | |
WO2014123176A1 (ja) | 半導体装置及びその製造方法 | |
JP2011129761A (ja) | 半導体装置の製造方法 | |
JP2011171507A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131213 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150130 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20150327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150501 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150526 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20150929 |