WO2014129352A1 - 半導体装置の製造方法 - Google Patents

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WO2014129352A1
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semiconductor device
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manufacturing
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隆司 新原
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • a semiconductor device such as a DRAM (Dynamic Random Access Memory)
  • DRAM Dynamic Random Access Memory
  • Japanese Patent Laid-Open No. 2012-134395 discloses a SATP (Self Align Triple Pattern Pattern), which simultaneously forms a first groove for an element isolation region and a second groove for a gate electrode shallower than the first groove. (“SATP”) is disclosed.
  • SATP Self Align Triple Pattern Pattern
  • a technique is disclosed in which, after the first and second grooves are formed by the SATP method, the lower part of both grooves is embedded with a conductive material, and the upper part is embedded with an insulator. ing.
  • Japanese Patent Application Laid-Open No. 2012-99793 discloses a method of forming two types of grooves having different depths.
  • the first groove is buried with an insulator.
  • the second groove for the gate electrode shallower than the first groove, the lower part is buried with a conductive material, and the upper part is buried with an insulating material so as to cover the conductive material.
  • a deep second element isolation trench 202 and a shallow buried word trench 301 are formed by the SATP method. Specifically, a first mask pattern 400 made of a silicon oxide film and a second mask pattern (not shown) made of a silicon nitride film are formed on the semiconductor substrate 100. Next, a part of the second element isolation trench 202 is formed by etching the semiconductor substrate 100 using the first and second mask patterns (first etching). Thereafter, after removing the second mask pattern, the semiconductor device 100 is etched using the first mask pattern 400 to dig deeply into the second element isolation groove 202 and simultaneously form the buried word groove 301 (first Etching 2).
  • the second element isolation trench 202 since the second element isolation trench 202 is partially formed in the first step, it becomes deeper than the buried word trench 301 by that amount. In the second etching, the second element isolation trench 202 and the buried word trench 301 can be formed simultaneously. In this example, a second element isolation trench 202 having a depth of 270 nm and a width of 17 nm and a buried word trench 301 having a depth of 180 nm and a width of 18 nm are formed at a pitch of 124.5 nm.
  • a silicon oxide film (thermal oxide film) having a thickness of 5 nm is formed on the side surface and the bottom surface of the second element isolation trench 202 and the buried word trench 301 by an ISSG (In-Situ Steam Generation) oxidation method.
  • the ISSG oxidation method Si of the semiconductor substrate is oxidized at a ratio of approximately 1: 1. Therefore, a width of 19 nm between the second element isolation trench 202 and the buried word trench 301 and a width of 18 between the two buried word trenches 301 are obtained.
  • An area of the semiconductor substrate 100 of 5 nm is left.
  • the widths of the second element isolation trench 202 and the buried word trench 301 after ISSG oxidation are 12 nm and 13 nm, respectively.
  • the silicon oxide film on the inner wall surface of the second element isolation trench 202 is referred to as an ISSG oxide film 203
  • the silicon oxide film on the inner wall surface of the buried word groove 301 is referred to as a cell gate insulating film 302.
  • the gate metal 303 is embedded in the remaining trenches of the second element isolation trench 202 and the buried word trench 301 by ALD (Atomic Layer Deposition), and then the gate metal 303 is etched back.
  • the upper surface is retracted below the surface of the semiconductor substrate 100.
  • the etch back is performed so that the upper surface of the gate metal 303 is positioned at a height of 80 nm upward from the bottom surface of the buried word groove 301.
  • a cap insulating film 304 made of a silicon nitride film is formed by the ALD method so as to bury the second element isolation groove 202 and the remaining groove of the buried word groove 301.
  • the cap insulating film 304 is planarized by CMP until the surface of the first mask pattern 400 is exposed. Thereby, the second element isolation region 201 and the buried word line are completed.
  • the second element isolation region 201 includes an ISSG oxide film 203 provided on the inner wall of the second element isolation groove 202, a gate metal 303 provided below the second element isolation groove 202, and the second element isolation groove 202.
  • a cap insulating film 304 provided on the upper portion of the substrate.
  • the buried word line is composed of a gate metal 303.
  • the second element isolation groove 202 and the buried word groove 301 can be formed in a self-aligning manner by using the SATP method.
  • the second element isolation groove 202 is also embedded with the gate metal 303 in the same manner as the buried word groove 301.
  • the surface of the semiconductor substrate 100 constituting the inner wall is likely to be depleted, and the element isolation characteristics are deteriorated. As a result, the device characteristics of the semiconductor device are deteriorated.
  • the method disclosed in Japanese Patent Application Laid-Open No. 2012-99793 requires a step of superposing and forming the first trench for the element isolation region and the second trench for the gate electrode. For this reason, it becomes difficult to form the source / drain layer in the portion where the groove interval is narrow due to the misalignment of the first and second grooves, and the miniaturization of the device has reached the limit.
  • One embodiment is: Forming a first groove having a first depth and a second groove having a second depth shallower than the first depth in the semiconductor substrate; Forming an insulating film on an inner wall surface of each of the first and second grooves; A step of burying each of the first and second grooves with a first burying material made of an insulating material through the insulating film; Forming a first mask layer covering the first embedded material; Selectively removing a part of the first mask layer so that the first embedding material for embedding the second groove is exposed; Selectively removing the first embedded material for burying the second groove by etching using the first mask layer; Burying a lower portion of the second groove with a first conductive material; Burying an upper portion of the second groove with a second burying material so as to cover the first conductive material;
  • the present invention relates to a method for manufacturing a semiconductor device.
  • FIG. 1 is a cross-sectional view showing an example of a method for manufacturing a semiconductor device of the present invention.
  • a method for manufacturing a semiconductor device of the present invention will be described with reference to FIG.
  • a deep second element isolation groove (first groove) 202 having a first depth D 1 to the surface of the semiconductor substrate 100, the first depth D 1 A buried word groove (second groove) 301 having a shallower second depth D 2 is formed. That is, a first mask pattern (corresponding to a first interlayer insulating film) 400 made of a silicon oxide film and a second mask pattern (not shown) made of a silicon nitride film are formed on the semiconductor substrate 100. Next, by etching the semiconductor substrate 100 using the first and second mask patterns, the second element isolation groove 202 shallower than the first depth D 1 is formed in a portion where the second element isolation groove 202 is formed.
  • a part (not shown; third groove) is formed (first etching). Thereafter, after removing the second mask pattern, the bottom of the second element isolation trench 202 is dug deeply by etching the semiconductor substrate 100 using the first mask pattern, and the buried word trench 301 is simultaneously formed ( Second etching).
  • Second etching a second element isolation trench 202 having a depth of 270 nm and a width of 17 nm and a buried word trench 301 having a depth of 180 nm and a width of 18 nm are formed at a pitch of 124.5 nm.
  • the second element isolation trench 202 is a trench that extends in the Y direction and partitions the active region 101 on both sides in the extending direction (W direction).
  • an ISSG oxide film (insulating film) 203 having a thickness of 5 nm is formed on the inner wall surface of the second element isolation trench 202 by ISSG oxidation, and cell gate insulation having a thickness of 5 nm is formed on the inner wall surface of the buried word groove 301.
  • a film (insulating film) 302 is formed.
  • a silicon nitride film (such as LPCVD (Low Pressure Chemical Vapor Deposition) method and ALD (Atomic Layer Deposition) method) is used to bury the second element isolation trench 202 and the buried word trench 301 in the trench.
  • the surface of the silicon nitride film 204 is planarized by etch back.
  • a silicon oxide film (first mask layer) 205 is formed on the silicon nitride film 204.
  • first bit line contact trench 450 reaching the top of the first bit line is formed.
  • the first bit line contact groove 450 is formed so that both ends of the first bit line contact groove 450 are in contact with the central portion of the upper part of the two adjacent word grooves 301.
  • the width of the first bit line contact groove 450 is 41.5 nm, and it is not necessary to use a process corresponding to miniaturization such as double patterning, and the number of processes can be reduced and the manufacturing cost can be reduced.
  • the silicon nitride film 204 in the buried word groove 301 is removed and the opening width of the first bit line contact groove 450 is widened.
  • the opening width of the first bit line contact groove 450 is set to 64.5 nm by this wet etching process.
  • the second element isolation trench 202 and the buried word trench 301 are buried by any one of LPCVD (Low Pressure Chemical Vapor Deposition) method and ALD (Atomic Layer Deposition) method.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • ALD Advanced Layer Deposition
  • the gate metal 303 is formed, the upper surface of the gate metal (first conductive material) 303 is retracted to the bottom of the buried word groove 301 by etch back.
  • silicon nitride having a thickness of 23 nm is embedded so as to bury the remaining upper portion of the buried word groove 301 by one of LPCVD (Low Pressure Chemical Vapor Deposition) method and ALD (Atomic Layer Deposition) method.
  • a cap insulating film (second burying material) 304 made of a film is formed. Thereafter, the cap insulating film 304 and a part of the first mask pattern 400 are removed by etch back, and the surface of the semiconductor substrate 100 is exposed at the bottom of the first bit line contact trench 450. In this example, the first mask pattern 400 is left until the thickness becomes 20 nm. Further, the first bit line contact trench 450 becomes narrower by the thickness of the cap insulating film 304 and becomes the second bit contact trench 452.
  • the second element isolation region 201 composed of the ISSG oxide film 203 and the silicon nitride film 204 is formed in the second element isolation trench 202.
  • a buried word line (gate electrode) made of a gate metal 303 is formed in the buried word groove 301.
  • the second element isolation trench 202 and the buried word trench 301 having different depths are formed by the SATP method in the step of FIG. 1A. For this reason, a semiconductor device corresponding to miniaturization can be manufactured at low cost.
  • the first bit line contact groove 450 having a relatively wide width is formed in the step of FIG. 1B. For this reason, it is not necessary to use a process corresponding to miniaturization such as double patterning, and the number of processes can be reduced and the manufacturing cost can be reduced.
  • the second element isolation region 201 of the semiconductor device formed by the above manufacturing method is made of an insulating material. For this reason, as in the semiconductor device disclosed in Japanese Patent Application Laid-Open No. 2012-134395, the surface of the semiconductor substrate 100 constituting the inner wall of the second element isolation trench 202 is depleted and the element isolation characteristics are deteriorated. It is possible to prevent the device characteristics from deteriorating.
  • the “first groove”, the “second groove”, and the “third groove” described in the claims are respectively “second elements having a first depth D 1 ”.
  • separation groove 202 corresponds to the "buried word groove 301 "and the” second element isolation groove 202 of the middle shallow manufacture than the first depth D 1 ".
  • the “insulating film” recited in the claims corresponds to the “ISSG oxide film 203” and the “cell gate insulating film 302”.
  • First embedded material” and “second embedded material” described in the claims correspond to “silicon nitride film 204” and “cap insulating film 304”, respectively.
  • the “first mask layer” recited in the claims corresponds to the silicon oxide film 205.
  • First conductive material” and “second conductive material” recited in the claims correspond to “gate metal 303” and “bit line contact plug 451”, respectively.
  • FIG. 2 is a plan view showing a memory cell region of the semiconductor device of this embodiment, and a part of the structure is omitted.
  • 3 is a cross-sectional view of the semiconductor device of FIG. 2 in the AA direction.
  • a peripheral circuit region in which a circuit for controlling the operation of the DRAM is arranged is provided around the memory cell region.
  • the surface of the semiconductor substrate 100 extends in a third direction (W direction) inclined with respect to the first direction (X direction) and extends in the second direction (Y direction).
  • the first element isolation region 200 that is repeatedly disposed is disposed.
  • the second element isolation region 201 extending in the Y direction and repeatedly arranged in the X direction, and the semiconductor substrate 100 between the second element isolation regions 201 extending in the Y direction and 3 A buried word line 300 to be divided is arranged.
  • the second element isolation trench 202 for the second element isolation region 201 and the buried word trench 301 for the buried word line 300 are formed by the SATP method.
  • the surface of the semiconductor substrate 100 is repeatedly arranged in the X direction and the Y direction, and is divided into active regions 101 divided into three in the X direction by two embedded word lines 300, respectively.
  • the surface of the active region 101 divided into three is composed of an impurity diffusion layer (not shown), the central portion is one of the source and drain regions, and the outer two regions are the other of the source and drain regions.
  • the central portion of the active region 101 divided into three is connected to the bit line 500 through a bit contact plug (not shown).
  • the bit line 500 extends in the fourth direction (V direction) inclined with respect to the first direction (X direction) above the central portion of the active region 101, and the second element isolation on the first element isolation region 200. It has a meandering shape extending in the W direction overlapping the region 201.
  • the semiconductor substrate 100 is partitioned by a first element isolation region 200 (not shown) extending in the W direction and a second element isolation region 201 extending in the Y direction and repeating in the X direction.
  • the active region 101 that repeats in the X direction and the Y direction is arranged.
  • the active region 101 is divided into three by the buried word line 300.
  • an ISSG oxide film (insulating film) 203 is formed thinly (for example, 5 nm) on the side and bottom surfaces of the second element isolation groove (first groove) 202 having the first depth D1.
  • the second element isolation trench 202 is embedded with an element isolation insulating film 204 (first embedded material).
  • a cell gate insulating film 302 that is an ISSG oxide film (insulating film) 203 is formed on the side and bottom surfaces of the buried word groove (second groove) 301 having a second depth D 2 shallower than the first depth D 1.
  • a region above the gate metal 303 in the buried word groove 301 is buried with a cap insulating film (second buried material) 304.
  • the surface of the active region 101 divided into three by the buried word line 300 is composed of an impurity diffusion layer (not shown).
  • the central portion is one of the source and drain regions, and the two outer regions are the source and drain regions. Configure the other.
  • the source and drain regions, the cell gate insulating film 302, and the buried word line 300 constitute a transistor.
  • two transistors are arranged in one active region 101 defined by the first and second element isolation regions 200 and 201, and impurity diffusion constituting the central active region 101 is performed.
  • the layer (one of the source and drain regions) is shared by the two transistors.
  • a bit line contact plug (second conductive material) 451 is arranged so as to be connected to the central portion (one of the source and drain regions) of the active region 101 divided into three by the buried word line 300.
  • a meandering bit line 500 and a cover insulating film 501 thereon are arranged so as to be connected to the upper surface of the bit line contact plug 451 aligned in the X direction.
  • a second interlayer insulating film 600 is arranged between the meandering bit line 500 and the cover insulating film 501.
  • a capacitive contact plug 700 is arranged so as to penetrate through the second interlayer insulating film 600 and connect to two outer regions (the other of the source and drain regions) of the active region 101 divided into three.
  • a stopper film 780 is disposed on the upper surface of the second interlayer insulating film 600 including the upper surface of the capacitor contact plug 700.
  • a capacitor 800 including a lower electrode 801, a capacitor insulating film 802, and an upper electrode 803 is disposed so as to penetrate the stopper film 780 and connect to the upper surface of the capacitor contact plug 700.
  • a support film 804 is in contact with a part of the outer wall side surface of the lower electrode 801 for the purpose of preventing the lower electrode 801 from collapsing.
  • the capacitor 800 is a crown type in which the capacitor insulating film 802 and the upper electrode 803 are sequentially formed on the inner wall surface and the outer wall surface of the lower electrode 801.
  • the structure of the capacitor 800 is not limited to the crown type. That is, the capacitor 800 may be a cylinder type in which the capacitor insulating film 802 and the upper electrode 803 are formed in order on the inner wall surface of the lower electrode 801.
  • a fourth interlayer insulating film 900 and a protective insulating film 930 are disposed on the capacitor 800.
  • a second element isolation groove (first groove) 202 having a first depth D 1 and a second depth D shallower than the first depth D 1 are obtained by the SATP method.
  • the specific formation process and formation conditions of the second element isolation trench 202 and the buried word trench 301 are the same as the method described in FIG. 1A.
  • an ISSG oxide film having a thickness of 5 nm is formed on the side and bottom surfaces of the second element isolation trench 202 and the buried word trench 301 by ISSG (In-Situ Steam Generation) oxidation method under the same method and conditions as in FIG. 1A.
  • ISSG In-Situ Steam Generation
  • (Insulating film) 203 and cell gate insulating film 302 are formed.
  • an element isolation insulating film (first embedded material) 204 which is a silicon nitride film, is formed to a thickness of 50 nm by one of LPCVD and ALD, and the second element isolation trench is formed. 202 and the remaining groove of the buried word groove 301 are buried.
  • a sacrificial oxide film (first mask layer) 205 that is a silicon oxide film is formed on the element isolation insulating film 204 to a thickness of 50 nm. Film.
  • a resist 91 is applied on the entire surface of the sacrificial oxide film 205.
  • a lithography process using an ArF laser and a dry etching process of the sacrificial oxide film 205, the element isolation insulating film 204, and the first mask pattern 400 using the resist 91 as a mask are performed.
  • a first bit line contact groove 450 that exposes the surface of the semiconductor substrate 100 between the two buried word grooves 301 is formed.
  • the width of the first bit line contact groove 450 is set such that both ends of the first bit line contact groove 450 reach the center of the adjacent buried word line 300.
  • the width of the first bit line contact groove 450 is 41.5 nm, and the bit line contact groove 450 can be formed without using double patterning. As a result, cost reduction can be realized.
  • the element isolation insulating film 204 in the two buried word grooves 301 appearing on the bottom surface of the first bit line contact groove 450 is removed.
  • the width of the first bit line contact groove 450 is increased.
  • the width of the first bit line contact groove 450 is 64.5 nm.
  • the gate metal (first metal) made of titanium nitride is used to fill the buried word groove 301 and the first bit line contact groove 450 by either one of the LPCVD method and the ALD method.
  • a conductive material 303 is deposited to a thickness of 50 nm. Note that a conductive material containing at least a metal such as titanium or tungsten can be used as the material of the gate metal 303 in addition to titanium nitride.
  • an SFD (Sequential Flow Deposition) method can also be used for forming the gate metal 303 as a method having excellent coverage.
  • crystal nuclei are formed by an ALD method in which, in the first nucleation step, a cycle including a step of alternately supplying a source gas and a reducing gas is performed one or more times. Thereafter, in a film forming process performed continuously, a gate metal is formed by performing crystal growth using a crystal nucleus as a seed by a CVD method in which a source gas and a reducing gas are simultaneously supplied.
  • the upper portion of the gate metal 303 is removed by etching back so that only the gate metal 303 from the bottom surface of the buried word groove 301 to 120 nm is left.
  • the groove remaining on the gate metal 303 in the buried word groove 301 is buried by either one of the LPCVD method and the ALD method, and the side surface of the first bit line contact groove 450 is formed on the side surface.
  • a cap insulating film (second burying material) 304 is formed to a thickness of 50 nm so as to form a wall.
  • the film 205, the first interlayer insulating film 400, and the element isolation insulating film 204 are etched.
  • the etch back is performed so that the first interlayer insulating film 400 remains 20 nm.
  • the first bit line contact trench 450 is narrowed by the width of the cap insulating film 304 on the buried word line 300 to become a second bit contact trench 452.
  • bit line contact plug (second conductive material) 451 is formed by embedding a DOPOS (Doped POlySilicon) film in the second bit contact groove 452.
  • a conductive material and an insulating film are formed on the entire surface of the semiconductor substrate 100.
  • the bit line 500 and the cover insulating film 501 are formed by patterning.
  • the capacitor contact plug 700 that penetrates the first and second interlayer insulating films 400 and 700 and is connected to the two regions outside the active region 101 is formed.
  • a stopper film 780 and a third interlayer insulating film and support film 804 are formed on the second interlayer insulating film 600.
  • a lower electrode 801 that penetrates the third interlayer insulating film and the support film 804 and reaches the capacitor contact plug 700 is formed.
  • the capacitor insulating film 802 and the upper electrode 803 are formed on the lower electrode 801 to complete the capacitor 800. Thereafter, a fourth interlayer insulating film 900 and a protective insulating film 930 are formed so as to cover the upper electrode 803 of the capacitor 800. Thereby, the semiconductor device 1 of this embodiment is completed.
  • the second element isolation trench 202 and the buried word trench 301 having different depths can be formed by the SATP method in the step of FIG. 4 with a small number of steps. Therefore, it is possible to manufacture a semiconductor device corresponding to miniaturization at low cost.
  • the first bit line contact groove 450 having a relatively wide width (41.5 nm) is formed in the step of FIG. For this reason, it is not necessary to use a process corresponding to miniaturization such as double patterning, and the number of processes can be reduced and the manufacturing cost can be reduced.
  • the second element isolation region 201 of the semiconductor device formed by the above manufacturing method includes an ISSG oxide film 203 which is an insulating material and an element isolation insulation. It consists of a film 204.
  • the silicon nitride film is used as the first burying material and the second burying material, but the first burying material is not limited to the silicon nitride film as long as it is an insulating material.
  • the first burying material and the second burying material can include an insulating material containing at least silicon.

Abstract

　半導体基板内に第１の溝と第１の溝より浅い第２の溝とを形成する工程と、第１および第２の溝の各々の内壁面上に絶縁膜を形成する工程と、絶縁膜を介して第１および第２の溝の各々を絶縁材料からなる第１の埋設材料で埋設する工程と、第１の埋設材料を覆う第１のマスク層を形成する工程と、第２の溝を埋設する第１の埋設材料が露出するように第１のマスク層の一部を選択的に除去する工程と、第１のマスク層を用いたエッチングにより第２の溝を埋設する第１の埋設材料を選択的に除去する工程と、第２の溝の下部を第１の導電材料で埋設する工程と、第１の導電材料を覆うように第２の溝の上部を第２の埋設材料で埋設する工程と、を有する半導体装置の製造方法。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の半導体装置では、素子分離領域用の溝と、素子分離領域用の溝よりも浅い埋め込みワード線（ゲート電極）用の溝を形成する必要がある。
　特開２０１２－１３４３９５号公報には、素子分離領域用の第１の溝と、第１の溝よりも浅いゲート電極用の第２の溝を同時に形成するＳＡＴＰ（Ｓｅｌｆ　Ａｌｉｇｎ　Ｔｒｉｐｌｅ　Ｐａｔｔｅｒｎ；以下、「ＳＡＴＰ」と記載する）法が開示されている。特開２０１２－１３４３９５号公報の方法では、ＳＡＴＰ法により、第１および第２の溝を形成後、双方の溝の下部を導電物で埋設し、その上部を絶縁物で埋設する技術が開示されている。
　特開２０１２－９９７９３号公報には、互いに深さの異なる２種類の溝を形成する方法が開示されている。この方法では、素子分離領域用の深い第１の溝を形成した後、第１の溝内を絶縁物で埋設する。次に、第１の溝より浅いゲート電極用の第２の溝を形成した後、その下部を導電物で埋設し、更にその導電物を覆うように上部を絶縁物で埋設する。
特開２０１２－１３４３９５号公報 特開２０１２－９９７９３号公報
　以下では、図１４を参照して、特開２０１２－１３４３９５号公報の半導体装置の製造方法の問題点を説明する。
　図１４Ａに示すように、ＳＡＴＰ法により、深い第２素子分離溝２０２と、浅い埋め込みワード溝３０１を形成する。具体的には、半導体基板１００上に、シリコン酸化膜からなる第１のマスクパターン４００と、シリコン窒化膜からなる第２のマスクパターン（図示せず）を形成する。次に、第１および第２のマスクパターンを用いた半導体基板１００のエッチングにより、第２素子分離溝２０２の一部を形成する（第１のエッチング）。この後、第２のマスクパターンを除去した後、第１のマスクパターン４００を用いた半導体基板１００のエッチングにより、第２素子分離溝２０２を深く掘り下げると共に、埋め込みワード溝３０１を同時に形成する（第２のエッチング）。この際、第２素子分離溝２０２は第１の工程で予めその一部を形成したため、その分だけ、埋め込みワード溝３０１よりも深くなる。また、第２のエッチングでは、第２素子分離溝２０２と埋め込みワード溝３０１を同時に形成することができる。本例では、１２４．５ｎｍピッチで深さ２７０ｎｍ、幅１７ｎｍの第２素子分離溝２０２と、深さ１８０ｎｍ，幅１８ｎｍの埋め込みワード溝３０１を形成する。
　次に、ＩＳＳＧ（Ｉｎ－Ｓｉｔｕ　Ｓｔｅａｍ　Ｇｅｎｅｒａｔｉｏｎ）酸化法により、第２素子分離溝２０２と埋め込みワード溝３０１の側面と底面に、厚さ５ｎｍのシリコン酸化膜（熱酸化膜）を形成する。ＩＳＳＧ酸化法では、ほぼ１：１の割合で半導体基板のＳｉを酸化するので、第２素子分離溝２０２と埋め込みワード溝３０１の間に幅１９ｎｍ、２本の埋め込みワード溝３０１の間に幅１８．５ｎｍの半導体基板１００の領域が残される。また、ＩＳＳＧ酸化後の第２素子分離溝２０２および埋め込みワード溝３０１の溝幅はそれぞれ、１２ｎｍおよび１３ｎｍとなる。以降では、説明の便宜のため、第２素子分離溝２０２の内壁面上のシリコン酸化膜をＩＳＳＧ酸化膜２０３、埋め込みワード溝３０１の内壁面上のシリコン酸化膜をセルゲート絶縁膜３０２と称する。
　図１４Ｂに示すように、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、第２素子分離溝２０２と埋め込みワード溝３０１の残された溝内にゲートメタル３０３を埋設した後、ゲートメタル３０３のエッチバックを行ってその上面を、半導体基板１００の表面よりも下まで後退させる。本例では、ゲートメタル３０３の上面が、埋め込みワード溝３０１の底面から上方に８０ｎｍの高さに位置するようにエッチバックを行う。
　図１４Ｃに示すように、ＡＬＤ法により、第２素子分離溝２０２と埋め込みワード溝３０１の残された溝内を埋設するように、シリコン窒化膜からなるキャップ絶縁膜３０４を形成する。次に、ＣＭＰ法により、第１のマスクパターン４００の表面が露出するまでキャップ絶縁膜３０４を平坦化する。これにより、第２素子分離領域２０１と埋め込みワード線が完成する。第２素子分離領域２０１は、第２素子分離溝２０２の内壁上に設けられたＩＳＳＧ酸化膜２０３と、第２素子分離溝２０２の下部に設けられたゲートメタル３０３と、第２素子分離溝２０２の上部に設けられたキャップ絶縁膜３０４とから構成される。埋め込みワード線は、ゲートメタル３０３から構成される。
　上記のように特開２０１２－１３４３９５号公報の方法では、ＳＡＴＰ法を利用することにより、自己整合的に第２素子分離溝２０２と埋め込みワード溝３０１を形成できる。しかしながら、特開２０１２－１３４３９５号公報の方法では、埋め込みワード溝３０１と同様に、第２素子分離溝２０２もゲートメタル３０３で埋設されるため、仕事関数の差により、第２素子分離溝２０２の内壁を構成する半導体基板１００の表面が空乏化しやすくなり、素子分離特性を悪化させていた。この結果、半導体装置の装置特性を劣化させていた。
　また、特開２０１２－９９７９３号公報の方法では、素子分離領域用の第１の溝と、ゲート電極用の第２の溝を重ね合わせて形成する工程が必要となる。このため、第１および第２の溝の重ね合わせずれにより、溝間隔が狭い部分にソース・ドレイン層を形成することが困難となり、装置の微細化が限界に達していた。
　一実施形態は、
　半導体基板内に、第１の深さの第１の溝と、前記第１の深さより浅い第２の深さの第２の溝と、を形成する工程と、
　前記第１および前記第２の溝の各々の内壁面上に絶縁膜を形成する工程と、
　前記絶縁膜を介して、前記第１および前記第２の溝の各々を、絶縁材料からなる第１の埋設材料で埋設する工程と、
　前記第１の埋設材料を覆う第１のマスク層を形成する工程と、
　前記第２の溝を埋設する前記第１の埋設材料が露出するように、前記第１のマスク層の一部を選択的に除去する工程と、
　前記第１のマスク層を用いたエッチングにより、前記第２の溝を埋設する前記第１の埋設材料を選択的に除去する工程と、
　前記第２の溝の下部を、第１の導電材料で埋設する工程と、
　前記第１の導電材料を覆うように、前記第２の溝の上部を、第２の埋設材料で埋設する工程と、
　を有する、半導体装置の製造方法に関する。
　第１の溝内に導電材料を埋設することによる装置特性の劣化を防ぐと共に、微細化に対応した半導体装置を提供することができる。
本発明の半導体装置の製造方法の一例を説明する図である。 第１実施例の半導体装置を説明する平面図である。 第１実施例の半導体装置を説明する断面図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 第１実施例の半導体装置の製造方法を説明する図である。 従来技術の半導体装置の製造方法を説明する図である。
　図１は、本発明の半導体装置の製造方法の一例を表す断面図である。以下では、図１を参照して、本発明の半導体装置の製造方法を説明する。
　図１Ａに示すように、ＳＡＴＰ法により、半導体基板１００の表面に対して第１の深さＤ1を有する深い第２素子分離溝（第１の溝）２０２と、第１の深さＤ1よりも浅い第２の深さＤ2を有する埋め込みワード溝（第２の溝）３０１を形成する。すなわち、半導体基板１００上に、シリコン酸化膜からなる第１のマスクパターン（第１層間絶縁膜に相当する）４００と、シリコン窒化膜からなる第２のマスクパターン（図示せず）を形成する。次に、第１および第２のマスクパターンを用いた半導体基板１００のエッチングにより、第２素子分離溝２０２を形成する部分に、第1の深さＤ1よりも浅い第２素子分離溝２０２の一部（図示していない；第３の溝）を形成する（第１のエッチング）。この後、第２のマスクパターンを除去した後、第１のマスクパターンを用いた半導体基板１００のエッチングにより、第２素子分離溝２０２の底部を深く掘り下げると共に、埋め込みワード溝３０１を同時に形成する（第２のエッチング）。本例では、１２４．５ｎｍピッチで深さ２７０ｎｍ、幅１７ｎｍの第２素子分離溝２０２と、深さ１８０ｎｍ，幅１８ｎｍの埋め込みワード溝３０１を形成する。第２素子分離溝２０２は、Ｙ方向に延在して、活性領域１０１をその延在方向（Ｗ方向）の両側で区画する溝である。
　次に、ＩＳＳＧ酸化法により、第２素子分離溝２０２の内壁面上に厚さ５ｎｍのＩＳＳＧ酸化膜（絶縁膜）２０３を形成し、埋め込みワード溝３０１の内壁面上に厚さ５ｎｍのセルゲート絶縁膜（絶縁膜）３０２を形成する。ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法のうち何れか１つの方法により、第２素子分離溝２０２と埋め込みワード溝３０１の溝内を埋設するように、シリコン窒化膜（第１の埋設材料）２０４を形成した後、エッチバックによりシリコン窒化膜２０４の表面を平坦化する。この後、シリコン窒化膜２０４上にシリコン酸化膜（第1のマスク層）２０５を形成する。
　図１Ｂに示すように、公知のフォトリソグラフィー技術およびドライエッチング技術を利用して、第１のマスクパターン４００、シリコン窒化膜２０４およびシリコン酸化膜２０５を貫通して、隣接する２つの埋め込みワード溝３０１の上部に達する第１ビット線コンタクト溝４５０を形成する。本例では、第１ビット線コンタクト溝４５０の両端が、隣接する２つのワード溝３０１の上部の中央部分に接するように、第１ビット線コンタクト溝４５０を形成する。このため、第１ビット線コンタクト溝４５０の幅は４１．５ｎｍとなり、ダブルパターニング等の微細化に対応した工程を用いる必要はなく、工程数を低減して製造コストを削減することができる。
　次に、ウェットエッチングを行うことにより、埋め込みワード溝３０１内のシリコン窒化膜２０４を除去すると共に、第１ビット線コンタクト溝４５０の開口幅を広げる。本例では、このウェットエッチング工程により、第１ビット線コンタクト溝４５０の開口幅を６４．５ｎｍとする。
　図１Ｃに示すように、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法のうち何れか１つの方法により、第２素子分離溝２０２と埋め込みワード溝３０１内を埋設するようにゲートメタル３０３を形成した後、エッチバックにより埋め込みワード溝３０１の底部にまでゲートメタル（第１の導電材料）３０３の上面を後退させる。次に、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法のうち何れか１つの方法により、埋め込みワード溝３０１の残った上部を埋設するように、厚さが２３ｎｍのシリコン窒化膜からなるキャップ絶縁膜（第２の埋設材料）３０４を形成する。この後、エッチバックによりキャップ絶縁膜３０４および第１のマスクパターン４００の一部を除去して、第１ビット線コンタクト溝４５０の底部に半導体基板１００の表面を露出させる。本例では、第１のマスクパターン４００を厚さが２０ｎｍとなるまで残す。また、第１ビット線コンタクト溝４５０は、キャップ絶縁膜３０４の膜厚分だけその幅が狭くなり、第２ビットコンタクト溝４５２となる。
　これにより、第２素子分離溝２０２内には、ＩＳＳＧ酸化膜２０３とシリコン窒化膜２０４からなる第２素子分離領域２０１が形成される。また、埋め込みワード溝３０１内には、ゲートメタル３０３からなる埋め込みワード線（ゲート電極）が形成される。
　上記製造方法では、図１Ａの工程において、ＳＡＴＰ法により、互いに深さの異なる第２素子分離溝２０２と埋め込みワード溝３０１を形成する。このため、低コストで、微細化に対応した半導体装置を製造することができる。
　また、上記製造方法では、図１Ｂの工程において、比較的、広い幅の第１ビット線コンタクト溝４５０を形成する。このため、ダブルパターニング等の微細化に対応した工程を用いる必要はなく、工程数を低減して製造コストを削減することができる。
　更に、上記製造方法では、特開２０１２－１３４３９５号公報の半導体装置とは異なり、上記製造方法により形成した半導体装置の第２素子分離領域２０１は、絶縁材料からなる。このため、特開２０１２－１３４３９５号公報の半導体装置のように、第２素子分離溝２０２の内壁を構成する半導体基板１００の表面が空乏化して素子分離特性が悪化し、結果的に半導体装置の装置特性が劣化することを防止できる。
　以下に、本発明を適用した実施例について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、厚みの比率、およびハッチング等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
　なお、下記実施例では、特許請求の範囲に記載の「第１の溝」、「第２の溝」および「第３の溝」はそれぞれ、「第1の深さＤ1を有する第２素子分離溝２０２」、「埋め込みワード溝３０１」および「第1の深さＤ1よりも浅い製造途中の第２素子分離溝２０２」に相当する。
特許請求の範囲に記載の「絶縁膜」は、「ＩＳＳＧ酸化膜２０３」および「セルゲート絶縁膜３０２」に相当する。
特許請求の範囲に記載の「第1の埋設材料」および「第２の埋設材料」はそれぞれ、「シリコン窒化膜２０４」および「キャップ絶縁膜３０４」に相当する。
特許請求の範囲に記載の「第1のマスク層」はシリコン酸化膜２０５に相当する。
特許請求の範囲に記載の「第1の導電材料」および「第２の導電材料」はそれぞれ、「ゲートメタル３０３」および「ビット線コンタクトプラグ４５１」に相当する。
　（第１実施例）
　本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である半導体装置１の製造方法に関するものである。図２は、本実施例の半導体装置のメモリセル領域を表す平面図であり一部の構造を省略している。図３は、図２の半導体装置のＡ－Ａ方向の断面図である。なお、図２および３には示していないが、メモリセル領域の周囲にはＤＲＡＭの作動を制御する回路が配置された周辺回路領域が設けられている。
　図２に示すように、半導体基板１００の表面に、第１の方向（Ｘ方向）に対して傾いた第３の方向（Ｗ方向）に延在して、第２の方向（Ｙ方向）に繰り返し配置された第１素子分離領域２００が配置される。
　次に、Ｙ方向に延在して、Ｘ方向に繰り返して配置された第２素子分離領域２０１と、同じくＹ方向に延在して、第２素子分離領域２０１の間の半導体基板１００を３分する埋め込みワード線３００が配置されている。後述するように、第２素子分離領域２０１用の第２素子分離溝２０２と、埋め込みワード線３００用の埋め込みワード溝３０１は、ＳＡＴＰ法によって形成される。これにより、半導体基板１００の表面は、Ｘ方向ならびにＹ方向に繰り返し配置され、それぞれ二つの埋め込みワード線３００でＸ方向に３分される活性領域１０１に区画される。３分された活性領域１０１の表面は不純物拡散層（図示せず）から構成されており、中央部はソースおよびドレイン領域の一方、外側の２つの領域はソースおよびドレイン領域の他方を構成する。
　３分された活性領域１０１の中央部は、図示しないビットコンタクトプラグ通してビット線５００に接続されている。ビット線５００は、活性領域１０１の中央部の上方では第１の方向（Ｘ方向）に対して傾いた第４の方向（Ｖ方向）に伸び、第１素子分離領域２００上では第２素子分離領域２０１と重なるＷ方向に伸びる蛇行形状を有する。
　図３に示すように、半導体基板１００の表面に、Ｗ方向に延在する図示しない第１素子分離領域２００と、Ｙ方向に延在してＸ方向に繰り返す第２素子分離領域２０１とで区画されて、Ｘ方向ならびにＹ方向に繰り返す活性領域１０１が配置される。活性領域１０１は、埋め込みワード線３００によって３分されている。第２素子分離領域２０１は、第1の深さＤ1を有する第２素子分離溝（第１の溝）２０２の側面と底面に、ＩＳＳＧ酸化膜（絶縁膜）２０３を薄く（例えば５ｎｍ）成膜し、更に第２素子分離溝２０２を素子分離絶縁膜２０４（第1の埋設材料）で埋設した構造を有する。
　第1の深さＤ1よりも浅い第２の深さＤ2を有する埋め込みワード溝（第２の溝）３０１の側面と底面には、ＩＳＳＧ酸化膜（絶縁膜）２０３であるセルゲート絶縁膜３０２が薄く（例えば５ｎｍ）成膜されており、埋め込みワード溝３０１の底面から半分程度（例えば８０ｎｍ）までの間はゲートメタル（第1の導電材料）３０３からなる埋め込みワード線（ゲート電極）で埋設されている。埋め込みワード溝３０１内の、ゲートメタル３０３の上部の領域はキャップ絶縁膜（第２の埋設材料）３０４で埋設されている。
　埋め込みワード線３００で３分された活性領域１０１の表面は不純物拡散層（図示せず）から構成されており、中央部はソースおよびドレイン領域の一方、外側の２つの領域はソースおよびドレイン領域の他方を構成する。このソースおよびドレイン領域と、セルゲート絶縁膜３０２と、埋め込みワード線３００とからトランジスタが構成される。なお、本実施例では、第１および第２素子分離領域２００、２０１で区画された一つの活性領域１０１内には２つのトランジスタが配置されており、中央部の活性領域１０１を構成する不純物拡散層（ソースおよびドレイン領域の一方）は、２つのトランジスタに共有されている。
　埋め込みワード線３００で３分された活性領域１０１の中央部（ソースおよびドレイン領域の一方）に接続するようにビット線コンタクトプラグ（第２の導電材料）４５１が配置されている。Ｘ方向に整列するビット線コンタクトプラグ４５１の上面に接続するように蛇行するビット線５００とその上のカバー絶縁膜５０１が配置されている。
　蛇行するビット線５００とカバー絶縁膜５０１の間には第２層間絶縁膜６００が配置されている。第２層間絶縁膜６００を貫通し活性領域１０１の３分された外側の２つの領域（ソースおよびドレイン領域の他方）に接続するように容量コンタクトプラグ７００が配置されている。
　容量コンタクトプラグ７００の上面を含む第２層間絶縁膜６００の上面にはストッパー膜７８０が配置されている。ストッパー膜７８０を貫通して容量コンタクトプラグ７００の上面に接続するように、下部電極８０１と、容量絶縁膜８０２と、上部電極８０３から構成されるキャパシタ８００が配置される。下部電極８０１の外壁側面の一部には、下部電極８０１の倒壊を防止する目的でサポート膜８０４が接している。本実施例では、キャパシタ８００は下部電極８０１の内壁面および外壁面上に容量絶縁膜８０２および上部電極８０３が順に形成されるクラウン型としたが、キャパシタ８００の構造はクラウン型に限定されない。すなわち、キャパシタ８００は、下部電極８０１の内壁面上に容量絶縁膜８０２および上部電極８０３が順に形成されるシリンダー型としても良い。
　キャパシタ８００上には、第４層間絶縁膜９００と保護絶縁膜９３０が配置されている。
　以下では、図３～１３を参照して本実施例の半導体装置の製造方法を説明する。
　図４に示すように、ＳＡＴＰ法により、第1の深さＤ1を有する第２素子分離溝（第1の溝）２０２と、第1の深さＤ1よりも浅い第２の深さＤ2を有する埋め込みワード溝（第２の溝）３０１を形成する。なお、第２素子分離溝２０２と埋め込みワード溝３０１の具体的な形成工程および形成条件は、図１Ａで説明した方法と同様の方法に従う。
　次に、図１Ａと同様の方法および条件で、ＩＳＳＧ（Ｉｎ－Ｓｉｔｕ　Ｓｔｅａｍ　Ｇｅｎｅｒａｔｉｏｎ）酸化法により、第２素子分離溝２０２と埋め込みワード溝３０１の側面と底面にそれぞれ、厚さ５ｎｍのＩＳＳＧ酸化膜（絶縁膜）２０３およびセルゲート絶縁膜３０２を形成する。
　図５に示すように、ＬＰＣＶＤ法およびＡＬＤ法のうち何れか１つの方法により、シリコン窒化膜である素子分離絶縁膜（第１の埋設材料）２０４を５０ｎｍ成膜して、第２素子分離溝２０２と埋め込みワード溝３０１の残された溝を埋設する。
　図６に示すように、エッチバックにより、素子分離絶縁膜２０４を平坦化した後、素子分離絶縁膜２０４上に、シリコン酸化膜である犠牲酸化膜（第1のマスク層）２０５を５０ｎｍ、成膜する。
　図７に示すように、犠牲酸化膜２０５上の全面に、レジスト９１を塗布する。次に、ＡｒＦレーザを用いたリソグラフィー工程と、レジスト９１をマスクに用いた犠牲酸化膜２０５、素子分離絶縁膜２０４および第１のマスクパターン４００のドライエッチング工程を行う。これにより、２本の埋め込みワード溝３０１の間の半導体基板１００の表面を露出させる第１ビット線コンタクト溝４５０を形成する。この際、第１ビット線コンタクト溝４５０の幅は、第１ビット線コンタクト溝４５０の両端が隣接する埋め込みワード線３００の中央まで達する幅とする。本実施例では第１ビット線コンタクト溝４５０の幅は４１．５ｎｍとなり、ダブルパターニングを用いなくてもビット線コンタクト溝４５０を形成することができる。この結果、コスト削減を実現できる。
　図８に示すように、ウェットエッチングを行うことにより、第１ビット線コンタクト溝４５０の底面に現れた２つの埋め込みワード溝３０１内の素子分離絶縁膜２０４を取除く。また、これと同時に第１ビット線コンタクト溝４５０の幅を広げる。この時点で、第１ビット線コンタクト溝４５０の幅は６４．５ｎｍとなる。
　図９に示すように、ＬＰＣＶＤ法およびＡＬＤ法のうち何れか１つの方法により、埋め込みワード溝３０１と第１ビット線コンタクト溝４５０内を埋設するように、窒化チタンであるゲートメタル（第１の導電材料）３０３を５０ｎｍ、成膜する。なお、ゲートメタル３０３の材料としては窒化チタン以外にも、チタンやタングステン等の金属を少なくとも含有する導電材料を使用することができる。また、ゲートメタル３０３の成膜には、ＬＰＣＶＤ法およびＡＬＤ法以外にもカバレッジの優れた方法として、ＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ　Ｆｌｏｗ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。ＳＦＤ法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを１回以上、行うＡＬＤ法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するＣＶＤ法により、結晶核を種にして結晶成長を行わせゲートメタルを形成する。
　図１０に示すように、エッチバックにより、埋め込みワード溝３０１の底面から１２０ｎｍまでのゲートメタル３０３のみを残すように、ゲートメタル３０３の上部を除去する。
　図１１に示すように、ＬＰＣＶＤ法およびＡＬＤ法のうち何れか１つの方法により、埋め込みワード溝３０１内のゲートメタル３０３上に残った溝を埋設し、第１ビット線コンタクト溝４５０の側面にサイドウォールを形成するように、キャップ絶縁膜（第２の埋設材料）３０４を５０ｎｍ、成膜する。
　図１２に示すように、エッチバックにより、第１ビット線コンタクト溝４５０の底面に活性領域１０１の表面が現れ、かつ、第１層間絶縁膜４００が表面に現れるまで、キャップ絶縁膜３０４、犠牲酸化膜２０５、第１層間絶縁膜４００および素子分離絶縁膜２０４のエッチングを行う。本実施例では、第１層間絶縁膜４００が２０ｎｍ、残るようにエッチバックを行う。エッチバック後、第１ビット線コンタクト溝４５０は、埋め込みワード線３００上のキャップ絶縁膜３０４の幅だけ狭くなり、第２ビットコンタクト溝４５２となる。
　図１３に示すように、第２ビットコンタクト溝４５２内にＤＯＰＯＳ（Ｄｏｐｅｄ　ＰＯｌｙＳｉｌｉｃｏｎ）膜を埋設することにより、ビット線コンタクトプラグ（第２の導電材料）４５１を形成する。
　図３に示すように、半導体基板１００上の全面に導電材料および絶縁膜を形成する。次に、それぞれパターニングすることにより、ビット線５００およびカバー絶縁膜５０１を形成する。半導体基板１００上の全面に第２層間絶縁膜６００を形成した後、第１および第２層間絶縁膜４００、７００を貫通して、活性領域１０１の外側の２つの領域に接続する容量コンタクトプラグ７００を形成する。第２層間絶縁膜６００上にストッパ－膜７８０および図示しない第３層間絶縁膜およびサポート膜８０４を形成する。第３層間絶縁膜およびサポート膜８０４を貫通して容量コンタクトプラグ７００に達する下部電極８０１を形成する。次に、メモリセル領域の第３層間絶縁膜を除去した後、下部電極８０１上に容量絶縁膜８０２および上部電極８０３を形成して、キャパシタ８００を完成させる。この後、キャパシタ８００の上部電極８０３を覆うように第４層間絶縁膜９００および保護絶縁膜９３０を形成する。これにより、本実施形態の半導体装置１が完成する。
　上記製造方法では、図４の工程において、ＳＡＴＰ法により、少ない工程数で、深さの異なる第２素子分離溝２０２と埋め込みワード溝３０１を形成することができる。従って、低コストで、微細化に対応した半導体装置を製造することができる。
　また、上記製造方法では、図７の工程において、比較的、広い幅（４１．５ｎｍ）の第１ビット線コンタクト溝４５０を形成する。このため、ダブルパターニング等の微細化に対応した工程を用いる必要はなく、工程数を低減して製造コストを削減することができる。
　更に、上記製造方法では、特開２０１２－１３４３９５号公報の半導体装置とは異なり、上記製造方法により形成した半導体装置の第２素子分離領域２０１は、絶縁材料であるＩＳＳＧ酸化膜２０３と素子分離絶縁膜２０４からなる。このため、特開２０１２－１３４３９５号公報の半導体装置のように、第２素子分離溝２０２の内壁を構成する半導体基板１００の表面が空乏化して素子分離特性が悪化し、結果的に半導体装置の装置特性が劣化することを防止できる。
　なお、上記実施例では、第１の埋設材料および第２の埋設材料としてシリコン窒化膜を用いたが、第１の埋設材料は絶縁材料である限りシリコン窒化膜に限定されない。例えば、第１の埋設材料および第２の埋設材料としては、少なくともシリコンを含有する絶縁材料を挙げることができる。
１．半導体装置
９１．レジスト
１００．半導体基板
１０１．活性領域
２００．第１素子分離領域
２０１．第２素子分離領域
２０２．第２素子分離溝
２０３、３０２．ＩＳＳＧ酸化膜
２０４．素子分離絶縁膜
２０５．犠牲酸化膜
３００．埋め込みワード線
３０１．埋め込みワード溝
３０２．セルゲート酸化膜
３０３．ゲートメタル
３０４．キャップ絶縁膜
４００．マスク酸化膜
４５０．第１ビット線コンタクト溝
４５１．ビット線コンタクトプラグ
４５２．第２ビットコンタクト溝
５００．ビット線
５０１．カバー絶縁膜
６００．第２層間絶縁膜
７００．容量コンタクトプラグ
７８０．ストッパー膜
８００．キャパシタ
８０１．下部電極
８０２．容量絶縁膜
８０３．上部電極
８０４．サポート膜
９００．第４層間絶縁膜
９３０．保護絶縁膜

Claims (6)

  1. 　半導体基板内に、第１の深さの第１の溝と、前記第１の深さより浅い第２の深さの第２の溝と、を形成する工程と、
    　前記第１および前記第２の溝の各々の内壁面上に絶縁膜を形成する工程と、
    　前記絶縁膜を介して、前記第１および前記第２の溝の各々を、絶縁材料からなる第１の埋設材料で埋設する工程と、
    　前記第１の埋設材料を覆う第１のマスク層を形成する工程と、
    　前記第２の溝を埋設する前記第１の埋設材料が露出するように、前記第１のマスク層の一部を選択的に除去する工程と、
    　前記第１のマスク層を用いたエッチングにより、前記第２の溝を埋設する前記第１の埋設材料を選択的に除去する工程と、
    　前記第２の溝の下部を、第１の導電材料で埋設する工程と、
    　前記第１の導電材料を覆うように、前記第２の溝の上部を、第２の埋設材料で埋設する工程と、
    　を有する、半導体装置の製造方法。
  2. 前記第１および第２の溝を形成する工程では、
    　複数の前記第２の溝を形成し、
    前記第２の埋設材料で埋設した後に、
    　隣り合う第２の溝の間に位置する前記半導体基板上の前記第２の埋設材料を除去して半導体基板を露出させる工程と、
    　前記露出した半導体基板に接触する第２の導電材料を形成する工程と、
    　を更に有する、請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の導電材料は、前記絶縁膜であるゲート絶縁膜を介して、前記第２の溝の下部を埋設する埋め込みワード線である、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１および第２の溝を形成する工程では、
    　第１のエッチングを行い、前記第１の溝を形成する部分に前記第１の深さより浅い第３の溝を形成する工程と、
    　前記第２の溝となる部分と前記第３の溝の底部の双方に第２のエッチングを行い、前記第２の深さの前記第２の溝と、前記第１の深さの第１の溝を形成する工程と、
    　を有する、請求項１～３の何れか１項に記載の半導体装置の製造方法。
  5. 　前記第１の埋設材料および前記第２の埋設材料の両方は、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法のうち何れか１つの方法で形成した、少なくともシリコンを含有する絶縁材料である、請求項１～４の何れか１項に記載の半導体装置の製造方法。
  6. 　前記第１の導電材料は、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法のうち何れか１つの方法で形成した、少なくともチタンおよびタングステンのうち何れか一方を含有する導電材料である、請求項１～５の何れか１項に記載の半導体装置の製造方法。
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