TW201503302A - 半導體裝置之製造方法 - Google Patents

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Takashi Shinhara
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Abstract

一種半導體裝置之製造方法，其特徵為，具備有：在半導體基板內，形成第1溝和較第1溝而更淺之第2溝之工程；和在第1以及第2之溝的各別之內壁面上形成絕緣膜之工程；和隔著絕緣膜，而將第1以及第2溝之各者藉由由絕緣材料所成之第1埋設材料來進行埋設之工程；和形成將第1埋設材料作覆蓋之第1遮罩層之工程；和以使埋設於第2溝之第1埋設材料露出的方式，來將第1遮罩層之一部分選擇性地除去之工程；和藉由使用有第1遮罩層之蝕刻，來將埋設於第2溝之第1埋設材料選擇性地除去之工程；和將第2溝之下部藉由第1導電材料來作埋設之工程；和以將第1導電材料作覆蓋的方式，來將第2溝之上部藉由第2埋設材料而作埋設之工程。

Description

半導體裝置之製造方法
本發明，係有關於半導體裝置之製造方法。
在DRAM(Dynamic Random Access Memory)等之半導體裝置中，係有必要形成元件分離區域用之溝和較元件分離區域用之溝而更淺的埋入字元線(閘極電極)用之溝。
在日本特開2012-134395號公報中，係揭示有同時形成元件分離區域用之第1溝和較第1溝而更淺之閘極電極用之第2溝的SATP(Self Align Triple Pattern，以下記載為「SATP」)法。在日本特開2012-134395號公報之方法中，係揭示有在藉由SATP法來形成第1以及第2溝之後，將雙方之溝的下部藉由導電物來作埋設，並將其之上部藉由絕緣物來作埋設之技術。
在日本特開2012-99793公報中，係揭示有形成深度互為相異之2種類之溝的方法。在此方法中，係形成元件分離區域用之較深的第1溝，之後將第1溝內藉由 絕緣物來作埋設。接著，形成較第1溝而更淺之閘極電極用之第2溝，之後，將其之下部藉由導電物來作埋設，並進而以覆蓋該導電物的方式來將上部藉由絕緣物來作埋設。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2012-134395號公報
〔專利文獻2〕日本特開2012-99793號公報
以下，參考圖14，針對日本特開2012-134395號公報之半導體裝置之製造方法的問題點作說明。
如同圖14A中所示一般，藉由SATP法，來形成較深之第2元件分離溝202和較淺之埋入字元溝301。具體而言，係在半導體基板100上，形成由矽氧化膜所成之第1遮罩圖案400、和由矽氮化膜所成之第2遮罩圖案(未圖示)。接著，藉由使用有第1以及第2遮罩圖案所進行之半導體基板100之蝕刻，來形成第2元件分離溝202之一部分(第1蝕刻)。接著，在將第2遮罩圖案除去之後，藉由使用有第1遮罩圖案400所進行之半導體基板100之蝕刻，而將第2元件分離溝202更深地下 挖，並同時形成埋入字元溝301(第2蝕刻)。此時，由於第2元件分離溝202係在第1工程中而預先被作了一部分的形成，因此相較於埋入字元溝301，其深度係作了相應於此之增深。又，在第2蝕刻中，係能夠同時形成第2元件分離溝202和埋入字元溝301。在本例中，係以124.5nm之節距，而形成深度270nm、寬幅17nm之第2元件分離溝202和深度180nm、寬幅18nm之埋入字元溝301。
接著，藉由ISSG(In-Situ Steam Generation)氧化法，而在第2元件分離溝202和埋入字元溝301之側面和底面處，形成厚度5nm之矽氧化膜(熱氧化膜)。在ISSG氧化法中，由於係以略1：1之比例來氧化半導體基板之Si，因此，係在第2元件分離溝202和埋入字元溝301之間殘留有寬幅19nm之半導體基板100的區域，並在2根的埋入字元溝301之間殘留有寬幅18.5nm之半導體基板100的區域。又，ISSG氧化後之第2元件分離溝202以及埋入字元溝301之溝寬幅，係分別成為12nm和13nm。於後，為了方便說明，係將第2元件分離溝202之內壁面上的矽氧化膜稱作ISSG氧化膜203，並將埋入字元溝301之內壁面上的矽氧化膜稱作胞閘極絕緣膜302。
如圖14B中所示一般，藉由ALD(Atomic Layer Deposition)法而在第2元件分離溝202和埋入字元溝301之殘餘的溝內埋設閘極金屬303，之後，進行閘 極金屬303之回蝕，而使閘極金屬303之上面相較於半導體基板100之表面而更後退至下方。在本例中，係以使閘極金屬303之上面位置在從埋入字元溝301之底面起而位於上方之80nm之高度之位置處的方式，來進行回蝕。
如圖14C中所示一般，藉由ALD法，而以將第2元件分離溝202和埋入字元溝301之殘餘之溝內作埋設的方式，而形成由矽氮化膜所成之帽絕緣膜304。接著，藉由CMP法而將帽絕緣膜304平坦化，直到第1遮罩圖案400之表面露出為止。藉由此，而完成第2元件分離區域201和埋入字元線。第2元件分離區域201，係由被設置在第2元件分離溝202之內壁上的ISSG氧化膜203和被設置在第2元件分離溝202之下部的閘極金屬303以及被設置在第2元件分離溝202之上部的帽絕緣膜304所構成。埋入字元線，係由閘極金屬303所構成。
如同上述一般，在日本特開2012-134395號公報之方法中，係能夠藉由利用SATP法，而自我整合性地形成第2元件分離溝202和埋入字元溝301。然而，在日本特開2012-134395號公報之方法中，由於第2元件分離溝202係與埋入字元溝301同樣的而亦藉由閘極金屬303來作埋設，因此，起因於功函數之差，構成第2元件分離溝202之內壁的半導體基板100之表面係變得容易空乏化，並使元件分離特性惡化。其結果，係會使半導體裝置之裝置特性劣化。
又，在日本特開2012-99793號公報之方法 中，係成為需要進行將元件分離區域用之第1溝和閘極電極用之第2溝作重疊形成的工程。因此，起因於第1以及第2溝之重疊偏差，在溝間隔為窄的部份處而形成源極、汲極層一事係變得困難，裝置之微細化係到達了極限。
本發明之其中一種形態，係有關於一種半導體裝置之製造方法，其特徵為，具備有：在半導體基板內，形成第1深度之第1溝、和較前述第1深度而更淺的第2深度之第2溝之工程；和在前述第1以及前述第2之溝的各別之內壁面上形成絕緣膜之工程；和隔著前述絕緣膜，而將前述第1以及前述第2溝之各者藉由由絕緣材料所成之第1埋設材料來進行埋設之工程；和形成將前述第1埋設材料作覆蓋之第1遮罩層之工程；和以使埋設於前述第2溝之前述第1埋設材料露出的方式，來將前述第1遮罩層之一部分選擇性地除去之工程；和藉由使用有前述第1遮罩層之蝕刻，來將埋設於前述第2溝之前述第1埋設材料選擇性地除去之工程；和將前述第2溝之下部藉由第1導電材料來作埋設之工程；和以將前述第1導電材料作覆蓋的方式，來將前述第2溝之上部藉由第2埋設材料而作埋設之工程。
係能夠提供一種：可防止起因於在第1溝內 埋設導電材料一事所導致的裝置特性之劣化並且對於微細化有所對應之半導體裝置。
1‧‧‧半導體裝置
91‧‧‧光阻劑
100‧‧‧半導體基板
101‧‧‧活性區域
200‧‧‧第1元件分離區域
201‧‧‧第2元件分離區域
202‧‧‧第2元件分離溝
203、302‧‧‧ISSG氧化膜
204‧‧‧元件分離絕緣膜
205‧‧‧犧牲氧化膜
300‧‧‧埋入字元線
301‧‧‧埋入字元溝
302‧‧‧胞閘極絕緣膜
303‧‧‧閘極金屬
304‧‧‧帽絕緣膜
400‧‧‧遮罩氧化膜
450‧‧‧第1位元線接觸溝
451‧‧‧位元線接觸插塞
452‧‧‧第2位元線接觸溝
500‧‧‧位元線
501‧‧‧覆蓋絕緣膜
600‧‧‧第2層間絕緣膜
700‧‧‧容量接觸插塞
780‧‧‧擋止膜
800‧‧‧電容器
801‧‧‧下部電極
802‧‧‧容量絕緣膜
803‧‧‧上部電極
804‧‧‧支承膜
900‧‧‧第4層間絕緣膜
930‧‧‧保護絕緣膜
〔圖1〕對於本發明之半導體裝置的製造方法之其中一例作說明之圖。
〔圖2〕對於第1實施例之半導體裝置作說明的平面圖。
〔圖3〕對於第1實施例之半導體裝置作說明的剖面圖。
〔圖4〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖5〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖6〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖7〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖8〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖9〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖10〕對於第1實施例之半導體裝置之製造方法 作說明之圖。
〔圖11〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖12〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖13〕對於第1實施例之半導體裝置之製造方法作說明之圖。
〔圖14〕對於先前技術之半導體裝置之製造方法作說明之圖。
圖1，係為對於本發明之半導體裝置的製造方法之其中一例作展示之剖面圖。以下，參考圖1，針對本發明之半導體裝置之製造方法作說明。
如圖1A中所示一般，藉由SATP法，而對於半導體基板100之表面，形成具有第1深度D1之較深的第2元件分離溝(第1溝)202、和具有較第1深度D1而更淺之第2深度D2的埋入字元溝(第2溝)301。亦即是，係在半導體基板100上，形成由矽氧化膜所成之第1遮罩圖案(相當於第1層間絕緣膜)400、和由矽氮化膜所成之第2遮罩圖案(未圖示)。接著，藉由使用有第1以及第2遮罩圖案所進行之半導體基板100之蝕刻，來在形成第2元件分離溝202之部分處，形成較第1深度D1而更淺之第2元件分離溝202的一部分(未圖示，第3 溝)(第1蝕刻)。接著，在將第2遮罩圖案除去之後，藉由使用有第1遮罩圖案所進行之半導體基板100之蝕刻，而將第2元件分離溝202之底部更深地下挖，並同時形成埋入字元溝301(第2蝕刻)。在本例中，係以124.5nm之節距，而形成深度270nm、寬幅17nm之第2元件分離溝202和深度180nm、寬幅18nm之埋入字元溝301。第2元件分離溝202，係為延伸存在於Y方向上並且將活性區域101在其之延伸存在方向(W方向)的兩側處作區劃之溝。
接著，藉由ISSG氧化法，而在第2元件分離溝202之內壁面上形成厚度5nm之ISSG氧化膜(絕緣膜)203，並在埋入字元溝301之內壁面上形成厚度5nm之胞閘極絕緣膜(絕緣膜)302。以藉由LPCVD(Low Pressure Chemical Vapor Deposition)法以及ALD(Atomic Layer Deposition)法中之任一者的方法來將第2元件分離溝202和埋入字元溝301之溝內作埋設的方式，而形成矽氮化膜(第1埋設材料)204，之後，藉由回蝕而將矽氮化膜204之表面平坦化。之後，在矽氮化膜204上形成矽氧化膜(第1遮罩層)205。
如圖1B中所示一般，利用公知之光微影技術以及乾蝕刻技術，而形成貫通第1遮罩圖案400、矽氮化膜204以及矽氧化膜205並到達相鄰接之2個的埋入字元溝301之上部處的第1位元線接觸溝450。在本例中，係以使第1位元線接觸溝450之兩端與相鄰接之2個的字元 溝301之上部之中央部分相接的方式，來形成第1位元線接觸溝450。因此，第1位元線接觸溝450之寬幅係成為41.5nm，而並不需要使用雙重圖案化等之與微細化相對應之工程，因此係能夠降低工程數量並削減製造成本。
接著，藉由進行濕蝕刻，而將埋入字元溝301內之矽氮化膜204除去，並且將第1位元線接觸溝450之開口寬幅擴廣。在本例中，係藉由此濕蝕刻工程，而將第1位元線接觸溝450之開口寬幅設為64.5nm。
如圖1C中所示一般，以藉由LPCVD(Low Pressure Chemical Vapor Deposition)法以及ALD(Atomic Layer Deposition)法中之任一者的方法來將第2元件分離溝202和埋入字元溝301之溝內作埋設的方式，而形成閘極金屬303，之後，藉由回蝕而使閘極金屬(第1導電材料)303之上面一直後退至埋入字元溝301之底部處為止。接著，以藉由LPCVD(Low Pressure Chemical Vapor Deposition)法以及ALD(Atomic Layer Deposition)法中之任一者的方法來將埋入字元溝301之剩餘之上部作埋設的方式，而形成由厚度23nm之矽氮化膜所成的帽絕緣膜(第2埋設材料)304。之後，藉由回蝕而將帽絕緣膜304以及第1遮罩圖案400之一部分除去，並在第1位元線接觸溝450之底部處而使半導體基板100之表面露出。在本例中，係使第1遮罩圖案400殘留為成為厚度20nm。又，第1位元線接觸溝450之寬幅，係相應於帽絕緣膜304之膜厚量而變窄，並成為第2位元 線接觸溝452。
藉由此，在第2元件分離溝202內，係被形成有由ISSG氧化膜203和矽氮化膜204所成之第2元件分離區域201。又，在埋入字元溝301內，係被形成有由閘極金屬303所成之埋入字元線(閘極電極)。
在上述製造方法中，於圖1A之工程中，係藉由SATP法，來形成深度互為相異之第2元件分離溝202和埋入字元溝301。因此，係能夠以低成本而製造出對於微細化有所對應的半導體裝置。
又，在上述製造方法中，於圖1B之工程中，係形成寬幅相對性而言為較廣之第1位元線接觸溝450。因此，係並不需要使用雙重圖案化等之與微細化相對應之工程，因此係能夠降低工程數量並削減製造成本。
進而，在上述之製造方法中，與日本特開2012-134395號公報之半導體裝置相異，藉由上述製造方法所形成之半導體裝置的第2元件分離區域201，係由絕緣材料所成。因此，係能夠對於如同日本特開2012-134395號公報的半導體裝置一般之構成第2元件分離溝202之內壁的半導體基板100之表面空乏化並使元件分離特性惡化而導致半導體裝置之裝置特性有所劣化的問題作防止。
以下，參考圖面，對適用有本發明之實施例作說明。此實施例，係為了對於本發明作更進一步之深入理解所展示的具體例，本發明係並不被此具體例作任何之 限定。又，對於同一構件，係附加相同之元件符號，而將說明省略或簡略化。針對同一構件，係適宜將元件符號作省略。另外，在以下之說明中所使用的圖面，係為示意圖，在各圖中之長度、寬幅以及厚度之比例，係並非絕對為與實際之物相同，在各圖中之長度、寬幅以及厚度之比例還有陰影線等，係會有並未相互一致的情形。在以下之實施例中，具體性地作了展示的材料或尺寸等之條件，係僅為例示。
另外，在下述實施例中，於申請專利範圍中所記載之「第1溝」、「第2溝」以及「第3溝」，係分別相當於「具有第1深度D1之第2元件分離溝202」、「埋入字元溝301」以及「較第1深度D1而更淺之製造途中的第2元件分離溝202」。
在申請專利範圍中所記載之「絕緣膜」，係相當於「ISSG氧化膜203」以及「胞閘極絕緣膜302」。
在申請專利範圍中所記載之「第1埋設材料」以及「第2埋設材料」，係分別相當於「矽氮化膜204」以及「帽絕緣膜304」。
在申請專利範圍中所記載之「第1遮罩層」，係相當於矽氧化膜205。
在申請專利範圍中所記載之「第1導電材料」以及「第2導電材料」，係分別相當於「閘極金屬303」以及「位元線接觸插塞451」。
(第1實施例)
本實施例，係為有關於身為DRAM(Dynamic Random Access Memory)之半導體裝置1之製造方法者。圖2，係身為對於本實施例之半導體裝置的記憶體胞區域作展示之平面圖，並將一部分的構造作了省略。圖3，係為圖2之半導體裝置的A-A方向之剖面圖。另外，在圖2以及3中雖並未作展示，但是，在記憶體胞區域之周圍處，係被設置有周邊電路區域，該周邊電路區域，係被配置有對於DRAM之動作作控制的電路。
如圖2中所示一般，在半導體基板100之表面上，係被配置有延伸存在於相對於第1方向(X方向)而作了傾斜的第3方向(W方向)上並且於第2方向(Y方向)上被作了反覆配置的第1元件分離區域200。
接著，係被配置有延伸存在於Y方向上並且於X方向上被作反覆配置之第2元件分離區域201、和同樣延伸存在於Y方向上並且將第2元件分離區域201之間的半導體基板100作3分割之埋入字元線300。如同後述一般，第2元件分離區域201用之第2元件分離溝202、和埋入字元線300用之埋入字元溝301，係藉由SATP法而形成。藉由此，半導體基板100之表面，係被區劃為於X方向以及Y方向上而被作反覆配置並且分別藉由2個的埋入字元線300而在X方向上被作了3分割的活性區域101。被作了3分割的活性區域101之表面，係由雜質擴散層(未圖示)所構成，中央部係構成源極以及汲極區域 之其中一方，外側之2個的區域係構成源極以及汲極區域之另外一方。
被作了3分割之活性區域101的中央部，係經由未圖示之位元線接觸插塞而被與位元線500作連接。位元線500，係具備有在活性區域101之中央部的上方處為朝向相對於第1方向(X方向)而有所傾斜之第4方向(V方向)延伸，在第1元件分離區域200上則是朝向與第2元件分離區域201相重疊之W方向而延伸的蛇行形狀。
如圖3中所示一般，在半導體基板100之表面上，係被區劃出延伸存在於W方向上之未圖示的第1元件分離區域200、和延伸存在於Y方向上並且在X方向上反覆配置的第2元件分離區域201，並且被配置有於X方向以及Y方向上而反覆之活性區域101。活性區域101，係藉由埋入字元線300而被作3分割。第2元件分離區域201，係具備有：在具備第1深度D1之第2元件分離溝(第1溝)202的側面和底面處而將ISSG氧化膜(絕緣膜)203較薄地(例如5nm)成膜，並進而將第2元件分離溝202藉由元件分離絕緣膜204(第1埋設材料)來作埋設的構造。
在具有較第1深度D1而更淺之第2深度D2的埋入字元溝(第2溝)301之側面和底面處，係被較薄地(例如5nm)成膜有身為ISSG氧化膜(絕緣膜)203之胞閘極絕緣膜302，在埋入字元溝301之從底面起直到 約一半程度(例如80nm)為止的範圍中，係被由閘極金屬(第1導電材料)303所成之埋入字元線(閘極電極)所埋設。埋入字元溝301內之閘極金屬303之上部的區域，係藉由帽絕緣膜(第2埋設材料)304而被作埋設。
藉由埋入字元線300而被作了3分割的活性區域101之表面，係由雜質擴散層(未圖示)所構成，中央部係構成源極以及汲極區域之其中一方，外側之2個的區域係構成源極以及汲極區域之另外一方。藉由此源極以及汲極區域、和胞閘極絕緣膜302、和埋入字元線300，而構成電晶體。另外，在本實施例中，在藉由第1以及第2元件分離區域200、201所區劃出之1個的活性區域101內，係被配置有2個的電晶體，構成中央部之活性區域101的雜質擴散層(源極以及汲極區域之其中一方)，係被2個的電晶體所共有。
以與藉由埋入字元線300而被作了3分割的活性區域101之中央部(源極以及汲極區域之其中一方)作連接的方式，而被配置有位元線接觸插塞(第2導電材料)451。以與在X方向上而作整列之位元線接觸插塞451之上面作連接的方式，而被配置有蛇行之位元線500和其上之覆蓋絕緣膜501。
在蛇行之位元線500和覆蓋絕緣膜501之間，係被配置有第2層間絕緣膜600。以貫通第2層間絕緣膜600並與活性區域101之被作了3分割的外側之2個的區域(源極以及汲極區域之另外一方)作連接的方式， 而被配置有容量接觸插塞700。
在包含有容量接觸插塞700之上面的第2層間絕緣膜600之上面，係被配置有擋止膜780。以貫通擋止膜780並與容量接觸插塞700之上面作連接的方式，而被配置有由下部電極801和容量絕緣膜802以及上部電極803所構成之電容器800。在下部電極801之外壁側面的一部分處，係為了防止下部電極801之倒壞的目的而使支承膜804作相接。在本實施例中，電容器800雖係設為在下部電極801之內壁面以及外壁面上而依序被形成有容量絕緣膜802以及上部電極803的王冠型，但是，電容器800之構造係並不被限定於王冠型。亦即是，電容器800，係亦可設為在下部電極801之內壁面上而依序被形成有容量絕緣膜802以及上部電極803之柱型。
在電容器800上，係被配置有第4層間絕緣膜900和保護絕緣膜930。
以下，參考圖3~13，針對本實施例之半導體裝置之製造方法作說明。
如圖4中所示一般，藉由SATP法，而形成具有第1深度D1之第2元件分離溝(第1溝)202、和具有較第1深度D1而更淺之第2深度D2的埋入字元溝(第2溝)301。另外，第2元件分離溝202和埋入字元溝301之具體性的形成工程以及形成條件，係依據與在圖1A中所作了說明的方法相同之方法來進行。
接著，藉由與圖1A相同之方法以及條件，來 藉由ISSG(In-Situ Steam Generation)氧化法，而在第2元件分離溝202和埋入字元溝301之側面和底面處，分別形成厚度5nm之ISSG氧化膜(絕緣膜)203以及胞閘極絕緣膜302。
如圖5中所示一般，藉由LPCVD法以及ALD法中之任一者的方法來以厚度50nm而成膜身為矽氮化膜之元件分離絕緣膜(第1埋設材料)204，來將第2元件分離溝202和埋入字元溝301之剩餘的溝作埋設。
如圖6中所示一般，在藉由回蝕而將元件分離絕緣膜204作了平坦化之後，在元件分離絕緣膜204上，以厚度50nm而成膜身為矽氧化膜之犧牲氧化膜(第1遮罩層)205。
如圖7中所示一般，在犧牲氧化膜205上之全面而塗布光阻劑91。接著，進行使用有ArF雷射之光微影工程、和將光阻劑91作為遮罩而使用之犧牲氧化膜205、元件分離絕緣膜204以及第1遮罩圖案400之乾蝕刻工程。藉由此，形成使2根的埋入字元溝301間之半導體基板100之表面露出的第1位元線接觸溝450。此時，第1位元線接觸溝450之寬幅，係設為會一直到達至第1位元線接觸溝450之兩端所作鄰接的埋入字元線300之中央處為止的寬幅。在本實施例中，第1位元線接觸溝450之寬幅係成為41.5nm，就算是並不使用雙重圖案化，也能夠形成位元線接觸溝450。其結果，係能夠實現成本之削減。
如圖8中所示一般，藉由進行濕蝕刻，來將在第1位元線接觸溝450之底面處所出現之2個的埋入字元溝301內之元件分離絕緣膜204除去。又，與此同時地，而將第1位元線接觸溝450之寬幅擴廣。在此時間點處，第1位元線接觸溝450之寬幅係成為64.5nm。
如圖9中所示一般，藉由LPCVD法以及ALD法中之任一者的方法，來以將埋入字元溝301和第1位元線接觸溝450內作埋設的方式，而成膜厚度50nm之身為氮化鈦的閘極金屬(第1導電材料)303。另外，作為閘極金屬303之材料，除了氮化鈦以外，亦可使用至少包含有鈦或鎢等之金屬的導電材料。又，在閘極金屬303之成膜中，作為除了LPCVD法以及ALD法以外之在覆蓋率上亦為優良的方法，係亦可使用SFD(Sequential Flow Deposition)法。在SFD法中，係於最初之核形成工程中，藉由將由交互供給原料氣體和還原氣體之工程所成的循環進行1次以上之ALD法，來形成結晶核。之後，在連續進行之膜形成工程中，藉由將原料氣體和還原氣體同時作供給之CVD法，來以結晶核作為種而進行結晶成長並形成閘極金屬。
如圖10中所示一般，藉由回蝕，而以僅使從埋入字元溝301之底面起直到120nm之高度處為止之閘極金屬303會殘留的方式，來將閘極金屬303之上部除去。
如圖11中所示一般，藉由LPCVD法以及 ALD法中之任一者的方法，來以將在埋入字元溝301內之閘極金屬303上所殘留的溝作埋設並且在第1位元線接觸溝450之側面處形成側壁的方式，而成膜厚度50nm之帽絕緣膜(第2埋設材料)304。
如圖12中所示一般，藉由回蝕，來進行帽絕緣膜304、犧牲氧化膜205、第1層間絕緣膜400以及元件分離絕緣膜204之蝕刻，直到在第1位元線接觸溝450之底面處而出現活性區域101之表面並且在表面上出現有第1層間絕緣膜400為止。在本實施例中，係以使第1層間絕緣膜400殘留有20nm的方式來進行回蝕。在回蝕後，第1位元線接觸溝450，係相應於埋入字元線300上之帽絕緣膜304之寬幅量而變窄，並成為第2位元線接觸溝452。
如圖13中所示一般，藉由在第2位元線接觸溝452內埋設DOPOS(Doped POlySilicon)膜，而形成位元線接觸插塞(第2導電材料)451。
如圖3中所示一般，在半導體基板100上之全面而形成導電材料以及絕緣膜。接著，藉由分別進行圖案化，而形成位元線500以及覆蓋絕緣膜501。在半導體基板100上之全面而形成第2層間絕緣膜600，之後，貫通第1以及第2層間絕緣膜400、700，而形成與活性區域101之外側之2個的區域作連接之容量接觸插塞700。在第2層間絕緣膜600上，形成擋止膜780及未圖示之第3層間絕緣膜以及支承膜804。形成貫通第3層間絕緣膜 以及支承膜804而到達容量接觸插塞700處之下部電極801。接著，在將記憶體胞區域之第3層間絕緣膜除去之後，在下部電極801上形成容量絕緣膜802以及上部電極803，而完成電容器800。之後，以將電容器800之上部電極803作覆蓋的方式，而形成第4層間絕緣膜900以及保護絕緣膜930。藉由此，而完成本實施形態之半導體裝置1。
在上述製造方法中，於圖4之工程中，係能夠藉由SATP法，來以少的工程數量而形成深度互為相異之第2元件分離溝202和埋入字元溝301。因此，係能夠以低成本而製造出對於微細化有所對應的半導體裝置。
又，在上述製造方法中，於圖7之工程中，係形成寬幅相對性而言為較廣(41.5nm)之第1位元線接觸溝450。因此，係並不需要使用雙重圖案化等之與微細化相對應之工程，因此係能夠降低工程數量並削減製造成本。
進而，在上述之製造方法中，與日本特開2012-134395號公報之半導體裝置相異，藉由上述製造方法所形成之半導體裝置的第2元件分離區域201，係由身為絕緣材料之ISSG氧化膜203和元件分離絕緣膜204所成。因此，係能夠對於如同日本特開2012-134395號公報的半導體裝置一般之構成第2元件分離溝202之內壁的半導體基板100之表面空乏化並使元件分離特性惡化而導致半導體裝置之裝置特性有所劣化的問題作防止。
另外，在上述實施例中，作為第1埋設材料以及第2埋設材料，雖係使用了矽氮化膜，但是，第1埋設材料只要是絕緣材料，則係並不被限定於矽氮化膜。例如，作為第1埋設材料以及第2埋設材料，係可列舉出至少包含有矽之絕緣材料。
100‧‧‧半導體基板
101‧‧‧活性區域
201‧‧‧第2元件分離區域
202‧‧‧第2元件分離溝
203‧‧‧ISSG氧化膜
204‧‧‧元件分離絕緣膜
205‧‧‧犧牲氧化膜
301‧‧‧埋入字元溝
302‧‧‧胞閘極絕緣膜
303‧‧‧閘極金屬
304‧‧‧帽絕緣膜
400‧‧‧遮罩氧化膜
450‧‧‧第1位元線接觸溝
452‧‧‧第2位元線接觸溝

Claims (6)

  1. 一種半導體裝置之製造方法，其特徵為，具備有：在半導體基板內，形成第1深度之第1溝、和較前述第1深度而更淺的第2深度之第2溝之工程；和在前述第1以及前述第2之溝的各別之內壁面上形成絕緣膜之工程；和隔著前述絕緣膜，而將前述第1以及前述第2溝之各者藉由由絕緣材料所成之第1埋設材料來進行埋設之工程；和形成將前述第1埋設材料作覆蓋之第1遮罩層之工程；和以使埋設於前述第2溝之前述第1埋設材料露出的方式，來將前述第1遮罩層之一部分選擇性地除去之工程；和藉由使用有前述第1遮罩層之蝕刻，來將埋設於前述第2溝之前述第1埋設材料選擇性地除去之工程；和將前述第2溝之下部藉由第1導電材料來作埋設之工程；和以將前述第1導電材料作覆蓋的方式，來將前述第2溝之上部藉由第2埋設材料而作埋設之工程。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在前述形成第1以及第2溝之工程中，係更進而具備 有：形成複數之前述第2溝，並藉由前述第2埋設材料來作埋設，之後，將位置在相鄰接之第2溝之間的前述半導體基板上之前述第2埋設材料除去，而使半導體基板露出之工程；和形成與前述露出了的半導體基板相接觸之第2導電材料之工程。
  3. 如申請專利範圍第1項或第2項所記載之半導體裝置之製造方法，其中，前述第1導電材料，係為隔著身為前述絕緣膜之閘極絕緣膜而埋設於前述第2溝之下部處之埋入字元線。
  4. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置之製造方法，其中，在前述形成第1以及第2溝之工程中，係具備有：進行第1蝕刻，而在形成前述第1溝之部分處形成較前述第1深度而更淺之第3溝之工程；和在成為前述第2溝之部分和前述第3溝之底部的雙方處，進行第2蝕刻，而形成前述第2深度之前述第2溝和前述第1深度之第1溝之工程。
  5. 如申請專利範圍第1~4項中之任一項所記載之半導體裝置之製造方法，其中，前述第1埋設材料以及前述第2埋設材料之雙方，係為藉由LPCVD(Low Pressure Chemical Vapor Deposition)法以及ALD(Atomic Layer Deposition)法中之任一者的方法所形成之至少含有矽的 絕緣材料。
  6. 如申請專利範圍第1~5項中之任一項所記載之半導體裝置之製造方法，其中，前述第1導電材料，係為藉由LPCVD(Low Pressure Chemical Vapor Deposition)法以及ALD(Atomic Layer Deposition)法中之任一者的方法所形成之至少含有鈦以及鎢中之任一者的導電材料。
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