JP2014216327A - 半導体装置及びその製造方法 - Google Patents

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紘行 藤本
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Abstract

【課題】容量コンタクトプラグと容量コンタクト領域との接触面積を拡大させて接触抵抗を低減させる。
【解決手段】半導体基板１上に配置された複数の活性領域３と、複数の活性領域３に跨って第１の方向（Ｙ方向）に連続して延在する第１及び第２の埋め込みワード線ＷＬ１、ＷＬ２と、それらを挟むように配置された第１及び第２の埋め込みダミーワード線ＤＷＬ１、ＤＷＬ２を有する。第１及び第２の埋め込みダミーワード線ＤＷＬ１、ＤＷＬ２と第１及び第２の埋め込みワード線ＷＬ１、ＷＬ２は、それぞれ第１の方向（Ｙ方向）に中心線Ｃを有しており、中心線Ｃはそれぞれ互いに等間隔で配置され、第１及び第２の埋め込みダミーワード線ＤＷＬ１、ＤＷＬ２の第２の方向（Ｘ方向）の第１の幅ｄ１、ｄ２は、第１及び第２の埋め込みワード線ＷＬ１、ＷＬ２の第２の方向（Ｘ方向）の第２の幅Ｄ１、Ｄ２より狭く構成されている半導体装置１００。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の製造方法においては、フォトリソグラフィ及びドライエッチングにより微細パターンの形成が行われている（例えば、特開2010-141107号公報（特許文献１）、特開2012-134395号公報（特許文献２）参照）。
特許文献１では、図２６に示すように、フォトリソグラフィ及びドライエッチングにより半導体基板４００にＳＴＩ（Shallow Trench Isolation）領域４０１が形成され、これにより、活性領域４０２が区画形成されている。上面をキャップ絶縁膜４０５で覆われ側面をサイドウォール絶縁膜４０６で覆われたゲート電極が活性領域４０２と交差するように設けられている。
そして、ゲート電極の両側に設けられた拡散層４０４上にこれと接続するコンタクトプラグ４０７が形成されている。本例では、図示のとおり、活性領域４０２がゲート電極４０３の両側に十分な広さをもって形成されているため、拡散層４０４も十分な大きさで形成されている。これにより、コンタクトプラグ４０７と拡散層４０４とが十分な面積で接続されることから、コンタクト抵抗は低く抑えられている。
このように、ＤＲＡＭのメモリセルは、上記特許文献１の図２６、図２７に示されているように、トランジスタが形成される活性領域を独立した島で形成されている。島は平面的に見ると、長方形もしくは長方形を傾けた平行四辺形となる。この構成で素子の微細化を進めると、島を加工形成するためのリソグラフィにおける光近接効果のために長方形の角が丸まって形成され、結果的に角を含む活性領域の平面面積が縮小してしまう。
角を含む活性領域の端部には、容量コンタクトプラグが接続されるが、活性領域の面積が縮小していると十分な接触面積が確保できず、接触抵抗の増大を招いて、キャパシタへ蓄積する電荷の書き込み不良をもたらす問題が発生する。
このような問題を解決すべく、特許文献１では、活性領域を島ではなく、一方向に延在する連続した帯として形成する。これにより、活性領域形成段階で角部は存在しないので、光近接効果を回避して面積縮小を抑制できる。
特開２０１０−１４１１０７号公報 特開２０１２−１３４３９５号公報
しかし、上記従来技術の構成であっても、さらに微細化が進むと、容量コンタクトプラグが接続される活性領域の面積の総量が絶対的に不足して、やはり書き込み不良が発生する。このように、半導体装置を微細化すると、容量コンタクト領域の面積が縮小する。その結果、その上面に接続される容量コンタクトプラグとの接触面積が縮小することによって接触抵抗が増大し半導体装置（ＤＲＡＭ）の書き込み不良が増大するという問題がある。
本発明は、容量コンタクトプラグと容量コンタクト領域との接触面積を拡大させて接触抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
本発明の一態様に係る半導体装置は、
半導体基板上に配置された複数の活性領域と、
前記複数の活性領域に跨って、第１の方向に連続して延在する第１及び第２の埋め込みワード線と、
前記第１及び前記第２の埋め込みワード線を挟むように配置された第１及び第２の埋め込みダミーワード線を有し、
前記第１及び前記第２の埋め込みダミーワード線と前記第１及び前記第２の埋め込みワード線は、それぞれ前記第１の方向と垂直の第２の方向の中心点を通る前記第１の方向に中心線を有しており、前記中心線はそれぞれ互いに等間隔で配置され、
前記第１及び前記第２の埋め込みダミーワード線の前記第２の方向の第１の幅は、前記第１及び前記第２の埋め込みワード線の前記第２の方向の第２の幅より狭く構成されていることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に複数の活性領域を形成する工程と、
前記複数の活性領域に跨って、第１の方向に連続して延在する第１及び第２のワードトレンチを形成する工程と、
前記第１及び前記第２のワードトレンチを挟むように、第１及び第２のダミーワードトレンチを形成する工程と、
前記第１及び前記第２のワードトレンチ内に、第１及び前記第２の埋め込みワード線を埋め込む工程と、
前記第１及び前記第２のダミーワードトレンチ内に、第１及び前記第２の埋め込みダミーワード線を埋め込む工程を有し、
前記第１及び前記第２のダミーワードトレンチの前記第２の方向の第１の幅は、前記第１及び前記第２のワードトレンチの前記第２の方向の第２の幅より狭く形成されていることを特徴とする。
本発明によれば、容量コンタクトプラグと容量コンタクト領域との接触面積を拡大させて接触抵抗を低減させることができる。
本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。 本発明の第１の実施形態に係る半導体装置の構造を示す図であり、図１のＡ−Ａ断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 関連技術に係る半導体装置の構造を示す平面図である。 関連技術に係る半導体装置の構造を示す図であり、図２１のＡ−Ａ断面図である。
（関連技術）
最初に、本発明の特徴がより明確になるように、図２１、図２２を参照して、関連技術に係る半導体装置について説明する。
図２１および図２２は、関連技術による半導体装置２００の構造を示す図である。半導体装置２００はＤＲＡＭであり、図２１はメモリセル平面図である。図２２はキャパシタの形成が終了した時点の構造を示しており、図２１のＡ−Ａ断面図である。
この関連技術は、活性領域を、絶縁膜で囲まれる島ではなく、連続する帯で形成するものであり、活性領域の延在方向はダミーワード線で絶縁分離される。
最初に、図２１の平面図を参照する。
半導体基板１１上において、Ｘ方向に傾斜するＸ’方向に連続して延在する素子分離領域１２および活性領域１３がＹ方向に等しい幅で交互に配置されている。素子分離領域１２および活性領域１３に跨ってＹ方向に連続して延在し、２本の埋め込みワード線（以下、ワード線とする）ＷＬ１、ＷＬ２が隣接して配置されている。２本のワード線ＷＬ１、ＷＬ２の外側に埋め込みダミーワード線（以下、ダミーワード線とする）ＤＷＬ１、ＤＷＬ２が配置されている。
ダミーワード線ＤＷＬ１とワード線ＷＬ１の間の活性領域には、第１容量コンタクトプラグ２７ｂが配置される第１容量コンタクト領域２７ａが位置している。また、隣接する２本のワード線ＷＬ１、ＷＬ２の間の活性領域には、ビット線（ＢＬ）コンタクト領域２２が位置している。さらに、ワード線ＷＬ２とダミーワード線ＤＷＬ２の間の活性領域には、第２容量コンタクトプラグ２７ｄが配置される第２容量コンタクト領域２７ｃが位置している。Ｘ’方向に延在する各々の活性領域１３におけるＢＬコンタクト領域２２に接続されると共に、Ｙ方向に垂直なＸ方向に連続して延在するビット線２３が配置されている。
第１容量コンタクト領域２７ａと第１ワード線ＷＬ１とＢＬコンタクト領域２２とで第１のトランジスタＴｒ１が構成される。また、ＢＬコンタクト領域２２と第２ワード線ＷＬ２と第２容量コンタクト領域２７ｃとで第２のトランジスタＴｒ２が構成されている。上記の構成においては、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２の各々のＸ方向の幅Ｄと、第１容量コンタクト領域２７ａ、ＢＬコンタクト領域２２、第２容量コンタクト領域２７ｃの各々のＸ方向の幅Ｗとは、いずれも等しい値となっている。
次に、図２２の断面図を参照する。
半導体基板１１に、トランジスタのゲート電極を兼ねるワード線用の溝１４ｂが設けられている。また、各々の活性領域１３の延在方向に隣接するトランジスタ間をフィールドシールドすることにより素子分離するダミーワード線用の溝１４ａが設けられている。各々のダミーワード線用の溝１４ａおよびワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５を介して、第１埋め込みダミーワード線ＤＷＬ１、第１埋め込みワード線ＷＬ１、第２埋め込みワード線ＷＬ２および第２埋め込みダミーワード線ＤＷＬ２が各々の溝の底部に設けられている。各々のワード線および各々のダミーワード線の上面を覆い、且つ、各々の溝を埋設するキャップ絶縁膜１７が設けられている。
第１ダミーワード線ＤＷＬ１と第１ワード線ＷＬ１の間に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９が設けられている。第１ワード線ＷＬ１と第２ワード線ＷＬ２の間に位置する半導体ピラーはＢＬコンタクト領域２２となり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８が設けられている。さらに、第２ワード線ＷＬ２と第２ダミーワード線ＤＷＬ２の間に位置する半導体ピラーは第２容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層２０が設けられている。
半導体基板１１の上面を覆うように、全面に第１層間絶縁膜２１が設けられている。第１層間絶縁膜２１上には、ＢＬコンタクト領域２２において不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面にはカバー絶縁膜２３ｂが設けられている。ＢＬ２３およびカバー絶縁膜２３ｂの側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ２３間に形成されている凹部空間を埋設する埋設絶縁膜２５が設けられている。埋設絶縁膜２５上には第２層間絶縁膜２６が設けられる。
第２層間絶縁膜２６、埋設絶縁膜２５、ライナー膜２４および第１層間絶縁膜２１を貫通して、第１および第２容量コンタクト領域２７ａおよび２７ｃの上面、すなわち不純物拡散層１９および不純物拡散層２０に各々接続される第１および第２容量コンタクトプラグ２７ｂ、２７ｄが設けられている。第１および第２容量コンタクトプラグ２７ｂ、２７ｄ上には容量コンタクトパッド２８が接続されている。容量コンタクトパッド２８を覆うように、第３層間絶縁膜２９が設けられる。容量コンタクトパッド２８上の第３層間絶縁膜２９にはシリンダホール３０が設けられ、シリンダホール３０の内面を覆うように下部電極３１が設けられる。下部電極３１の内表面を覆う容量絶縁膜３２および容量絶縁膜３２上に上部電極３３が設けられてキャパシタを構成している。
上記関連技術に係る半導体装置では、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２の各々のＸ方向の幅Ｄと、第１容量コンタクト領域２７ａ、ＢＬコンタクト領域２２、第２容量コンタクト領域２７ｃの各々のＸ方向の幅Ｗとは、いずれも等しい値となるように構成されている。そのため、半導体装置２００を微細化すると、容量コンタクト領域２７ａ、２７ｃの面積が縮小する。その結果、その上面に接続される容量コンタクトプラグ２７ｂ、２７ｄとの接触面積が縮小することによって接触抵抗が増大し半導体装置２００（ＤＲＡＭ）の書き込み不良が増大する問題がある。
本発明は、上記関連技術の問題点を解決するものであり、容量コンタクトプラグと容量コンタクト領域との接触面積を拡大させて接触抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
本発明は、埋め込みワード線構造を基本とする。埋め込みワード線構成では基板に形成した溝内にゲート電極を埋め込んでトランジスタを構成する。この埋め込みゲート電極形成時に、同時に二つのトランジスタ間に埋め込みダミーゲート電極を形成して、埋め込みダミーゲート電極をフィールドシールド電極として用い、二つのトランジスタ間の素子分離を行なう。
本発明に係る半導体装置の構成を平面的に見ると、一つの帯状活性領域の延在方向には、帯状活性領域を横切る埋め込みダミーゲート電極ＤＷＬ１、埋め込みダミーゲート電極ＤＷＬ１に隣接する第１の容量コンタクトプラグ接続領域ＣＣ１、さらに第１の埋め込みゲート電極ＷＬ１、ビット線コンタクトプラグ接続領域ＢＬＣ１、第２の埋め込みゲート電極ＷＬ２、第２の容量コンタクトプラグ接続領域ＣＣ２が隣接形成され、この構成が活性領域の延在方向に繰り返される（図１参照）。
本願発明は、埋め込みゲート電極の活性領域が延在する方向の幅よりも埋め込みダミーゲート電極の活性領域が延在する方向の幅を狭く形成することを基本的な特徴とする。これにより、容量コンタクトプラグが接続される活性領域の幅を広げることができ接触面積を確保できる効果がある。
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
（第１の実施形態）
図１、図は、本発明の好ましい第１の実施形態による半導体装置１００の構造を示す図である。第１の実施形態による半導体装置１００はＤＲＡＭであり、図１は平面図、図２は図１のＡ−Ａ断面図を示している。
最初に、図１の平面図を参照して、第１の実施形態に係る半導体装置１００について説明する。
半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ方向（第２方向）に傾斜を有するＸ’方向（第３方向）に連続して延在する素子分離領域（ＳＴＩ：Shallow Trench Isolation）２と、同じくＸ’方向に連続して延在する活性領域（アクティブ領域）３とがＸ方向に垂直なＹ方向（第１方向）に交互に等間隔、等ピッチで複数配置されている。具体的には、例えば、間隔が４０ｎｍでピッチを８０ｎｍとする。素子分離領域２は溝に埋設した素子分離絶縁膜で構成されている。
複数の素子分離領域２および複数の活性領域３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線）ＷＬ１、第２埋め込みワード線（以下、第２ワード線）ＷＬ２および第３埋め込みワード線（以下、第３ワード線）ＷＬ３が配置されている。また、第１ワード線ＷＬ１および第２ワード線ＷＬ２を挟むように第１埋め込みダミーワード線（以下、第１ダミーワード線）ＤＷＬ１および第２埋め込みダミーワード線（以下、第２ダミーワード線）ＤＷＬ２が配置されている。
各々のダミーワード線ＤＷＬは、各々のワード線ＷＬと同じ構造で構成されものであるが、ワード線ＷＬとは異なる電圧を印加してフィールドシールドすることにより連続する帯状の活性領域３を複数の独立した活性領域に分割する機能を有するものである。具体的には、第１ダミーワード線ＤＷＬ１と第２ダミーワード線ＤＷＬ２の間に位置する活性領域３は第１活性領域３ａとなり、第１ダミーワード線ＤＷＬ１の左側に位置する活性領域３は第２活性領域３ｂとなっている。本第１の実施形態に係る半導体装置１００は、第１活性領域３ａがダミーワード線ＤＷＬを介してＸ’方向に繰り返し設けられるが、図１ではその一部を抜粋して記載している。
各々の活性領域３において、第１活性領域３ａは、第１ダミーワード線ＤＷＬ１に隣接して配置される第１容量コンタクト領域ＣＣ１と、ＣＣ１に隣接して配置される第１ワード線ＷＬ１と、ＷＬ１に隣接して配置される第１ビット線（ＢＬ）コンタクト領域ＢＬＣ１と、ＢＬＣ１に隣接して配置される第２ワード線ＷＬ２と、ＷＬ２に隣接して配置される第２容量コンタクト領域ＣＣ２とで構成されている。第１容量コンタクト領域ＣＣ１と、第１ワード線ＷＬ１と、第１ＢＬコンタクト領域ＢＬＣ１とで第１トランジスタＴｒ１が構成され、第１ＢＬコンタクト領域ＢＬＣ１と、第２ワード線ＷＬ２と、第２容量コンタクト領域ＣＣ２とで第２トランジスタＴｒ２が構成されている。
第１ダミーワード線ＤＷＬ１を挟んで、第１活性領域３ａと反対側には第２活性領域３ｂが位置しており、第３トランジスタＴｒ３が配置されている。第３トランジスタＴｒ３は、第１ダミーワード線ＤＷＬ１に隣接して配置される第３容量コンタクト領域ＣＣ３と、ＣＣ３に隣接して配置される第３ワード線ＷＬ３と、ＷＬ３に隣接して配置される第２ＢＬコンタクト領域ＢＬＣ２とで構成されている。第１、第２、第３容量コンタクト領域ＣＣ１、ＣＣ２、ＣＣ３上には、容量コンタクトプラグＣＣＰ１、ＣＣＰ２、ＣＣＰ３が各々配置される。また、ＢＬコンタクト領域ＢＬＣ１、ＢＬＣ２上には、Ｙ方向に垂直なＸ方向に延在するビット線２３が配置される。
第１ダミーワード線ＤＷＬ１は、第１トランジスタを構成する第１容量コンタクト領域ＣＣ１と、第３トランジスタを構成する第３容量コンタクト領域ＣＣ３とに各々接して挟まれる位置に配置される構成となっている。したがって、第１ダミーワード線ＤＷＬ１は、隣接して配置された二つのトランジスタＴｒ１、Ｔｒ３を構成する各々の容量コンタクト領域ＣＣ１、ＣＣ３を電気的に分離する機能を有するものである。第３ワード線ＷＬ３、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２は、各々Ｘ方向の中心点を通るＹ方向の中心線Ｃを有しており、それらの中心線は互いに等間隔で配置される構成となっている。
上記の構成を有する本第１の実施形態の半導体装置１００は、各々のワード線ＷＬのＸ方向の幅Ｄに比べて、各々のダミーワード線ＤＷＬのＸ方向の幅ｄを狭く構成することを特徴とするものである。すなわち、本第１の実施形態では、第１ワード線ＷＬ１のＸ方向の幅Ｄ１、第２ワード線ＷＬ２のＸ方向の幅Ｄ２、第３ワード線のＸ方向の幅Ｄ３、およびビットコンタクト領域ＢＬＣのＸ方向の幅Ｗ０は、いずれも等しい値で構成されている。ここでは、幅Ｄ１を例えば４０ｎｍとする。これに対し、第１ダミーワード線ＤＷＬ１および第２ダミーワード線ＤＷＬ２のＸ方向の幅ｄ１、ｄ２は、例えば２０ｎｍで設けられ、上記ＷＬ１およびＷＬ２の幅Ｄ１、Ｄ２よりも狭い幅で構成される。
第１ダミーワード線ＤＷＬ１は、Ｙ方向に延在する中心線Ｃを有している。中心線Ｃは、第１ワード線ＷＬ１のＸ方向の一端部ＷＬ１ａと第３ワード線ＷＬ３の一端部ＷＬ３ｂの間の中心線に一致している。第１ダミーワード線ＤＷＬ１は、第３ワード線ＷＬ３の一端部ＷＬ３ｂに対向するＸ方向の一方の端部ＤＷＬ１ａと、第１ワード線ＷＬ１の一端部ＷＬ１ａに対向するＸ方向の他の一方の端部ＤＷＬ１ｂと、を有している。
ＷＬ１ａとＤＷＬ１ｂの間隔Ｗ１は、ＷＬ３ｂとＤＷＬ１ａの間隔Ｗ３と等しく、Ｄ１，Ｗ０、Ｄ２、Ｄ３よりも大きくなっている。具体的には、幅Ｄ１、Ｗ０、Ｄ２、Ｄ３が４０ｎｍ、ＤＷＬ１の幅ｄ１が２０ｎｍで構成され、幅Ｗ１およびＷ３は５０ｎｍで構成される。第２容量コンタクト領域ＣＣ２のＸ方向の幅Ｗ２についても５０ｎｍで構成される。より、具体的には、ＢＬコンタクト領域ＢＬＣがＸ方向の幅およびＹ方向の幅を共に４０ｎｍとする平行四辺形となるのに対して、容量コンタクト領域ＣＣ１、ＣＣ２、ＣＣ３はいずれもＹ方向の幅４０ｎｍでＸ方向の幅が５０ｎｍとなる平行四辺形で構成することができる。
次に、図１のＡ−Ａ断面に相当する図２を参照する。
半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝（ワード溝）１４ｂが設けられている。また、各々の活性領域１３の延在方向に隣接するトランジスタ間をフィールドシールドすることにより素子分離するダミーワード線用の溝（ダミーワード溝）１４ａが設けられている。本第１の実施形態では、ワード線用の溝１４ｂの半導体基板１の上面１ａからの深さを１５０ｎｍ、ダミーワード線用の溝１４ａの半導体基板１の上面１ａからの深さを２５０ｎｍとする。各々のダミーワード線用の溝１４ａおよびワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５を介して、第１埋め込みダミーワード線ＤＷＬ１、第１埋め込みワード線ＷＬ１、第２埋め込みワード線ＷＬ２および第２埋め込みダミーワード線ＤＷＬ２が各々の溝の底部に設けられている。各々のワード線ＷＬおよび各々のダミーワード線ＤＷＬの上面を覆い、且つ、各々の溝を埋設するキャップ絶縁膜１７が設けられている。
第１ダミーワード線ＤＷＬ１と第１ワード線ＷＬ１の間に位置する半導体ピラーは、第１容量コンタクト領域ＣＣ１となり、その上面にはソース／ドレインの一方となる不純物拡散層１９ａが設けられている。第１ワード線ＷＬ１と第２ワード線ＷＬ２の間に位置する半導体ピラーはＢＬコンタクト領域ＢＬＣ１となり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８が設けられている。さらに、第２ワード線ＷＬ２と第２ダミーワード線ＤＷＬ２の間に位置する半導体ピラーは第２容量コンタクト領域ＣＣ２となり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｂが設けられている。
不純物拡散層１９ａとゲート絶縁膜１５と第１ワード線ＷＬ１と不純物拡散層１８とで第１のトランジスタＴｒ１が構成される。また、不純物拡散層１８とゲート絶縁膜１５と第２ワード線ＷＬ２と不純物拡散層１９ｂとで第２のトランジスタＴｒ２が構成されている。さらに、第１ダミーワード線ＤＷＬ１を挟んで、第１活性領域３ａと反対側には第２活性領域３ｂが位置しており、第３トランジスタＴｒ３が配置されている。第３トランジスタＴｒ３は、第１ダミーワード線ＤＷＬ１に隣接して配置される第３容量コンタクト領域ＣＣ３の上面に設けられる不純物拡散層１９ｃと、ゲート絶縁膜１５と、ワード線ＷＬ３を有している。また、図２への記載は省略しているが、図１に示した第２ＢＬコンタクト領域ＢＬＣ２の上面に設けられる不純物拡散層を有するものである。
第１ダミーワード線ＤＷＬ１は、第１トランジスタＴｒ１を構成する第１容量コンタクト領域ＣＣ１と、第３トランジスタＴｒ３を構成する第３容量コンタクト領域ＣＣ３とに各々接して挟まれる位置に配置される構成となっている。したがって、第１ダミーワード線ＤＷＬ１は、隣接して配置された二つのトランジスタＴｒ１、Ｔｒ３を構成する各々の容量コンタクト領域ＣＣ１、ＣＣ３を電気的に分離する機能を有するものである。第３ワード線ＷＬ３、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２は、各々Ｘ方向の中心点を通るＹ方向の中心線Ｃを有しており、それらの中心線は互いに等間隔で配置される構成となっている。
第１ダミーワードワード線ＤＷＬ１の幅ｄ１は、中心線Ｃに対して両側から均等に狭められているので、第１容量コンタクト領域ＣＣ１のＸ’方向の幅Ｗ１と第３容量コンタクト領域ＣＣ３のＸ’方向の幅Ｗ３とは同じ寸法となっている。また、Ｗ１およびＷ３は、ＢＬコンタクト領域ＢＬＣ１のＸ’方向の幅Ｗ０よりも大きな寸法で構成することができる。したがって、各々の容量コンタクト領域に対して大きな開口径を有するコンタクトホールを形成することができ、結果的に容量コンタクトプラグと容量コンタクト領域の接触面積を確保して接触抵抗の増大を抑止できる。
以下、図１および図２に示した半導体装置の製造方法について図３〜図９を用いて説明する。
最初に、ｐ型のシリコン単結晶からなる半導体基板１上面に、図１の平面図で述べた、Ｘ’方向に延在する素子分離領域２を形成する。この工程は図に示していないが、周知のＳＴＩ（Shallow Trench Isolation）法を用いて溝に絶縁膜を埋設することにより形成する。これにより、素子分離領域２で挟まれＸ’方向に直線で延在する活性領域３がＹ方向に繰り返し配置されて形成される。
次に、図３を参照する。半導体基板１の上面に厚さ５ｎｍの酸化シリコン膜からなるパッド酸化膜１２と厚さ５０ｎｍの窒化シリコン膜１３を全面に積層形成する。
次に、リソグラフィと異方性ドライエッチング法を用いて、窒化シリコン膜１３およびパッド酸化膜１２をエッチングし、Ｙ方向に延在する第１ワード線ＷＬ１、第２ワード線ＷＬ２、第３ワード線ＷＬ３に相当する開口１３ａを形成する。本第１の実施形態において、リソグラフィで形成可能な最小加工寸法Ｆ値を４０ｎｍとすると、開口１３ａのＸ方向の幅Ｄ１およびＤ２はＦ値であって４０ｎｍで形成される。また、ＷＬ１とＷＬ２との間の間隔Ｗ０もＦ値であって４０ｎｍとなるように形成される。一方、ＷＬ１とＷＬ３の間隔Ｗ６は３Ｆ値であって１２０ｎｍとなるように形成される。これにより、開口１３ａ内には半導体基板１の上面が露出する。
次に、図４を参照する。窒化シリコン膜１３をマスクとする異方性ドライエッチング法により、上面が露出している半導体基板１にワードトレンチ１４ｂを形成する。ワードトレンチ１４ｂの基板１１の上面１ａからの深さは１５０ｎｍとなるように形成する。
次に、図５を参照する。リソグラフィ法において、回転塗布法により全面にホトレジスト５を形成する。これにより、ワードトレンチ１４ｂはホトレジスト５で埋設される。
次に、露光、現像工程を経てＤＷＬ１、ＤＷＬ２に相当する開口を図示しないホトレジストに形成する。ホトレジストに形成される開口はＸ方向の幅がリソグラフィの解像限界であるＦ値で形成されるので、４０ｎｍとなる。本第１の実施形態では、ホトレジストに形成された幅４０ｎｍの開口を、ホトレジストシュリンク法を用いて幅２０ｎｍまで縮小させる。この縮小は、元の開口の両端から均等に生じるので、シュリンク前後で開口のＸ方向の中心がずれることはない。
次に、開口がシュリンクされたホトレジストをマスクとして異方性ドライエッチング法により窒化シリコン膜１３およびパッド酸化膜１２をエッチングする。これにより、窒化シリコン膜１３およびパッド酸化膜１２にＸ方向の幅ｄ１、ｄ２が２０ｎｍとなる開口１３ｂが形成される。これにより、開口１３ｂ内に半導体基板１の上面が露出する。なお、この段階では、ワードトレンチ１４ｂはホトレジスト５で埋設されている。
次に、図６を参照する。ワードトレンチ１４ｂがホトレジスト５で埋設された状態で、窒化シリコン膜１３をマスクとする異方性ドライエッチング法により上面が露出している半導体基板１をエッチングする。これにより、幅ｄ１およびｄ２が２０ｎｍとなるダミーワードトレンチ１４ａが形成される。ダミーワードトレンチ１４ａの半導体基板１上面からの深さは２００ｎｍとする。ダミーワードトレンチ１４ａの深さは、少なくともワードトレンチ１４ｂの深さよりも深く形成する。
次に、図７を参照する。ダミーワードトレンチ１４ａ、ワードトレンチ１４ｂの表面にゲート絶縁膜１５を形成する。
次に、図８を参照する。活性領域３に埋め込みワードトレンチ１４ｂおよびダミーワードトレンチ１４ａが形成され、それを埋め込むようにＷＬ、ＤＷＬが活性領域３に埋め込まれる形で形成される。ＷＬ、ＤＷＬは、活性領域３と交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
ダミーワードトレンチ１４ａは素子分離領域２と同様に素子を分離するために、ＷＬはゲート絶縁膜１５を介してトランジスタのゲート電極として形成される。
ダミーワードトレンチ１４ａの寸法ｄ１、ｄ２とワードトレンチ１４ｂの寸法Ｄ１、Ｄ２を比較した場合Ｄ１＞ｄ１、Ｄ２＞ｄ２である。また、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。さらに、ＤＷＬ４ａのダミーワードトレンチ１４ａの底部からの高さｌ２とＷＬのワードトレンチ１４ｂの底部からの高さｌ１を比較した場合、ｌ２＞ｌ１である。
ダミーワードトレンチ１４ａの寸法ｄ１、ｄ２がワードトレンチ１４ｂの寸法Ｄ１、Ｄ２より小さくなっていることで、メモリーセル内の不純物拡散層１９（ソース／ドレイン領域１９）（図２参照）の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていることで寸法を小さくすることで悪くなった電気的な分離特性をよくすることができるようになる。
そして、上記各ＷＬ上にはライナー膜（図示せず）と第１層間絶縁膜１６が形成されている。各ＷＬ上にもライナー膜（図示せず）と各々の溝を埋設するキャップ絶縁膜１７と第１層間絶縁膜２１が形成されている。
次に、図９を参照する。
第１層間絶縁膜２１には、活性領域３に通じるビットコンタクトＢＬＣ１が形成されている。ビットコンタクトＢＬＣ１を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース・ドレイン領域１８として機能する。
ポリシリコン膜、タングステン膜２３ａ、シリコン窒化膜２３ｂの積層膜をライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ＷＬと交差する方向（図１のＸ方向）に延在するパターンとして形成される。
次に、図２を参照する。
半導体基板１上には、ビット線２３を被覆するようにライナー膜２４が形成されている。さらに、ライナー膜２４を被覆するように、半導体基板１上にはビット線２３間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６を形成し、ＳＯＤ膜２５の表面を覆う。
このＳＯＤ膜２５、第２層間絶縁膜２６には、ソース／ドレイン領域１９に通じる容量コンタクトＣＣが形成されている。この容量コンタクトＣＣとソース／ドレイン領域１９の接する部分には金属シリサイド層が形成されている。この金属シリサイド層は，例えば、コバルトシリサイド等の金属シリサイドで形成される。
容量コンタクトＣＣにはその内部を埋め込むように容量コンタクトプラグＣＣＰが形成されている。この容量コンタクトプラグＣＣＰには、第２層間絶縁膜２６上部に形成された容量コンタクトパッド２８が接続されている。
容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜（図示せず）を形成したのちに、第３層間絶縁膜２９を形成する。その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９およびシリコン窒化膜（図示せず）を貫通する開口部３０を形成した後に、開口部３０の内壁を覆うようにキャパシタ素子の下部電極３１を形成する。下部電極３１の底部は容量コンタクトパッド２８と接続している。
次に、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、キャパシタ素子の上部電極３３を形成する。そして、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を完成する。
本発明の第１の実施形態に係る半導体装置１００では、ダミーワードトレンチ１４ａの寸法ｄ１、ｄ２とワードトレンチ１４ｂの寸法Ｄ１、Ｄ２を比較した場合Ｄ１＞ｄ１、Ｄ２＞ｄ２である。また、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。ダミーワードトレンチ１４ａの寸法ｄ１、ｄ２がワードトレンチ１４ｂの寸法Ｄ１、Ｄ２より小さくなっていることで、メモリーセル内のソース／ドレイン領域の面積を大きくとることができるようになる。また、ＤＷＬの深さｌ２がＷＬの深さｌ１より深くなっていることで、上記関連技術に比べて電気的な分離特性をよくすることができる。
このような構成の下、容量コンタクトプラグと接触するソース／ドレイン領域の面積が大きくなり、コンタクト抵抗が減少する。さらに、容量コンタクト形成時の目ずれマージンも大きくすることができ、素子分離特性も向上させることができる。
（第２の実施形態）
次に、図１、図１０を参照して、本発明の第２の実施形態による半導体装置１００の構造について説明する。
本第２の実施形態による半導体装置１００はＤＲＡＭであり、図１０はキャパシタの形成が終了した時点の構造を示しており、図１のＡ−Ａ断面図である。
図１、図１０に示すように、半導体基板１に活性領域３を分離する素子分離領域２が形成されている。活性領域３にワードトレンチ１４ｂおよびダミーワードトレンチ１４ａが形成され、ワードトレンチ１４ｂを埋め込むようにＷＬが活性領域３に埋め込まれる形で形成される。ＷＬはゲート絶縁膜１５を介してトランジスタのゲート電極として形成される。
また、ダミーワードトレンチ１４ａ、ワードトレンチ１４ｂ、ＷＬは、活性領域３と交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。ダミーワードトレンチ１４ａ内は素子分離領域２と同様に素子を分離するためにキャップ絶縁膜１７で埋め込まれる。
ダミーワードトレンチ１４ａの寸法ｄ１とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ１である。また、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。
ダミーワードトレンチ１４ａの寸法ｄ１がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることで、メモリーセル内のソース／ドレイン領域の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第１の実施形態よりさらに電気的な分離特性を向上させることができる。
そして、上記各埋め込みダミーワードトレンチ１４ａ上にはライナー膜（図示せず）と溝に埋設されたキャップ絶縁膜１７、第一層間絶縁膜２１が形成されている。各ワードトレンチ１４ｂ上にもライナー膜（図示せず）と溝に埋設されたキャップ絶縁膜１７、第１層間絶縁膜２１が形成されている。
第１層間絶縁膜２１には、活性領域３に通じるビットコンタクトＢＬＣ１が形成されている。ビットコンタクトＢＣＬ１を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１８として機能する。
ポリシリコン膜、タングステン膜２３ａ、シリコン窒化膜の２３ｂ積層膜をライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、埋込ワード線ＷＬと交差する方向（図１のＸ方向）に延在するパターンとして形成される。
そして、半導体基板１上には、ビット線２３を被覆するようにライナー膜２４が形成されている。さらに、ライナー膜２４を被覆するように、半導体基板１上にはビット線２３間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６を形成し、ＳＯＤ膜２５の表面を覆う。
このＳＯＤ膜２５、第２層間絶縁膜２６には、ソース／ドレイン領域１９に通じる容量コンタクト領域ＣＣが形成されている。この容量コンタクト領域ＣＣとソース／ドレイン領域１９の接する部分には金属シリサイド層が形成されている。この金属シリサイド層はたとえばコバルトシリサイド等の金属シリサイドで形成される。
容量コンタクト領域ＣＣにはその内部を埋め込むように容量コンタクトプラグＣＣＰが形成されている。この容量コンタクトプラグＣＣＰには、第２層間絶縁膜２６上部に形成された容量コンタクトパッド２８が接続されている。
容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜（図示せず）を形成したのちに、第３層間絶縁膜２９を形成する。その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９およびシリコン窒化膜（図示せず）を貫通する開口部３０を形成した後に、開口部の内壁を覆うようにキャパシタ素子の下部電極３１を形成する。下部電極３１の底部は容量コンタクトパッド２８と接続している。
次に、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、キャパシタ素子の上部電極３３を形成する。そして、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を完成する。
本発明の第２の実施形態に係る半導体装置１００では、ダミーワードトレンチ１４ａの寸法ｄ１とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ１である。また、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。ダミーワードトレンチ１４ａの寸法ｄ１がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることでメモリーセル内のソース・ドレイン領域の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第１の実施形態よりさらに電気的な分離特性を向上させることができる。
上記構成に下、容量コンタクト領域と接触するソース／ドレイン領域の面積が大きくなり、コンタクト抵抗が減少し、容量コンタクト形成時の目ずれマージンも大きくすることができる。さらに、また、第１の実施形態に比べてさらに素子分離特性も向上させることができる。
以下、図１１〜図１６を用いて、図１、図１０に示した半導体装置の製造方法について説明する。図１１〜図１６は、図１におけるＡ−Ａ断面図を示している。
まず、図１１に示すように、半導体基板１の上に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域２を形成する。これにより、素子分離領域２で囲まれ、半導体基板１からなる活性領域３が形成される。
次に、半導体基板１上全面に酸化シリコン膜からなるパッド酸化膜１２を形成し、このパッド酸化膜１２を通して、Ｎウェル領域およびＰウェル領域を公知の方法で形成する。その後、半導体基板１上にシリコン窒化膜等を堆積し、レジスト（図示せず）にてワードトレンチ１４ｂ形成用のハードマスク１３をパターニングする。
次に、図１２に示すように、半導体基板１をドライエッチング法を用い、パターンの粗密差によってエッチングレートに差がでる条件によってエッチングし、ダミーワードトレンチ１４ａ、ワードトレンチ１４ｂを形成する。この時ダミーワードトレンチ１４ａの寸法ｄ１とワードトレンチ１４ｂの寸法Ｄ１は異なる寸法で形成されている。ｄ１とＤ１の寸法を比較した場合Ｄ１＞ｄ１である。したがってエッチング面積の広いワードトレンチ１４ｂのエッチングレートはエッチング面積の狭いダミーワードトレンチ１４ａのエッチングレート比べ速いため、ダミーワードトレンチ１４ａの深さをｌ２とワードトレンチ１４ｂの深さをｌ１とするとｌ１＞ｌ２となる。
次に、図１３に示すように半導体基板１の活性領域３上に熱酸化および窒化プロセス等を用いてゲート酸化膜１５を形成する。そして、タングステン等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、ＷＬを形成する。この時、ダミーワードトレンチ１４ａに埋め込まれたタングステン等はダミーワードトレンチ１４ａがワードトレンチ１４ｂに比べて浅いため、全てエッチングされてなくなってしまう。
次に、図１４に示すように、もう一度、半導体基板１をドライエッチングにてエッチングするとＷＬが埋まっていないダミーワードトレンチ１４ａのみエッチングされる。この時のダミーワードトレンチ１４ａの深さをＬ２とし、ワードトレンチ１４ｂの深さＬ１と比較するとＬ２＞Ｌ１となる。
次に、図１５に示すように残存したタングステン上およびダミーワードトレンチ１４ａの内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー膜をたとえばＣＶＤ法にて形成する。ライナー膜上にキャップ絶縁膜１７を堆積する。
その後、ＣＭＰを行って、ライナー膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および、キャップ絶縁膜１７とライナー膜の一部を除去し、キャップ絶縁膜１７の表面が、半導体基板１のシリコン表面と概略同程度の高さになるようにする。これにより、ＷＬおよび素子分離用のＤＷＬが形成される。そして、半導体基板１上を覆うように、シリコン酸化膜等をたとえばＣＶＤ法を用いて第１層間絶縁膜２１を形成する。
次に、図１６に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２１の一部を除去し、ビットコンタクトＢＬＣ１を形成する。ビットコンタクトＢＬＣ１は、図１に示したように、ＷＬと同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトＢＬＣ１のパターンと活性領域３の交差した部分では、半導体基板１表面が露出する。ビットコンタクトＢＬＣ１を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１８として機能する。
その後、ポリシリコン膜、タングステン膜２３ａ、シリコン窒化膜２３ｂ等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ＷＬと交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクトＢＬＣ１内で露出している半導体基板１の表面部分で、ビット線２３の下層のポリシリコン膜とソース／ドレイン領域１８とが接続する。
次に、図１０に示すようにビット線２３の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６として、たとえばＣＶＤ法で形成したシリコン酸化膜を形成し、ＳＯＤ膜２５の表面を覆う。
その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト領域ＣＣを形成する。露出した半導体基板１表面に、Ｎ型不純物（リン等）をイオン注入し、活性領域３表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１９として機能する。
次に、ソース／ドレイン領域１９を被覆する金属シリサイドを形成するために、例えば、スパッタ法を用いてコバルト等の金属層を形成する。
次いで、熱処理を行うことによって、上記金属層の金属とソース／ドレイン領域１９のシリコンと反応させて、金属シリサイド層を形成する。その後、未反応な金属層を除去する。
次いで、容量コンタクト領域ＣＣの内部を埋め込むように、タングステン等の導電性材料をたとえばＣＶＤ法を用いて埋め込む。
続いて、第２層間絶縁膜２６上の余剰な上記導電性材料をたとえばＣＭＰにより除去し、容量コンタクト領域ＣＣ内部に残した導電性材料で容量コンタクトプラグＣＣＰを形成する。
次に、第２層間絶縁膜２６上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術、エッチング技術によって、上記配線材料層を加工し、上記容量コンタクトプラグＣＣＰに接続する容量コンタクトパッド２８を形成する。容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜を形成したのちに、シリコン酸化膜等で第３層間絶縁膜２９を形成する。
その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９およびシリコン窒化膜を貫通する開口３０を形成した後に、開口３０の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極３１を形成する。そして、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、窒化チタン等でキャパシタ素子の上部電極３３を形成する。
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を完成する。
上記第２の実施形態では、ダミーワードトレンチ１４ａの寸法ｄ１とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ１である。また、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。ダミーワードトレンチ１４ａの寸法ｄ１がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることで、メモリーセル内のソース・ドレイン領域の面積を大きくとることができるようになる。
また、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第１の実施形態よりさらに電気的な分離特性を向上させることができる。
上記構成の下、容量コンタクト領域と接触するソース／ドレイン領域の面積が大きくなり、コンタクト抵抗が減少し、容量コンタクト形成時の目ずれマージンも大きくすることがでる。さらに、上記第１の実施形態に比べてさらに素子分離特性も向上させることができる。
(第３の実施形態）
次に、図１、図１７を参照して、本発明の第３の実施形態による半導体装置１００の構造について説明する。
本第３の形態に係る半導体装置１００はＤＲＡＭであり、図１７はキャパシタの形成が終了した時点の構造を示しており、図１のＡ−Ａ断面図である。
図１、図１７に示すように、半導体基板１に活性領域３を分離する素子分離領域２が形成されている。活性領域３にワードトレンチ１４ｂおよびダミーワードトレンチ１４ａが形成され、ワードトレンチ１４ｂを埋め込むようにＷＬが活性領域３に埋め込まれる形で形成される。またダミーワードトレンチ１４ａ、ワードトレンチ１４ｂ、ＷＬは、活性領域３と交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
ダミーワードトレンチ１４ａは上記素子分離領域２と同様に素子を分離するために、ＷＬはゲート絶縁膜１５を介してトランジスタのゲート電極として形成される。
ダミーワードトレンチ１４ａの上部寸法ｄ３とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ３である。ダミーワードトレンチ１４ａの下部寸法Ｄ４と上部寸法ｄ３を比較した場合Ｄ４＞ｄ３である。さらに、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。
ダミーワードトレンチ１４ａの上部寸法ｄ３がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることで、メモリーセル内のソース・ドレイン領域１９の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの下部寸法Ｄ４が上部寸法ｄ３より大きくなっていること、ダミーワードトレンチ１４ａの深さＬ１がワードトレンチ１４ｂの深さＬ２より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第２の実施形態よりさらに電気的な分離特性を向上させることができる。
そして、上記各埋め込みダミーワードトレンチ１４ａ上にはライナー膜（図示せず）と溝に埋設されたキャップ絶縁膜１７、第一層間絶縁膜２１が形成されている。各ワードトレンチ１４ｂ上にもライナー膜（図示せず）と溝に埋設されたキャップ絶縁膜１７、第一層間絶縁膜２１が形成されている。
第１層間絶縁膜２１には、アクティブ領域３に通じるビットコンタクト１７が形成されている。ビットコンタクト１７を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１８として機能する。
ポリシリコン膜、タングステン膜、シリコン窒化膜の積層膜をライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、埋込ワード線と交差する方向（図１のＸ方向）に延在するパターンとして形成される。そして、上記半導体基板１上には、ビット線２３を被覆するようにライナー膜２４が形成されている。
さらに、ライナー膜２４を被覆するように、半導体基板１上にはビット２３線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６を形成し、ＳＯＤ膜２５の表面を覆う。
このＳＯＤ膜２５、層間絶縁膜２２には、ソース／ドレイン領域２４に通じる容量コンタクト領域ＣＣが形成されている。この容量コンタクト領域ＣＣとソース／ドレイン領域１９の接する部分には金属シリサイド層が形成されている。この金属シリサイド層は、例えば、コバルトシリサイド等の金属シリサイドで形成される。
容量コンタクト領域ＣＣにはその内部を埋め込むように容量コンタクトプラグＣＣＰが形成されている。この容量コンタクトプラグＣＣＰには、第２層間絶縁膜２６上部に形成された容量コンタクトパッド２８が接続されている。
容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜（図示せず）を形成したのちに、第３層間絶縁膜２９を形成する。その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９およびシリコン窒化膜（図示せず）を貫通する開口部３０を形成した後に、開口部３０の内壁を覆うようにキャパシタ素子の下部電極３１を形成する。下部電極３１の底部は容量コンタクトパッド２８と接続している。
次に、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、キャパシタ素子の上部電極３３を形成する。そして、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を完成する。
本発明の第３の実施形態に係る半導体装置１００では、ダミーワードトレンチ１４ａの上部寸法ｄ３とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ３である。ダミーワードトレンチ１４ａの下部寸法Ｄ４と上部寸法ｄ３を比較した場合Ｄ４＞ｄ３である。さらに、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。
ダミーワードトレンチ１４ａの上部寸法ｄ３がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることで、メモリーセル内のソース・ドレイン領域の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの下部寸法Ｄ４が上部寸法ｄ３より大きくなっていること、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第２の実施形態よりさらに電気的な分離特性を向上させることができる。
このような構成の下、容量コンタクト領域と接触するソース／ドレイン領域の面積が大きくなり、コンタクト抵抗が減少する。さらに、容量コンタクト形成時の目ずれマージンも大きくすることができ、第２の実施形態に比べてさらに素子分離特性も向上させることができる。
以下、図１８〜図２０を用いて、図１、図１７に示した第３の実施形態に係る半導体装置１００の造方法について説明する。ここで、図１８〜図２０は、図１におけるＡ−Ａ断面図を示している。
まず、図１８に示すように、半導体基板１の上に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域２を形成する。これにより、素子分離領域２で囲まれ、半導体基板１からなる活性領域１３が形成される。
次に、半導体基板１上全面に酸化シリコン膜からなるパッド酸化膜１２を形成し、このパッド酸化膜１２を通して、Ｎウェル領域およびＰウェル領域を公知の方法で形成する。その後、半導体基板１上にシリコン窒化膜等を堆積し、レジスト（図示せず）にてワードトレンチ１４ｂ形成用のハードマスクをパターニングする。
次に、半導体基板１をドライエッチング法を用い、パターンの粗密差によってエッチングレートに差がでる条件によってエッチングし、ダミーワードトレンチ１４ａ、ワードトレンチ１４ｂを形成する。この時ダミーワードトレンチ１４ａの寸法ｄ３とワードトレンチ１４ｂの寸法Ｄ１は異なる寸法で形成されている。Ｄ１とｄ３の寸法を比較した場合Ｄ１＞ｄ３である。したがってエッチング面積の広いワードトレンチ１４ｂのエッチングレートはエッチング面積の狭いダミーワードトレンチ１４ａのエッチングレート比べ速いため、ダミーワードトレンチ１４ａの深さをｌ２、ワードトレンチ１４ｂの深さをＬ１とするとＬ１＞ｌ２となる。そして、半導体基板１の活性領域３上に熱酸化および窒化プロセス等を用いてゲート酸化膜１５を形成する。
その後、タングステン等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、埋めＷＬを形成する。この時、ダミーワードトレンチ１４ａに埋め込まれたタングステン等はダミーワードトレンチ１４ａがワードトレンチ１４ｂに比べて浅いため、全てエッチングされてなくなってしまう。
さらに、もう一度、半導体基板１をウェットエッチングや等方性ドライエッチング等にてサイドエッチングが入る条件でエッチングするとＷＬが埋まっていないダミーワードトレンチ１４ａのみ下部が広がった形でエッチングされる。この時のダミーワードトレンチ１４ａの深さをＬ２とし、ワードトレンチ１４ｂの深さＬ１と比較するとＬ２＞Ｌ１となる。またダミーワードトレンチ１４ａの下部の寸法Ｄ４とし、上部の寸法と比較するとＤ４＞ｄ３となる。
次に、図１９に示すように残存したタングステン上およびゲート酸化膜１５の内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー膜をたとえばＣＶＤ法にて形成する。ライナー膜（図示せず）上に溝に埋設されたキャップ絶縁膜１７を形成する。
その後、ＣＭＰを行って、ライナー膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および、キャップ絶縁膜１７とライナー膜の一部を除去し、キャップ絶縁膜１７の表面が、半導体基板１のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線ＷＬおよび素子分離用の埋込配線ＤＷＬが形成される。
そして、半導体基板１上を覆うように、シリコン酸化膜等をたとえばＣＶＤ法を用いて第１層間絶縁膜２１を形成する。
次に、図２０に示すようにフォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２１の一部を除去し、ビットコンタクトＢＬＣ１を形成する。ビットコンタクトＢＬＣ１は、図１に示したように、ＷＬと同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトＢＬＣ１のパターンと活性領域３の交差した部分では、半導体基板１表面が露出する。ビットコンタクトＢＬＣ１を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１８として機能する。
その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ＷＬと交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクトＢＬＣ１内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜とソース／ドレイン領域１８とが接続する。
次に、図１７に示すようにビット線２３の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。ビット線２３間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６として、たとえばＣＶＤ法で形成したシリコン酸化膜を形成し、ＳＯＤ膜２５の表面を覆う。
その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト領域ＣＣを形成する。容量コンタクト領域ＣＣと活性領域の交差している部分で、半導体基板１表面が露出する。そして、Ｎ型不純物（リン等）をイオン注入し、活性領域３の表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１９として機能する。
次に、ソース／ドレイン領域１９を被覆する金属シリサイドを形成するためにたとえばスパッタ法を用いてコバルト等の金属層を形成する。次いで、熱処理を行うことによって、上記金属層の金属とソース・ドレイン領域１９のシリコンと反応させて、金属シリサイド層を形成する。その後、未反応な金属層を除去する。
次いで、容量コンタクト領域ＣＣの内部を埋め込むように、タングステン等の導電性材料をたとえばＣＶＤ法を用いて埋め込む。続いて、第２層間絶縁膜２６上の余剰な上記導電性材料をたとえばＣＭＰにより除去し、容量コンタクトＣＣ内部に残した導電性材料でプラグＣＣＰを形成する。次に第２層間絶縁膜２６上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術、エッチング技術によって、上記配線材料層を加工し、容量コンタクトプラグＣＣＰに接続する容量コンタクトパッド２８を形成する。
容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜を形成したのちに、シリコン酸化膜等で第３層間絶縁膜２９を形成する。
その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９およびシリコン窒化膜を貫通する開口３０を形成した後に、開口３０の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極３１を形成する。
そして、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、窒化チタン等でキャパシタ素子の上部電極３３を形成する。
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００が完成する。
上記第３の実施形態では、ダミーワードトレンチ１４ａの上部寸法ｄ３とワードトレンチ１４ｂの寸法Ｄ１を比較した場合Ｄ１＞ｄ３である。ダミーワードトレンチ１４ａの下部寸法Ｄ４と上部寸法ｄ３を比較した場合Ｄ４＞ｄ３である。さらに、ダミーワードトレンチ１４ａの深さＬ２とワードトレンチ１４ｂの深さＬ１を比較した場合Ｌ２＞Ｌ１である。
ダミーワードトレンチ１４ａの上部寸法ｄ３がワードトレンチ１４ｂの寸法Ｄ１より小さくなっていることで、メモリーセル内のソース・ドレイン領域１９の面積を大きくとることができるようになる。また、ダミーワードトレンチ１４ａの下部寸法Ｄ４上部寸法ｄ３より大きくなっていること、ダミーワードトレンチ１４ａの深さＬ２がワードトレンチ１４ｂの深さＬ１より深くなっていること、および埋め込みダミーゲート電極が存在しないことで、上記第２の実施形態よりさらに電気的な分離特性を向上させることができる。
このような構成の下、容量コンタクト領域と接触するソース／ドレイン領域の面積が大きくなり、コンタクト抵抗が減少し、容量コンタクト形成時の目ずれマージンも大きくすることができる。されに、上記第２の実施形態に比べてさらに素子分離特性も向上させることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体基板
２ 素子分離領域
３ 活性領域
５ ホトレジスト
１２ パッド酸化膜
１３ 窒化シリコン膜
１４ａ、１４ｂ ワード溝（ワードトレンチ）
１５ ゲート絶縁膜第
１７ キャップ絶縁膜
１８ 不純物拡散層
１９ａ、１９ｂ、１９ｃ 不純物拡散層
２１ 第１層間絶縁膜
２３ ビット線
２４ ライナー膜
２５ ＳＯＤ膜
２６ 第２層間絶縁膜
２８ 容量コンタクトパッド
２９ 第３層間絶縁膜
３０ 開口部
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
１００ 半導体装置
ＷＬ１ 第１ワード線
ＷＬ２ 第２ワード線
ＷＬ３ 第３ワード線
ＤＷＬ１ 第１ダミーワード線
ＤＷＬ２ 第２ダミーワード線
ＣＣ１ 第１容量コンタクト領域
ＣＣ２ 第２容量コンタクト領域
ＣＣ３ 第３容量コンタクト領域
ＢＬＣ１ 第１ビット線（ＢＬ）コンタクト領域
ＢＬＣ２ 第２ビット線（ＢＬ）コンタクト領域
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ
Ｔｒ３ 第３トランジスタ

Claims (21)

  1. 半導体基板上に配置された複数の活性領域と、
    前記複数の活性領域に跨って、第１の方向に連続して延在する第１及び第２の埋め込みワード線と、
    前記第１及び前記第２の埋め込みワード線を挟むように配置された第１及び第２の埋め込みダミーワード線を有し、
    前記第１及び前記第２の埋め込みダミーワード線と前記第１及び前記第２の埋め込みワード線は、それぞれ前記第１の方向と垂直の第２の方向の中心点を通る前記第１の方向に中心線を有しており、前記中心線はそれぞれ互いに等間隔で配置され、
    前記第１及び前記第２の埋め込みダミーワード線の前記第２の方向の第１の幅は、前記第１及び前記第２の埋め込みワード線の前記第２の方向の第２の幅より狭く構成されていることを特徴とする半導体装置。
  2. 前記第１及び前記第２の埋め込みダミーワード線は、前記第１及び前記第２の埋め込みワード線とは異なる電圧を印加してフィールドシールドすることにより、前記複数の活性領域を独立した第１及び第２の活性領域に分割することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の活性領域は、前記第１の埋め込みダミーワード線に隣接して配置される第１の容量コンタクト領域と、前記第１の容量コンタクト領域に隣接して配置される前記第１の埋め込みワード線と、前記第１の埋め込みワード線に隣接して配置される第１のビット線コンタクト領域と、前記第１のビット線コンタクト領域に隣接して配置される前記第２の埋め込みワード線と、前記第２の埋め込みワード線に隣接して配置される第２の容量コンタクト領域を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の容量コンタクト領域、前記第１の埋め込みワード線及び前記第１のビット線コンタクト領域とで第１のトランジスタが構成され、
    前記第１のビット線コンタクト領域、前記第２の埋め込みワード線及び前記第２の容量コンタクト領域とで第２トランジスタが構成されること特徴とする請求項３に記載の半導体装置。
  5. 前記第１の容量コンタクト領域上には第１の容量コンタクトプラグが配置され、前記第２の容量コンタクト領域上には第２の容量コンタクトプラグが配置され、
    前記第１のビット線コンタクト領域上には、前記第２の方向に延在する第１のビット線が配置されていること特徴とする請求項４に記載の半導体装置。
  6. 前記第１及び前記第２の埋め込みダミーワード線の間に位置する活性領域は前記第１の活性領域となり、
    前記第１の埋め込みダミーワード線を挟んで、前記第１の活性領域と反対側に前記第２の活性領域が位置しており、
    前記第２の活性領域に配置され、かつ前記第１の埋め込みダミーワード線に隣接して配置される第３の容量コンタクト領域と、前記第３の容量コンタクト領域に隣接して配置される第３の埋め込みワード線と、前記第３の埋め込みワード線に隣接して配置される第２のビット線コンタクト領域とで第３のトランジスタが構成されること特徴とする請求項２から５のいずれか１項に記載の半導体装置。
  7. 前記第３の容量コンタクト領域上には第３の容量コンタクトプラグが配置され、
    前記第２のビット線コンタクト領域上には、前記第２の方向に延在する第２のビット線が配置されていること特徴とする請求項６に記載の半導体装置。
  8. 前記第１の埋め込みダミーワード線は、前記第１のトランジスタを構成する前記第１の容量コンタクト領域と前記第３のトランジスタを構成する前記第３の容量コンタクト領域とに挟まれる位置に配置され、かつ前記第１の容量コンタクト領域及び前記第３の容量コンタクト領域を電気的に分離することを特徴とする請求項７に記載の半導体装置。
  9. 前記第３の埋め込みワード線は、前記等間隔で配置された中心線を有しており、
    前記第１の埋め込みダミーワード線の前記第１の幅は、前記第３の埋め込みワード線の前記第２の方向の第３の幅より狭く構成されていることを特徴とする請求項６から８のいずれか１項に記載の半導体装置。
  10. 前記第１及び前記第２の埋め込みワード線の前記第２の幅は、前記第３の埋め込みワード線の前記第３の幅と等しいことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の幅を前記第２及び前記第３の幅より狭くすることにより、前記第１、第２及び第３の容量コンタクトプラグと前記第１、第２及び第３の容量コンタクト領域との接触面積を拡大させてコンタクト抵抗を低減させるように構成したこと特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記第１及び前記第２の埋め込みダミーワード線は、前記半導体基板内に設けられたダミーワード線用溝の底部に配置され、
    前記ダミーワード線用溝の内面にはゲート絶縁膜が配置され、
    前記第１及び前記第２の埋め込みダミーワード線の上面を覆い、かつ前記ダミーワード線用溝を埋設するようにキャップ絶縁膜が設けられていること特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記第１及び前記第２の埋め込みダミーワード線は、前記半導体基板内に設けられたダミーワード線用溝を埋設するキャップ絶縁膜で構成されていること特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  14. 前記第１及び前記第２の埋め込みダミーワード線は、上部と、前記第２の方向の幅が前記上部の前記第２の方向の幅より広い下部を有し、
    前記上部の前記第２の方向の幅が前記第１の幅に対応すること特徴とする請求項１３に記載の半導体装置。
  15. 半導体基板上に複数の活性領域を形成する工程と、
    前記複数の活性領域に跨って、第１の方向に連続して延在する第１及び第２のワードトレンチを形成する工程と、
    前記第１及び前記第２のワードトレンチを挟むように、第１及び第２のダミーワードトレンチを形成する工程と、
    前記第１及び前記第２のワードトレンチ内に、第１及び前記第２の埋め込みワード線を埋め込む工程と、
    前記第１及び前記第２のダミーワードトレンチ内に、第１及び前記第２の埋め込みダミーワード線を埋め込む工程を有し、
    前記第１及び前記第２のダミーワードトレンチの前記第２の方向の第１の幅は、前記第１及び前記第２のワードトレンチの前記第２の方向の第２の幅より狭く形成されていることを特徴とする半導体装置の製造方法。
  16. 前記第１及び前記第２のダミーワードトレンチの第１の深さは、前記第１及び前記第２のワードトレンチの第２の深さより深いことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１及び前記第２の埋め込みダミーワード線と前記第１及び前記第２の埋め込みワード線は、それぞれ前記第１の方向と垂直の第２の方向の中心点を通る前記第１の方向に中心線を有しており、前記中心線はそれぞれ互いに等間隔で配置されていることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
  18. 前記第１及び前記第２のダミーワードトレンチの内面にゲート絶縁膜を形成し、
    前記第１及び前記第２のダミーワードトレンチの底部に、前記第１及び前記第２の埋め込みダミーワード線を埋め込み、
    前記第１及び前記第２の埋め込みダミーワード線の上面に、キャップ絶縁膜を形成すること特徴とする請求項１５から１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第１及び前記第２のダミーワードトレンチ内の全体にキャップ絶縁膜を埋め込むこと特徴とする請求項１５から１７のいずれか１項に記載の半導体装置の製造方法。
  20. 前記第１及び前記第２のダミーワードトレンチは、上部と、前記第２の方向の幅が前記上部の前記第２の方向の幅より広い下部を有するように形成され、
    前記上部の前記第２の方向の幅が前記第１の幅に対応すること特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記第１及び前記第２のダミーワードトレンチの前記第２の方向の前記第１の幅を、前記第１及び前記第２のワードトレンチの前記第２の方向の前記第２の幅より狭く形成することにより、前記活性領域内のソース・ドレイン領域の面積を拡大させること特徴とする請求項１５から２０のいずれか１項に記載の半導体装置の製造方法。
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