JP2011142256A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】DRAM素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。
【解決手段】半導体基板1上に、不純物をドープして形成したメモリセル拡散層72を含むメモリセル領域7と、周辺回路拡散層82とゲート電極4を含む周辺回路領域8を備え、メモリセル領域7ではメモリセル拡散層72に接続されるビット配線10Aとして設けられ、周辺回路領域8では周辺回路拡散層82あるいはゲート電極42の何れかに接続する第1中間配線層10Bとして設けられる第1配線と、メモリセル領域7ではメモリセル拡散層72と接続されるキャパシタ用容量パッド20Aとして設けられ、周辺回路領域8では、コンタクトプラグの積層構造を介して周辺回路拡散層82あるいはゲート電極42の何れか一方に接続する第2中間配線層20Bとして設けられる第2配線20とを具備する。
【選択図】図1
【解決手段】半導体基板1上に、不純物をドープして形成したメモリセル拡散層72を含むメモリセル領域7と、周辺回路拡散層82とゲート電極4を含む周辺回路領域8を備え、メモリセル領域7ではメモリセル拡散層72に接続されるビット配線10Aとして設けられ、周辺回路領域8では周辺回路拡散層82あるいはゲート電極42の何れかに接続する第1中間配線層10Bとして設けられる第1配線と、メモリセル領域7ではメモリセル拡散層72と接続されるキャパシタ用容量パッド20Aとして設けられ、周辺回路領域8では、コンタクトプラグの積層構造を介して周辺回路拡散層82あるいはゲート電極42の何れか一方に接続する第2中間配線層20Bとして設けられる第2配線20とを具備する。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
一般に、DRAM(Dynamic Random Access Memory)素子は、データの保持を行うメモリセル領域、及び、メモリセル領域と素子外部との間でデータ入出力を行うための周辺回路領域とで概略構成されている。また、周辺回路領域の中でも、メモリセル領域に隣接して配置される領域(接続部)には、センスアンプ回路やワード線の駆動回路等が配置されることから、メモリセル領域の微細化に応じて占有面積を縮小していくことが必要である。
また、DRAM素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。このような、DRAM素子の高集積化に対応する微細化の進展に伴い、メモリセル領域を構成するキャパシタ素子に必要な静電容量の確保するため、キャパシタ素子の電極をシリンダー型等の3次元構造とし、高さ寸法を大きくすることで電極の表面積を拡大する手法が一般に採用されている。
しかしながら、上述のように、キャパシタ素子の電極を3次元構造とした場合には、キャパシタ素子の高さ寸法に相当する、非常に膜厚の大きな層間絶縁膜を設ける必要が生じる。また、周辺回路領域においては、半導体基板の表面に配置されたMOSトランジスタと上層の金属配線とを接続するため、厚い層間絶縁膜を貫通することが可能な高さ寸法とされたコンタクトプラグを設ける必要がある。
また、上層の金属配線層と半導体基板の表面に備えられるMOSトランジスタとの間を、1つのコンタクトプラグだけで接続するのは、プラグのアスペクト比が大きくなりすぎて加工が困難となる。このため、金属配線層とMOSトランジスタ間に中間配線層やパッドを設けることにより、複数のコンタクトプラグを直列で介して接続する必要がある。
また、上層に設けた金属配線層のみでは配線のレイアウトに支障を来たすため、メモリセルで使用するビット配線用パッドや、キャパシタ素子の下部電極(蓄積電極)を、周辺回路領域の中間配線層として使用する方法が提案されている(例えば、特許文献1〜3を参照)。
しかしながら、キャパシタ素子の下部電極をシリンダー型に加工する際には、あらかじめ設けたコンタクトホールの内壁を利用して電極を形成する必要があるため、特許文献2、3のように、周辺回路領域での配線層と兼用して同時に加工することは困難となる。
ここで、メモリセル領域で使用するビット配線と周辺回路領域で使用する中間配線層を兼用して同時に加工することは容易である。しかしながら、例えば、センスアンプ回路を形成するには、複数のMOSトランジスタを配置して、相互のソース/ドレイン電極(拡散層)及びゲート電極間を配線で接続する必要があるため、メモリセル領域以上に高密度で中間配線層を配置しなければならないという問題がある。また、ビット配線を周辺回路領域での中間配線層として使用した場合には、加工に使用するフォトリソグラフィ技術の解像度で決定される設計ルール以下の線幅及び間隔で、配線層を隣接させて配置することはできない。このため、メモリセルを微細化することでセルの配置ピッチが縮小した場合には、そのピッチに合わせて複数のMOSトランジスタ及び中間配線層を配置することは困難となり、微細化が阻害される要因となっていた。
ここで、メモリセル領域で使用するビット配線と周辺回路領域で使用する中間配線層を兼用して同時に加工することは容易である。しかしながら、例えば、センスアンプ回路を形成するには、複数のMOSトランジスタを配置して、相互のソース/ドレイン電極(拡散層)及びゲート電極間を配線で接続する必要があるため、メモリセル領域以上に高密度で中間配線層を配置しなければならないという問題がある。また、ビット配線を周辺回路領域での中間配線層として使用した場合には、加工に使用するフォトリソグラフィ技術の解像度で決定される設計ルール以下の線幅及び間隔で、配線層を隣接させて配置することはできない。このため、メモリセルを微細化することでセルの配置ピッチが縮小した場合には、そのピッチに合わせて複数のMOSトランジスタ及び中間配線層を配置することは困難となり、微細化が阻害される要因となっていた。
本発明者等は上記問題を解決するために鋭意研究を行った結果、半導体装置において、以下に示すような構成を採用することを見出した。
まず、第1配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではビット配線として使用する。また、周辺回路領域に配置した第1配線は、第2コンタクトプラグを介して、MOSトランジスタのソース/ドレイン電極をなす第2拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第1中間配線層として使用する。また、メモリセル領域においては、第2コンタクトプラグを介して、ビット配線をなす第1配線と、MOSトランジスタのソース/ドレイン電極をなす第1拡散層を接続する。また、第2配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではキャパシタ用容量パッドとして使用する。また、周辺回路領域に配置した第2配線は、第2コンタクトプラグと第3コンタクトプラグとからなる積層構造を介して、MOSトランジスタのソース/ドレイン電極をなす第2拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第2中間配線層として使用する。そして、メモリセル領域では、第3コンタクトプラグを介してキャパシタ用容量パッドをなす第2配線と、MOSトランジスタのソース/ドレイン電極をなす第1拡散層を接続する。
本発明者等は、上記構成を採用することで、従来の半導体装置における課題を解決できることを知見し、本発明を完成させた。
まず、第1配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではビット配線として使用する。また、周辺回路領域に配置した第1配線は、第2コンタクトプラグを介して、MOSトランジスタのソース/ドレイン電極をなす第2拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第1中間配線層として使用する。また、メモリセル領域においては、第2コンタクトプラグを介して、ビット配線をなす第1配線と、MOSトランジスタのソース/ドレイン電極をなす第1拡散層を接続する。また、第2配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではキャパシタ用容量パッドとして使用する。また、周辺回路領域に配置した第2配線は、第2コンタクトプラグと第3コンタクトプラグとからなる積層構造を介して、MOSトランジスタのソース/ドレイン電極をなす第2拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第2中間配線層として使用する。そして、メモリセル領域では、第3コンタクトプラグを介してキャパシタ用容量パッドをなす第2配線と、MOSトランジスタのソース/ドレイン電極をなす第1拡散層を接続する。
本発明者等は、上記構成を採用することで、従来の半導体装置における課題を解決できることを知見し、本発明を完成させた。
即ち、本発明の半導体装置は、半導体基板上に不純物をドープして形成した第1拡散層を含むメモリセル領域と、前記半導体基板上に不純物をドープして形成した第2拡散層とゲート電極を含む周辺回路領域を備え、前記メモリセル領域においては、前記第1拡散層に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第2拡散層あるいはゲート電極の何れか一方に接続する第1中間配線層として設けられる第1配線と、前記メモリセル領域においては、前記第1拡散層と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも2以上のコンタクトプラグからなる積層構造を介して、前記第2拡散層あるいは前記ゲート電極の何れか一方に接続する第2中間配線層として設けられる第2配線と、を具備してなることを特徴とする。
係る構成の半導体装置によれば、例えば、DRAM素子のような半導体装置において、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置が得られる。
本発明の半導体装置によれば、上記構成により、DRAM素子のような半導体装置において、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置が得られる。また、本発明の半導体装置の製造方法によれば、上記構成のチップサイズの小さな半導体装置を、優れた生産性で効率良く製造することができる。
以下に、本発明の実施形態である半導体装置及びその製造方法について、図面を適宜参照しながら説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置及びその製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
[第1実施形態]
図1及び図12は本発明を適用した第1実施形態であり、複数のMOSトランジスタを備えるDRAM素子構造とされた半導体装置Aを模式的に示す断面図である。また、図2〜図9は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図1〜図9、及び図12は、何れも、図10及び図11の平面模式図中に示す断面指示線における断面図であり、各図共通で、(a)は断面D−D´、(b)は断面B−B´の模式図である。
図1及び図12は本発明を適用した第1実施形態であり、複数のMOSトランジスタを備えるDRAM素子構造とされた半導体装置Aを模式的に示す断面図である。また、図2〜図9は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図1〜図9、及び図12は、何れも、図10及び図11の平面模式図中に示す断面指示線における断面図であり、各図共通で、(a)は断面D−D´、(b)は断面B−B´の模式図である。
「半導体装置の構成」
まず、本実施形態の半導体装置Aの構成について、主に図1(a)、(b)及び図10を参照しながら以下に説明する。
まず、本実施形態の半導体装置Aの構成について、主に図1(a)、(b)及び図10を参照しながら以下に説明する。
本実施形態の半導体装置Aは、半導体基板1上にメモリセル領域7と周辺回路領域8を備えている。メモリセル領域7では、半導体基板1の一部に不純物がドープされることでメモリセル拡散層(第1拡散層)72が形成されている。周辺回路領域8では半導体基板1の一部に不純物がドープされることで周辺回路拡散層(第2拡散層)82が形成されている。メモリセル領域7においては、メモリセル拡散層72に接続されるビット配線10Aとして設けられるとともに、周辺回路領域8においては、周辺回路拡散層82あるいはゲート電極4(41)の何れか一方に接続する第1中間配線層10Bとして設けられる第1配線10が設けられている。また、メモリセル領域7においては、メモリセル拡散層72と接続されるキャパシタ用容量パッド20Aとして設けられるとともに、周辺回路領域8においては、少なくとも2以上のコンタクトプラグ(図1(b)中の第2コンタクトプラグ52c、第3コンタクトプラグ53bを参照)からなる積層構造を介して、周辺回路拡散層82あるいはゲート電極4(42)の何れか一方に接続する第2中間配線層20Bとして設けられる第2配線20とを備えて、概略構成される。
より具体的には、本実施形態の半導体装置Aは、半導体基板1を複数の活性領域Kに分割する素子分離部2が形成されており、メモリセル領域7には第1MOS(Metal Oxide Semiconductor)トランジスタ3、周辺回路領域8には第2、第3MOSトランジスタ31、32が設けられている。
また、半導体装置Aのメモリセル領域7には、半導体基板1の活性領域K上に設けられ、ワード配線Wの一部をなすゲート電極(第1ゲート電極)41と、メモリセル拡散層(第1ソース/ドレイン電極)72上に形成される第1コンタクトプラグ51a、51b、51cを備えている。また、周辺回路領域8においては、周辺回路拡散層82上に形成されるとともに、メモリセル領域7において、第1コンタクトプラグ51aと接続するように形成された第2コンタクトプラグ52a、52b、52cを備えている。また、半導体装置Aは、メモリセル領域7において、第1コンタクトプラグ51b、51cと接続するように形成されるとともに、周辺回路領域8において、第2コンタクトプラグ52bと接続するように形成された第3コンタクトプラグ53a、53bを備えている。
また、半導体装置Aは、メモリセル領域7においては、第1コンタクトプラグ51a及び第2コンタクトプラグ52aからなる積層構造を介してメモリセル拡散層72に接続されるビット配線10Aとして設けられるとともに、周辺回路領域8においては、第2コンタクトプラグ52bを介して、周辺回路拡散層(第2、第3ソース/ドレイン電極)82あるいはゲート電極(第2、第3ゲート電極)42の何れか一方に接続する第1中間配線層10Bとして設けられる第1配線10を備えている。さらに、半導体装置Aは、メモリセル領域7においては、第1コンタクトプラグ51b、51c及び第3コンタクトプラグ53aからなる積層構造を介してメモリセル拡散層72と接続されるキャパシタ用容量パッド20Aとして設けられるとともに、周辺回路領域8においては、第2コンタクトプラグ52b及び第3コンタクトプラグ53bからなる積層構造を介して、周辺回路拡散層82あるいはゲート電極42の何れか一方に接続する第2中間配線層20Bとして設けられる第2配線20を備えている。
図1(a)、(b)に示すように、DRAM素子構造を有する本実施形態の半導体装置では、メモリセル領域7を複数備えた構成としても良い。メモリセル領域7には、複数のメモリセル71が所定の規則に従って配置されている。また、図10は、各メモリセル71の平面構造を示すための模式図であり、メモリセル71を構成する一部の要素のみを示している。図10中において、平面視右手側は、後述するワード配線Wとサイドウォール絶縁膜47とを切断する面を基準とした透過断面図として示している。なお、キャパシタ素子9については、図10においては図示を省略し、図1、並びに、工程を説明する断面図である図8及び図9にのみ示している。
また、各メモリセル71は、MOSトランジスタ3と、各MOSトランジスタ3に複数のコンタクトプラグ(図1中の符号51b、53a参照)を介して接続されたキャパシタ素子9とから概略構成されている。また、MOSトランジスタ3の、キャパシタ素子9と接続されていない側のソース/ドレイン電極であるメモリセル拡散層72には、複数のコンタクトプラグ(図1中の符号51b、52a参照)を介して、ビット配線10Aを含む第1配線10が接続されている。
以下に、半導体装置Aの各構成について詳述する。
以下に、半導体装置Aの各構成について詳述する。
半導体基板1は、上述したように、一部に不純物がドープされ、メモリセル領域7に含まれるメモリセル拡散層72及び周辺回路領域8に含まれる周辺回路拡散層82が形成される。また、半導体基板1は、複数の活性領域Kに分割する素子分離部2により、MOSトランジスタ3、31、32が設けられる領域が複数備えられる。
このような半導体基板1としては、例えば、P型のシリコン基板を用いることができるが、これには限定されず、ゲルマニウム等を含有した半導体基板を用いても良い。
このような半導体基板1としては、例えば、P型のシリコン基板を用いることができるが、これには限定されず、ゲルマニウム等を含有した半導体基板を用いても良い。
メモリセル拡散層72は、N型ドーパント(不純物)がイオン注入された不純物拡散領域であり、図1(a)に示すように、半導体基板1の上面1a上の所定の位置に設けられる。
本実施形態のメモリセル拡散層72には、所定の濃度となるように、例えば、リン(P)又はヒ素(As)が注入された構成とすることができる。
本実施形態のメモリセル拡散層72には、所定の濃度となるように、例えば、リン(P)又はヒ素(As)が注入された構成とすることができる。
周辺回路拡散層82(82A、82B、82C、82D)は、メモリセル拡散層72と同様、N型のドーパントがイオン注入された不純物拡散領域であり、図1(b)に示すように、半導体基板1の上面1a上の所定の位置に設けられる。
本実施形態の周辺回路拡散層82Aには、メモリセル拡散層72と同様、所定の濃度となるように、例えば、N型ドーパントの場合にはリン(P)又はヒ素(As)が注入された構成とすることができる。
本実施形態の周辺回路拡散層82Aには、メモリセル拡散層72と同様、所定の濃度となるように、例えば、N型ドーパントの場合にはリン(P)又はヒ素(As)が注入された構成とすることができる。
本実施形態では、メモリセル領域7には、図10に示す平面構造の如く、半導体基板1の表面に、細長い短冊状の活性領域Kが複数、個々に所定間隔を設けて、平面視で右斜め下向きに整列して配置されている。このような活性領域Kは、外周が素子分離部2で囲まれることによって区画されている。
図10に示す例では、所謂6F2型と呼ばれるメモリセルのレイアウトを例示しているが、本発明における活性領域Kの配列は、図示例のものには限定されない。例えば、活性領域Kの形状は、一般的なメモリセルに適用される他の活性領域の配列、例えば、所謂8F2型レイアウト等を適宜選択して採用することができる。
図10に示す例では、所謂6F2型と呼ばれるメモリセルのレイアウトを例示しているが、本発明における活性領域Kの配列は、図示例のものには限定されない。例えば、活性領域Kの形状は、一般的なメモリセルに適用される他の活性領域の配列、例えば、所謂8F2型レイアウト等を適宜選択して採用することができる。
各活性領域Kの両端部と中央部には、個々にN型の不純物を導入した拡散領域(図1(a)、(b)のメモリセル拡散領域72及び周辺回路拡散層82を参照)が形成され、上述したように、第1MOSトランジスタ3のソース/ドレイン電極として機能する。また、これらソース/ドレイン電極である拡散領域の真上に配置されるように、第1コンタクトプラグ51の各位置(図10中に鎖線で示す符号51a、51b、51cを参照)が規定されている。また、周辺回路領域8には、平面視矩形の活性領域(図示略)が設けられている。
ゲート電極4(41、42)は、半導体基板1の活性領域K上に設けられ、メモリセル領域7に設けられるゲート電極(第1ゲート電極)41は、ワード線Wの一部をなし、また、周辺回路領域8に設けられるゲート電極(第2、第3ゲート電極)42は、活性領域Kに対して交差するように配置される。これらゲート電極41、42の材質としては、従来公知のゲート電極材料の中から適宜採用することが可能である。
また、図1(a)、(b)に示すゲート電極41、42は、それぞれ、半導体基板1との間に、シリコン酸化膜(SiO2)等からなるゲート絶縁膜45が形成されており、上面側には、シリコン窒化膜(Si3N4)等からなるゲートマスク絶縁膜46が積層されている。さらに、これらゲート絶縁膜45、ゲート電極41、42及びゲートマスク絶縁膜46が順次積層された積層体の側面には、シリコン窒化膜等からなるサイドウォール絶縁膜47が形成されている。
図10中の横(X)方向には、折れ線形状(湾曲形状)にビット配線(第1配線)10Aが延設され、このビット配線10Aが、図10中の縦(Y)方向に所定の間隔で複数配置されている。また、図10中のY方向に延在するように、直線形状のワード配線Wが配置されている。各々のワード配線Wは、図10のX方向に所定の間隔で複数配置され、ワード配線Wは、各々活性領域Kと交差する部分において、図1(a)に示すゲート電極41を含むように構成されている。本実施形態では、MOSトランジスタ3が、プレーナ型のゲート電極41を備えている場合を一例として示しているが、このようなプレーナ型のゲート電極を備えたMOSトランジスタに代えて、例えば、溝型ゲート電極を備えたMOSトランジスタ構造を採用しても良い。
周辺回路領域8には、所定の回路動作を行うように複数の第2、第3MOSトランジスタ31、32が配置されている。図11においては、周辺回路領域8に配置された2つの隣接する第2、第3MOSトランジスタ31、32の平面図を示しているが、本実施形態では、第2、第3MOSトランジスタ31、32が同じ導電型(ここではN型)である場合について説明している。
第2MOSトランジスタ31には、素子分離部2によって半導体基板1上に区画された活性領域Kに交差するように、上述のゲート電極42が配置されている。本発明においては、第2MOSトランジスタ31においてゲート電極42が延在する方向は、メモリセル領域7のワード配線Wの延在する方向とは独立して設定される。また、活性領域Kにおいてゲート電極42で覆われていない領域にはN型不純物が導入され、ソース/ドレイン電極として機能する周辺回路拡散層82a、82cが形成されている。また、第3MOSトランジスタ32においても、第2MOSトランジスタ31と同様に、活性領域Kと交差するゲート電極42及び周辺回路拡散層82b、82dが形成されている。
本実施形態の半導体装置Aにおいては、コンタクトプラグとして、第1コンタクトプラグ51a、51b、51c、第2コンタクトプラグ52a、52b、第3コンタクトプラグ53a、53bが備えられている。また、図1(a)、(b)に示す例においては、さらに、第4コンタクトプラグ54a、54bが備えられている。
第1コンタクトプラグ51a、51b、51cは、各々、メモリセル拡散層72上に設けられ、第1コンタクトプラグ51a上には後述の第2コンタクトプラグ52aが積層されている。また、第1コンタクトプラグ51b、51c上には、それぞれ、後述の第3コンタクトプラグ53aが積層されている。また、これら第1コンタクトプラグ51a、51b、51cの各々の側面は、上述のサイドウォール絶縁膜47aによって覆われており、また、これら側面の一部は、第1層間膜11によって覆われている。
第2コンタクトプラグ52aは、メモリセル領域7において第1コンタクトプラグ51a上に設けられ、さらに、その上には第1配線10(ビット配線10A)が接続されている。また、第2コンタクトプラグ52b、52cは、周辺回路領域8の周辺回路拡散層82(82A、82B)上に設けられ、第2MOSトランジスタ31側においては、第2コンタクトプラグ52b上に第1配線10をなす第1中間配線層10Bが接続され、第3MOSトランジスタ32側においては、第2コンタクトプラグ52c上に第3コンタクトプラグ53bが積層される。また、これら第2コンタクトプラグ52a、52b、52cの側面は、第1層間膜11及び第2層間膜12によって覆われている。
第3コンタクトプラグ53aは、メモリセル領域7において、第1コンタクトプラグ51b、51c上に形成され、その上には、第2配線20(キャパシタ用容量パッド20A)が接続されている。また、第3コンタクトプラグ53bは、周辺回路領域8において、第3MOSトランジスタ32側の第2コンタクトプラグ52c上に形成され、その上には、第2配線20をなす第2中間配線層20Bが接続されている。また、第3コンタクトプラグ53aの側面は、第1層間膜11、第2層間膜12及び第3層間膜13によって覆われており、第3コンタクトプラグ53bの側面は、第3層間膜13によって覆われている。
第4コンタクトプラグ54aは、周辺回路領域8の第2MOSトランジスタ31側において、第1配線10をなす第1中間配線層10Bに設けられており、その上には、第3配線30が接続されている。また、第4コンタクトプラグ54bは、周辺回路領域8の第3MOSトランジスタ32側において、2配線20をなす第2中間配線層20Bの上に設けられており、その上には、第4コンタクトプラグ54aと同様、第3配線30が接続されている。また、第4コンタクトプラグ54aの側面は、第3層間膜13、第4層間膜14及び第5層間膜15によって覆われており、第4コンタクトプラグ54bの側面は、第4層間膜14及び第5層間膜15によって覆われている。
これら第1〜第4コンタクトプラグ51、52、53、54の材質としては、特に限定されないが、例えば、以下に説明するような材質から構成することができる。
まず、第1コンタクトプラグ51としては、例えば、リン等の不純物を含有した多結晶シリコン(ポリシリコン)等から構成することができる。
また、第2コンタクトプラグ52としては、例えば、チタン膜(Ti)、窒化チタン膜(TiN)及びタングステン膜(W)が順次積層された構成とすることができる。
また、第3コンタクトプラグ53としては、第2コンタクトプラグ52と同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができ、その他、高融点金属材料や、不純物を含有した多結晶シリコン膜等を用いることも可能である。
また、第4コンタクトプラグ54としても、上記同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができる。
まず、第1コンタクトプラグ51としては、例えば、リン等の不純物を含有した多結晶シリコン(ポリシリコン)等から構成することができる。
また、第2コンタクトプラグ52としては、例えば、チタン膜(Ti)、窒化チタン膜(TiN)及びタングステン膜(W)が順次積層された構成とすることができる。
また、第3コンタクトプラグ53としては、第2コンタクトプラグ52と同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができ、その他、高融点金属材料や、不純物を含有した多結晶シリコン膜等を用いることも可能である。
また、第4コンタクトプラグ54としても、上記同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができる。
また、上述の第1〜第5層間膜11〜15については、従来公知の材料並びに構造を何ら制限無く採用することができ、例えば、これらの各層間膜をシリコン酸化膜から構成することが可能である。
第1配線10(10A、10B)は、上述したように、メモリセル領域7及び周辺回路領域8に同時に形成して配置される配線層である。さらに、第1配線10は、メモリセル領域7においては、第1コンタクトプラグ51a及び第2コンタクトプラグ52aからなる積層構造を介してメモリセル拡散層72に接続されるビット配線10Aとして設けられる。また、第1配線10は、周辺回路領域8においては、第2コンタクトプラグ52bを介して配置される周辺回路拡散層82か、あるいは、ゲート電極42の何れか一方に接続する第1中間配線層10Bとして設けられる。
第1配線10としては、例えば、窒化タングステン膜(WN)及びタングステン膜(W)を用い、これらの材料を順次積層した構成とすることができるが、これには限定されず、他の高融点金属膜や金属シリサイド膜等を使用することも可能である。
第2配線20(20A、20B)は、第1配線10と同様、メモリセル領域7及び周辺回路領域8に同時に形成して配置される配線層である。さらに、第2配線20は、メモリセル領域7においては、第1コンタクトプラグ51及び第3コンタクトプラグ53からなる積層構造を介してメモリセル拡散層72と接続されるキャパシタ用容量パッド20Aとして設けられる。また、第2配線20は、周辺回路領域8においては、第2コンタクトプラグ52b及び第3コンタクトプラグ53bからなる積層構造を介して配置される周辺回路拡散層82か、あるいは、ゲート電極42の何れか一方に接続する第2中間配線層20Bとして設けられる。
第2配線20としては、上述した第1配線10と同様の材料及び構造を採用することが可能である。
第2配線20としては、上述した第1配線10と同様の材料及び構造を採用することが可能である。
ここで、図11中において第2MOSトランジスタ31の右側に位置する周辺回路拡散層82は、第2コンタクトプラグ52bを介して、上層の中間配線層(ローカル配線層)である第1配線10(10B)に接続されている。また、図11において、第3MOSトランジスタ32の平面視左側に位置する周辺回路拡散層82bは、第2コンタクトプラグ52c及び第3コンタクトプラグ53bを介して、上層の中間配線層(ローカル配線層)である第2配線20(第2中間配線層20B)に接続されている。また、各中間配線層(第1配線10、第2配線20)は、さらに上層の配線層である第3配線30に、第4コンタクトプラグ54aおよび54bを介して接続されている(図11中には第3配線は図示せず)。
キャパシタ素子9は、第2配線20の一部をなすキャパシタ用容量パッド20A上に設けられ、従来公知のキャパシタ材料からなる材質及び構造を何ら制限無く採用することが可能であり、半導体装置の諸特性を勘案しながら適宜採用することが可能である。
図1(a)、(b)に示す例においては、キャパシタ素子9が、凹部91aを有する第1キャパシタ電極91と、第1キャパシタ電極91の凹部91a内を覆うように設けられる容量絶縁膜92と、容量絶縁膜92を覆って凹部91a内に埋め込むように設けられる第2キャパシタ電極93とから構成されている。
図1(a)、(b)に示す例においては、キャパシタ素子9が、凹部91aを有する第1キャパシタ電極91と、第1キャパシタ電極91の凹部91a内を覆うように設けられる容量絶縁膜92と、容量絶縁膜92を覆って凹部91a内に埋め込むように設けられる第2キャパシタ電極93とから構成されている。
本実施形態の半導体装置Aは、上記構成の如く、第1配線10をメモリセル領域7と周辺回路領域8に配置して、メモリセル領域7ではビット配線10Aとして使用する。また、周辺回路領域8に配置した第1配線10は、第2コンタクトプラグ52bを介して、第2MOSトランジスタ31の周辺回路拡散層82、又は、ゲート電極42の少なくとも何れか一方と接続する第1中間配線層10Bとして構成される。また、メモリセル領域7においては、第2コンタクトプラグを介して、ビット配線10Aをなす第1配線10と、第1MOSトランジスタ3のメモリセル拡散層72を接続する。また、第2配線10をメモリセル領域7と周辺回路領域8に配置して、メモリセル領域7ではキャパシタ用容量パッド20Aとして構成される。また、周辺回路領域8に配置した第2配線20は、第2コンタクトプラグ52bと第3コンタクトプラグ53bとからなる積層構造を介して第3MOSトランジスタ32側の周辺回路拡散層82と、又は、ゲート電極42の少なくとも何れか一方と接続する第2中間配線層20Bとして構成される。
このような構成により、DRAM素子のような半導体装置Aにおいて、周辺回路領域8に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置Aが得られる。
このような構成により、DRAM素子のような半導体装置Aにおいて、周辺回路領域8に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置Aが得られる。
「半導体装置の製造方法」
次に、本実施形態の半導体装置Aの製造方法について、図2〜図9(図1及び図10、図11も参照)を用いて以下に説明する。
図2〜図9において、図番符号(a)は、図10の平面図に示すメモリセル領域7のD−D’断面を示し、また、図番符号(b)は、図11の平面図に示す周辺回路領域8のB−B’断面を示す。なお、以下の説明においては、特に説明を加えない限り、メモリセル領域7及び周辺回路領域8は、同時に加工を行うものとする。
次に、本実施形態の半導体装置Aの製造方法について、図2〜図9(図1及び図10、図11も参照)を用いて以下に説明する。
図2〜図9において、図番符号(a)は、図10の平面図に示すメモリセル領域7のD−D’断面を示し、また、図番符号(b)は、図11の平面図に示す周辺回路領域8のB−B’断面を示す。なお、以下の説明においては、特に説明を加えない限り、メモリセル領域7及び周辺回路領域8は、同時に加工を行うものとする。
本実施形態で説明する半導体装置Aの製造方法は、まず、半導体基板1上に素子分離部2を形成することで活性領域Kを区画し、該活性領域K上にパターニングによってゲート電極4を形成した後、該ゲート電極4をマスクとして、自己整合的に半導体基板1の一部に不純物をドープする半導体基板形成工程(1)を備える。この半導体基板形成工程(1)においては、上記手順により、メモリセル領域7をなすメモリセル拡散層(第1ソース/ドレイン電極)72及び周辺回路領域8をなす周辺回路拡散層(第2、第3ソース/ドレイン電極)82を形成して、第1〜第3MOS(Metal Oxide Semiconductor)トランジスタ3、31、32を構成する領域を複数設ける。また、メモリセル拡散層72と周辺回路領域8は、別々に不純物をドープして形成してもよい。
次に、本実施形態では、ゲート電極4(41、42)間に絶縁膜を埋め込んで第1層間膜11を形成し、メモリセル領域7において、第1層間膜11を貫いてメモリセル拡散層72上に開口する第1コンタクトホール11aを形成した後、該第1コンタクトホール11aを埋め込むようにメモリセル拡散層72上に第1コンタクトプラグ51a、51b、51cを形成する電極形成工程(2)を備える。この電極形成工程(2)においては、さらに、上記手順で形成した第1コンタクトプラググ51a、51b、51cの上面及び第1層間膜11上を覆うように第2層間膜12を形成し、第2層間膜12を貫いて第1コンタクトプラグ51a上に開口する第2コンタクトホール12a、及び、第2層間膜12及び第1層間膜11を貫いて周辺回路拡散層82A、82B上に開口する第2コンタクトホール12bを形成する。またさらに、電極形成工程(2)においては、周辺回路領域8において、第2コンタクトホール12bを埋め込むように周辺回路拡散層82B上に第2コンタクトプラグ52b、52cを形成するとともに、メモリセル領域7において、第2コンタクトホール12aを埋め込むように第1コンタクトプラグ51a上に第2コンタクトプラグ52aを形成する。
次に、本実施形態では、第2層間膜12及び第2コンタクトプラグ52a、52b、52cの上を覆うように第1配線材を積層した後、パターニングを行うことにより、第1配線10を、メモリセル領域7において、第2コンタクトプラグ52aに接続するビット配線10Aとして第1配線10を形成する第1配線形成工程(3)を備える。また、第1配線形成工程(3)では、第1配線10を、メモリセル領域7及び周辺回路領域8に同時に形成する。
次に、本実施形態では、第1配線10上に第3層間膜13を形成し、メモリセル領域7において、第3層間膜13と及び第2層間膜12を貫いて第1コンタクトプラグ51b、51c上に開口する位置、並びに、周辺回路領域8において、第3層間膜13を貫いて第2コンタクトプラグ52b上に開口する位置の各々に第3コンタクトホール13a、13bを形成する第2の電極形成工程(4)を備える。また、第2の電極形成工程(4)においては、さらに、上記手順で形成した第3コンタクトホール13a、13bの各々を埋め込むようにメモリセル領域7における第1コンタクトプラグ51b、51c上、及び、周辺回路領域8における第2コンタクトプラグ52c上に、第3コンタクトプラグ53a、53bを形成する。
そして、本実施形態の半導体装置Aの製造方法は、第3層間膜13上を覆うように配線材を積層した後、パターニングを行うことにより、第2配線20を、メモリセル領域7において、第3コンタクトプラグ53aに接続するキャパシタ用容量パッド20Aとして第2配線20を形成する第2配線形成工程(5)を備える。また、第2配線形成工程(5)では、第2配線20を、メモリセル領域7及び周辺回路領域8に同時に形成する。
本実施形態の半導体装置Aの製造方法は、上記(1)〜(5)の各工程を、少なくともこの順で具備する方法である。また、本実施形態においては、上記各工程(1)〜(5)の後、さらに、後述のキャパシタを形成する工程(6)、及び、第3配線形成工程(7)がこの順で備えられた例について説明する。
以下、本実施形態の製造方法に備えられる各工程について詳述する。
以下、本実施形態の製造方法に備えられる各工程について詳述する。
<半導体基板形成工程(1)>
まず、半導体基板形成工程においては、半導体基板1上に素子分離部2を形成することで活性領域Kを区画し、該活性領域K上にパターニングによってゲート電極4(41、42)を形成した後、このゲート電極4をマスクとして、自己整合的に半導体基板1の一部に不純物をドープすることにより、メモリセル領域7をなすメモリセル拡散層72及び周辺回路領域8をなす周辺回路拡散層82を形成することで、MOSトランジスタ3、31、32を構成する領域を複数設ける。
まず、半導体基板形成工程においては、半導体基板1上に素子分離部2を形成することで活性領域Kを区画し、該活性領域K上にパターニングによってゲート電極4(41、42)を形成した後、このゲート電極4をマスクとして、自己整合的に半導体基板1の一部に不純物をドープすることにより、メモリセル領域7をなすメモリセル拡散層72及び周辺回路領域8をなす周辺回路拡散層82を形成することで、MOSトランジスタ3、31、32を構成する領域を複数設ける。
具体的には、図2(a)、(b)に示すように、まず、半導体基板1上に、STI(Shallow Trench Isolation)を用いて素子分離部2を形成し、活性領域Kを区画する(図10も参照)。ここで、半導体基板1には、P型のシリコン基板を用いることができるが、これには限定されず、例えば、ゲルマニウム等を含有した半導体基板を用いても良い。
次いで、詳細な図示を省略するが、活性領域K上に、シリコン酸化膜(SiO2)を用いたゲート絶縁膜45、導電膜を用いたゲート電極4、シリコン窒化膜(Si3N4)を用いたゲートマスク絶縁膜46を順次形成する。この後、これらの積層体をパターニングすることで、下面側にゲート絶縁膜45が備えられるとともに、上面側にゲートマスク絶縁膜46が備えられたゲート電極4(41、42)を形成する。この際、例えば、ゲート絶縁膜45としては5nm程度、ゲート電極4としては150nm程度、ゲートマスク絶縁膜46としては100nm程度の膜厚として、各々形成することができる。なお、メモリセル領域7のゲート電極を溝型とする場合には、メモリセル領域7と周辺回路領域8でゲート電極の形成工程を別々に行う。
次いで、ゲート電極4をマスクとして、自己整合的に、半導体基板1にリン等のN型の不純物を導入することで、メモリセル領域7にメモリセル拡散層72を形成し、また、周辺回路領域8に周辺回路拡散層82を形成する。ここで、周辺回路拡散層82(82A、82B)は、周辺回路領域8における第1、第2MOSトランジスタ31、32のソース/ドレイン電極(第2、第3ソース/ドレイン電極)として機能する。
この際、メモリセル拡散層72の不純物濃度と、周辺回路拡散層82の不純物濃度が異なるように、フォトレジスト膜を用いたマスクで一方の領域を覆って複数回のイオン注入を行うことで、不純物を導入してもよい。
この際、メモリセル拡散層72の不純物濃度と、周辺回路拡散層82の不純物濃度が異なるように、フォトレジスト膜を用いたマスクで一方の領域を覆って複数回のイオン注入を行うことで、不純物を導入してもよい。
次いで、ゲート電極41、42の側面に、シリコン窒化膜を用いてサイドウォール絶縁膜47を、例えば、50nm程度の膜厚で形成する。また、サイドウォール絶縁膜47を形成した後に、さらに、ヒ素等のN型不純物を活性領域Kに導入して、LDD構造のソース/ドレイン電極としてもよい。
上述した半導体基板形成工程において形成される、メモリセル領域7のゲート電極41は、図10に示すX方向に延在することで、ワード配線Wとして機能する。
また、周辺回路領域8では、第2MOSトランジスタ31と第3MOSトランジスタ32とが、素子分離部2を挟んで並列に形成されている。本実施形態では、図2(b)中、第2MOSトランジスタ31の右側に位置する第2ソース/ドレイン電極を周辺回路拡散層82A、第3MOSトランジスタ32の左側に位置する第3ソース/ドレイン電極を周辺回路拡散層82Bとして説明している。また、周辺回路領域8における素子分離幅R1は、例えば、60nm程度として形成することができる。
また、周辺回路領域8では、第2MOSトランジスタ31と第3MOSトランジスタ32とが、素子分離部2を挟んで並列に形成されている。本実施形態では、図2(b)中、第2MOSトランジスタ31の右側に位置する第2ソース/ドレイン電極を周辺回路拡散層82A、第3MOSトランジスタ32の左側に位置する第3ソース/ドレイン電極を周辺回路拡散層82Bとして説明している。また、周辺回路領域8における素子分離幅R1は、例えば、60nm程度として形成することができる。
<第1の電極形成工程(2)>
次に、第1の電極形成工程においては、ゲート電極4(42、42)間に絶縁膜を埋め込んで第1層間膜11を形成し、メモリセル領域7において、第1層間膜11を貫いてメモリセル拡散層72上に開口する第1コンタクトホール11aを形成した後、該第1コンタクトホール11aを埋め込むようにメモリセル拡散層72上に第1コンタクトプラグ51a、51b、51cを形成する。次いで、第1コンタクトプラググ51a、51b、51cの上面及び第1層間膜11上を覆うように第2層間膜12を形成し、第2層間膜12を貫いて第1コンタクトプラグ51a上に開口する第2コンタクトホール12a、及び、第2層間膜12及び第1層間膜11を貫いて周辺回路拡散層82上に開口する第2コンタクトホール12bを形成する。そして、周辺回路領域8において、第2コンタクトホール12bを埋め込むように周辺回路拡散層82A、82B上に第2コンタクトプラグ52b、52cを形成するとともに、メモリセル領域7において、第2コンタクトホール12aを埋め込むように第1コンタクトプラグ51a上に第2コンタクトプラグ52aを形成する。
次に、第1の電極形成工程においては、ゲート電極4(42、42)間に絶縁膜を埋め込んで第1層間膜11を形成し、メモリセル領域7において、第1層間膜11を貫いてメモリセル拡散層72上に開口する第1コンタクトホール11aを形成した後、該第1コンタクトホール11aを埋め込むようにメモリセル拡散層72上に第1コンタクトプラグ51a、51b、51cを形成する。次いで、第1コンタクトプラググ51a、51b、51cの上面及び第1層間膜11上を覆うように第2層間膜12を形成し、第2層間膜12を貫いて第1コンタクトプラグ51a上に開口する第2コンタクトホール12a、及び、第2層間膜12及び第1層間膜11を貫いて周辺回路拡散層82上に開口する第2コンタクトホール12bを形成する。そして、周辺回路領域8において、第2コンタクトホール12bを埋め込むように周辺回路拡散層82A、82B上に第2コンタクトプラグ52b、52cを形成するとともに、メモリセル領域7において、第2コンタクトホール12aを埋め込むように第1コンタクトプラグ51a上に第2コンタクトプラグ52aを形成する。
具体的には、図3(a)、(b)に示すように、まず、ゲート電極41、42間をシリコン酸化膜等の絶縁膜で埋め込み、第1層間膜11を形成する。次いで、CMP技術を用いて第1層間膜11を平坦化する。この際、半導体基板1の表面1aからの、第1層間膜11の高さ(膜厚)は、例えば、約500nmとすることができる。
次いで、メモリセル領域7に、第1層間膜11を貫いてメモリセル拡散部72に接続する第1コンタクトプラグ51a、51b、51cを、例えば、不純物を含有した多結晶シリコン(ポリシリコン)等で形成する。この際、第1コンタクトプラグ51a、51b、51cの各々の位置は、図10中に破線にて示す符号51a、51b、51cの位置に、それぞれ対応している。
次いで、メモリセル領域7に、第1層間膜11を貫いてメモリセル拡散部72に接続する第1コンタクトプラグ51a、51b、51cを、例えば、不純物を含有した多結晶シリコン(ポリシリコン)等で形成する。この際、第1コンタクトプラグ51a、51b、51cの各々の位置は、図10中に破線にて示す符号51a、51b、51cの位置に、それぞれ対応している。
活性領域Kの中央に配置される第1コンタクトプラグ51aには、後述の第1配線形成工程においてビット配線10A(第1配線10)が接続される。また、活性領域Kの両端に配置される第1コンタクトプラグ51b、51cには、それぞれ、後述の各工程で形成される第3コンタクトプラグ53a、キャパシタ用容量パッド20A(第2配線20)を介して、キャパシタ素子を形成する工程で形成されるキャパシタ素子9が接続される。なお、第1コンタクトプラグ51a、51b、51cを形成する際は、例えば、ゲートマスク絶縁膜45a、45b及びサイドウォール絶縁膜47a、47bと、第1層間膜11とのエッチング速度差を利用した、SAC(Self Alignment Contact)法を用いることができる。
次いで、図4(a)、(b)に示すように、第1コンタクトプラグ51a、51b、51cの上面および、第1層間膜11上を覆うように、シリコン酸化膜を用いて第2層間膜12を形成する。この際の第2層間膜12の膜厚は、例えば100nm程度とすることができる。
次いで、メモリセル領域7において、第2層間膜12を貫いて第1コンタクトプラグ51a上に開口する第2コンタクトホール12aを形成する。引き続き、周辺回路領域8において、第2層間膜12と第1層間膜11を貫いて周辺回路拡散層82A、82B上に開口する第2コンタクトホール12bを形成する。この際、メモリセル領域7の第2コンタクトホール12aは、ゲート電極41あるいは半導体基板1まで到達しないように、100nm程度で浅く形成し、また、周辺回路領域8の第2コンタクトホール12bは600nm程度と深く形成し、互いに異なる深さを有するように形成する必要がある。このため、第2コンタクトホール12a、12bは、メモリセル領域7と周辺回路領域8とで別々に、フォトリソグラフィ工程及びドライエッチング工程を行い、それぞれの領域に別処理で各コンタクトホールを形成することが好ましい。
次いで、第2コンタクトホール12a、12bを埋め込むとともに、第2層間膜12上を覆うように、チタン膜(Ti)、窒化チタン膜(TiN)及びタングステン膜(W)を順次成膜する。次いで、CMP法を用いて、第2層間膜12上のタングステン膜、窒化チタン膜及びチタン膜を研磨除去し、メモリセル領域7の第2コンタクトプラグ52aと、周辺回路領域8の第2コンタクトプラグ52b、52cを形成する。なお、第2コンタクトプラグ52a、52b、52cの材料は、これらには限定されず、他の高融点金属材料や、不純物を含有した多結晶シリコン膜などを用いることも可能である。また、第2コンタクトプラグ52a、52bを形成する際、CMPの代わりにエッチバック法を用いてもよい。なお、図示例の周辺回路領域8においては、周辺回路拡散層82Aと接続する第2コンタクトプラグを符号52bで示し、周辺回路拡散層82Bと接続する第2コンタクトプラグを符号52cで示している。なお、周辺回路領域のゲート電極42と第1配線を接続する場合には、ゲート電極42上にも第2コンタクトプラグを設けておく。
第2コンタクトプラグ52b、52cは、コンタクトピッチが最短で形成できるよう、コンタクトプラグ径、コンタクトプラグ間隔は、ともに、素子分離部2の幅R1と同じ幅で配置する。これにより、隣接する第2コンタクトプラグ52b、52c間のピッチは、2×R1=120nmで形成され、図4(b)の左右方向で稠密に配置される。なお、図11の平面図で、上下方向に列状に配列される第2コンタクトプラグ52b、52cは、それぞれ同一の周辺回路拡散層と接続されるため、回路動作上、コンタクトプラグの接続抵抗を満足できるようなピッチで配置することがより好ましい。
<第1配線形成工程(3)>
次に、第1配線形成工程においては、まず、第2層間膜12及び第2コンタクトプラグ52a、52bの上を覆うように第1配線材を積層した後、パターニングを行うことにより、第1配線10を、メモリセル領域7においては、第2コンタクトプラグ52aに接続するビット配線10Aとして形成する。これとともに、周辺回路領域8においては、第2コンタクトプラグ52bか、あるいは、ゲート電極42の何れか一方に接続する第1中間配線層10Bとして形成し、且つ、メモリセル領域7及び周辺回路領域8に連なるように第1配線10を形成する。
次に、第1配線形成工程においては、まず、第2層間膜12及び第2コンタクトプラグ52a、52bの上を覆うように第1配線材を積層した後、パターニングを行うことにより、第1配線10を、メモリセル領域7においては、第2コンタクトプラグ52aに接続するビット配線10Aとして形成する。これとともに、周辺回路領域8においては、第2コンタクトプラグ52bか、あるいは、ゲート電極42の何れか一方に接続する第1中間配線層10Bとして形成し、且つ、メモリセル領域7及び周辺回路領域8に連なるように第1配線10を形成する。
具体的には、図5(a)、(b)に示すように、まず、配線材を積層する(符号10の第1配線を参照)。この際、配線材は、窒化タングステン膜(WN)とタングステン膜(W)を順次堆積して形成することができるが、配線材の材料はこれには限定されず、例えば、他の高融点金属膜、金属シリサイド膜等を用いても良い。また、配線材の膜厚は、例えば、100nm程度とすることができる。
次いで、フォトリソ技術及びドライエッチング技術を用いて配線材をパターニングすることにより、第1配線10を形成する。この際、第1配線10は、メモリセル領域7においては、第2コンタクトプラグ52aの上面と接続するビット配線10Aとして形成し、周辺回路路領域8においては、第2コンタクトプラグ52bの上面と接続する第1中間配線層10Bとして形成する。また、第2コンタクトプラグ52cに対しては、第1配線10(第1中間配線層10B)は形成しないようにパターニングを行う。
ここで、第1配線10、即ち、ビット配線10A及び第1中間配線層10Bのパターニングは、1枚のフォトマスクを使用して、メモリセル領域7と周辺回路領域8とで同時に行うことができる。
ここで、第1配線10、即ち、ビット配線10A及び第1中間配線層10Bのパターニングは、1枚のフォトマスクを使用して、メモリセル領域7と周辺回路領域8とで同時に行うことができる。
上述したように、メモリセル領域7に形成される第1配線10(ビット配線10A)はビット線として機能し、図10に示す平面図において、X方向に蛇行しながら延在するパターンを有する。
また、周辺回路領域8に形成される第1配線10(第1中間配線層10B)は、周辺回路拡散層82(82A)と導通する中間配線層として機能し、図11に示す平面図において、上下方向に延在する帯状のパターンを有する。
また、周辺回路領域8に形成される第1配線10(第1中間配線層10B)は、周辺回路拡散層82(82A)と導通する中間配線層として機能し、図11に示す平面図において、上下方向に延在する帯状のパターンを有する。
また、第2コンタクトプラグ52cの上面における配線材はエッチング除去され、第2コンタクトプラグ52cの上面が露出される。ここで、第2コンタクトプラグ52の材料と第1配線10とを同じ材料を用いて形成する場合には、第1配線10のパターニング時に生じるオーバーエッチングが、第2コンタクトプラグ52cの上面に加えられ、第2コンタクトプラグ52cの上面の高さがリセスされることがある。このような場合には、上記リセス量が概ね200nm以下となるように、第1配線10をエッチングする際、オーバーエッチング量を調整しながら処理を行なう。
第1配線10の一部である第1中間配線層10Bの幅w11は、後述の第3配線形成工程において第1中間配線層10B上に形成される第4コンタクトプラグ54bが第1中間配線層10Bを踏み外さないように、片側マージンδ11を確保する。例えば、第4コンタクトプラグ54bの径を、上述した素子分離部2の幅R1と同寸として形成する場合には、次式{w11=R1+2×δ11}として幅w11を設定する。このマージンδ11は、後述する第4コンタクトホール14a、14b(図9(b)を参照)と第1配線10間との位置合わせずれ量の最大値と、第4コンタクトホール14a、14bの寸法ばらつきの最大値、第1配線10の寸法ばらつきの最大値を考慮して設定することができる。また、マージンδ11は、経験上、最小でも寸法R1の概ね1/3程度の値とすることが好ましく、R1=60nmの場合においては、δ11の値は20nm以上に設定することが好ましい。
また、第1中間配線層10Bと第2コンタクトプラグ52cとの間には、短絡が生じないようにマージンδ12を確保するが、このδ12の最小値も上記δ11と同様、20nm以上に設定することが好ましい。本実施形態では、第2コンタクトプラグ52b、52cの各々の間隔をR1=60nmとして形成しており、δ11とδ12を合わせた大きさがR1となればよいので、例えば、δ11=25nm程度、δ12=35nm程度として設定可能である。このため、マージンδ11、δ12ともに、最小値として好ましい20nm以上の値に設定することができる。
このように、本実施形態においては、第2コンタクトプラグ52c上には第1中間配線層10Bを配置しないため、隣接する第2コンタクトプラグ52a、52bを素子分離部2の幅R1と同じ間隔で配置した場合にも、余裕度を確保して半導体装置Aを製造することが可能となる。
このように、本実施形態においては、第2コンタクトプラグ52c上には第1中間配線層10Bを配置しないため、隣接する第2コンタクトプラグ52a、52bを素子分離部2の幅R1と同じ間隔で配置した場合にも、余裕度を確保して半導体装置Aを製造することが可能となる。
<第2の電極形成工程(4)>
次に、第2の電極形成工程においては、まず、第1配線10上に第3層間膜13を形成し、メモリセル領域7において、第3層間膜13と及び第2層間膜12を貫いて第1コンタクトプラグ51b、51c上に開口する位置、並びに、周辺回路領域8において、第3層間膜13を貫いて第2コンタクトプラグ52b上に開口する位置の各々に第3コンタクトホール13a、13bを形成する。この後、第3コンタクトホール13a、13bの各々を埋め込むようにメモリセル領域7における第1コンタクトプラグ51b、51c上、及び、周辺回路領域8における第2コンタクトプラグ52b上に、第3コンタクトプラグ53a、53bを形成する。
次に、第2の電極形成工程においては、まず、第1配線10上に第3層間膜13を形成し、メモリセル領域7において、第3層間膜13と及び第2層間膜12を貫いて第1コンタクトプラグ51b、51c上に開口する位置、並びに、周辺回路領域8において、第3層間膜13を貫いて第2コンタクトプラグ52b上に開口する位置の各々に第3コンタクトホール13a、13bを形成する。この後、第3コンタクトホール13a、13bの各々を埋め込むようにメモリセル領域7における第1コンタクトプラグ51b、51c上、及び、周辺回路領域8における第2コンタクトプラグ52b上に、第3コンタクトプラグ53a、53bを形成する。
具体的には、図6(a)、(b)に示すように、まず、第1配線10上に、シリコン酸化膜を用いて第3層間膜13をなす材料を堆積させる。次いで、CMP法を用いて第3層間膜13をなす材料を研磨して、平坦化を行う。第3相関膜13としては、第2層間膜12上における膜厚を、概ね400nm程度となるように形成することができる。
次いで、メモリセル領域7において、第3層間膜13及び第2層間膜12を貫いて、第1コンタクトプラグ52b、51cが内部に露出する第3コンタクトホール13aを形成する。また、これと同時に、周辺回路領域8において、第3層間膜13を貫いて第2コンタクトプラグ52cが内部に露出する第3コンタクトホール13bを形成する。この際、第2コンタクトプラグ52b上にはコンタクトホールを形成しない。本工程においては、メモリセル領域7と周辺回路領域8で形成する第3コンタクトホール13a、13bの深さの差が大きくないため、メモリセル領域7と周辺回路領域8で同時にホール形成を行うことができる。
次いで、第3コンタクトホール13a、13b内を埋め込むとともに、第2層間膜12上を覆うように、チタン膜、窒化チタン膜及びタングステン膜を順次成膜する。この際に用いる材料は、上記材料に限定されず、高融点金属材料や、ドープトシリコン膜等を用いることも可能である。
次いで、第3コンタクトホール13a、13b内を埋め込むとともに、第2層間膜12上を覆うように、チタン膜、窒化チタン膜及びタングステン膜を順次成膜する。この際に用いる材料は、上記材料に限定されず、高融点金属材料や、ドープトシリコン膜等を用いることも可能である。
次いで、CMP法を用いて、第3層間膜13上のタングステン膜、窒化チタン膜及びチタン膜を研磨除去することにより、メモリセル領域7の第3コンタクトプラグ53a、周辺回路領域8の第3コンタクトプラグ53bを形成する。また、第3コンタクトプラグ53a、53bの形成には、エッチバック法を用いて形成してもよい。また、周辺回路領域8における第3コンタクトプラグ53bは、隣接する第1中間配線層10Bと接触しないように、第2コンタクトプラグ52cの直上に縦積みされるように配置する。なお、第3コンタクトプラグ53bのサイズ(外径)は、第1中間配線層10Bとの短絡防止の観点から、第2コンタクトプラグ52cのサイズと同等以下とすることが好ましい。
ここで、本実施形態においては、第1及び第2コンタクトプラグ上に第3コンタクトプラグ53a、53bを形成するにあたり、第1及び第2コンタクトプラグ上に接続パッドを形成せず、各コンタクトプラグ同士を直接積層している。第3層間膜13の厚さは400nm程度であることから、第3コンタクトプラグ53a、53bを形成するための第3コンタクトホール13a、13bを開口するエッチングで、50%のオーバーエッチングを行ったとしても、オーバーエッチング量は層間膜厚で200nmに相当する量となる。このため、位置ずれによって第3コンタクトホール13a、13bが下層に位置する各コンタクトプラグの上面を踏み外した場合においても、第3コンタクトプラグ13a、13bが半導体基板1の表面1aまで到達することはない。また、ゲート電極41、42の上面及び側面はシリコン窒化膜で保護されているため、層間絶縁膜(シリコン酸化膜)を選択的に除去できる異方性エッチングを行うことで、ゲート電極41、42との短絡を防止できる。
<第2配線形成工程(5)>
次に、第2配線形成工程においては、まず、第3層間膜13上を覆うように配線材を積層した後、パターニングを行うことにより、第2配線20を、メモリセル領域7においては、第3コンタクトプラグ53aに接続するキャパシタ用容量パッド20Aとして形成する。これとともに、周辺回路領域8においては、第3コンタクトプラグ53bか、あるいは、ゲート電極42の何れか一方に接続する第2中間配線層20Bとして形成する。また、第2配線を周辺回路領域8のゲート電極42と接続する場合には、第3コンタクトプラグ53b及び第2コンタクトプラグ52bを介してゲート電極42に接続するように各コンタクトプラグを配置する。
次に、第2配線形成工程においては、まず、第3層間膜13上を覆うように配線材を積層した後、パターニングを行うことにより、第2配線20を、メモリセル領域7においては、第3コンタクトプラグ53aに接続するキャパシタ用容量パッド20Aとして形成する。これとともに、周辺回路領域8においては、第3コンタクトプラグ53bか、あるいは、ゲート電極42の何れか一方に接続する第2中間配線層20Bとして形成する。また、第2配線を周辺回路領域8のゲート電極42と接続する場合には、第3コンタクトプラグ53b及び第2コンタクトプラグ52bを介してゲート電極42に接続するように各コンタクトプラグを配置する。
具体的には、図7(a)、(b)に示すように、まず、第3層間膜13上に配線材(図中の第2配線20を参照)を形成する。この際、配線材の材料としては、第1配線10を形成する際と同様、窒化タングステン膜とタングステン膜を用い、これらの材料を順次堆積することで配線材を形成する。また、第1配線10と同様、配線材の材料は上記材料には限定されず、例えば、他の高融点金属膜、金属シリサイド膜等を用いることも可能である。また、この際の配線材の膜厚は、例えば、100nm程度とすれば良い。
次いで、フォトリソ技術とドライエッチング技術を用いて、上記配線材をパターニングすることにより、第2配線20を形成する。この際、メモリセル領域7においては、第3コンタクトプラグ53aの上面と接続し、第2配線20の一部をなすキャパシタ用容量パッド20Aが形成され、周辺回路路領域8においては、第3コンタクトプラグ53bの上面と接続し、第2配線20の一部をなす第2中間配線層20Bが形成される。また、第2配線20をなすキャパシタ用容量パッド20A及び第1中間配線層20Bのパターニングは、1枚のフォトマスクを使用して、メモリセル領域7と周辺回路領域8とで同時に行うことができる。
メモリセル領域7の第1配線20(キャパシタ用容量パッド20A)は、後述のキャパシタ素子9と第3コンタクトプラグ53aとの間を接続するための容量パッドとして機能する。このようなキャパシタ用容量パッド20Aを設けることにより、第3コンタクトプラグ53aの上面のサイズよりも大きい底面サイズを備えたキャパシタ素子9を配置することができる。また隣接するキャパシタ素子9間の位置を調節して、これらキャパシタ素子9間の間隔が互いに等しくなるように、キャパシタ素子9の配置位置を最適化するのが容易になる。
また、周辺回路領域の第2配線20(第2中間配線層20B)は、周辺回路拡散層82Bと導通する中間配線層として機能する。周辺回路領域8の第2中間配線層20Bは、図11に示す平面図において、上下方向に延在する帯状のパターンとして形成されている。また、第2中間配線層20Bの幅w21は、第3コンタクトプラグ53bとの間のマージンδ21を考慮して設定することが好ましく、例えば、第1中間配線層10Bの幅w11と同等となるように設定すれば良い。
<キャパシタ素子を形成する工程(6)>
次に、キャパシタを形成する工程においては、第2配線形成工程(5)でキャパシタ用容量パッド20Aとして形成された、メモリセル領域7における第3コンタクトプラグ53a上の第2配線20(キャパシタ用容量パッド)上に、キャパシタ素子9を形成する。
また、本実施形態では、第2配線20及び第3層間膜13の上に第4層間膜14を積層した後、メモリセル領域7において、第4層間膜14を貫いてキャパシタ用容量パッド20A上に開口するキャパシタコンタクトホール14aを形成した後、キャパシタコンタクトホール14a内の側壁及び内部に露出したキャパシタ用容量パッド20A上を覆うように凹状の第1キャパシタ電極91を形成し、次いで、第1キャパシタ電極91の凹部91aの表面及び第4層間膜14上を覆うように容量絶縁膜92を形成し、次いで、容量絶縁膜92を覆いながらキャパシタコンタクトホール14aの内部を充填するように第2キャパシタ電極93を形成する例について説明する。
次に、キャパシタを形成する工程においては、第2配線形成工程(5)でキャパシタ用容量パッド20Aとして形成された、メモリセル領域7における第3コンタクトプラグ53a上の第2配線20(キャパシタ用容量パッド)上に、キャパシタ素子9を形成する。
また、本実施形態では、第2配線20及び第3層間膜13の上に第4層間膜14を積層した後、メモリセル領域7において、第4層間膜14を貫いてキャパシタ用容量パッド20A上に開口するキャパシタコンタクトホール14aを形成した後、キャパシタコンタクトホール14a内の側壁及び内部に露出したキャパシタ用容量パッド20A上を覆うように凹状の第1キャパシタ電極91を形成し、次いで、第1キャパシタ電極91の凹部91aの表面及び第4層間膜14上を覆うように容量絶縁膜92を形成し、次いで、容量絶縁膜92を覆いながらキャパシタコンタクトホール14aの内部を充填するように第2キャパシタ電極93を形成する例について説明する。
具体的には、図8(a)、(b)に示すように、まず、第3層間膜13及び第2配線20(キャパシタ用容量パッド20A、第2中間配線層20B)上に、シリコン酸化膜を用いて第4層間膜14を形成する。この際、第4層間膜14は、メモリセル領域7に配置するキャパシタ素子9の静電容量を十分な大きさで確保できるように厚く形成することが好ましく、例えば、2μm程度の膜厚で形成することが好ましい。
次いで、メモリセル領域7において、第4層間膜14を貫きキャパシタ用容量パッド20Aが内部に露出するキャパシタコンタクトホール14を開口する。
次いで、メモリセル領域7において、第4層間膜14を貫きキャパシタ用容量パッド20Aが内部に露出するキャパシタコンタクトホール14を開口する。
次いで、キャパシタコンタクトホール14a内の側面と内部に露出したキャパシタ用容量パッド20A、及び、第4層間膜14上を覆うように、第1キャパシタ電極材(図8(a)中の第1キャパシタ電極91を参照)を形成する。この際、第1キャパシタ電極材に用いる材料として、例えば、窒化チタン膜(TiN)を用いることができるが、これには限定されず、他の高融点金属膜を用いることも可能である。
次いで、CMP法を用いて、第4層間膜14上の第1キャパシタ電極材を研磨除去することにより、キャパシタコンタクトホール14a内の側面及び内部に露出したキャパシタ用容量パッド20Aを覆う第1キャパシタ電極(下部電極)91を形成する。
次いで、CMP法を用いて、第4層間膜14上の第1キャパシタ電極材を研磨除去することにより、キャパシタコンタクトホール14a内の側面及び内部に露出したキャパシタ用容量パッド20Aを覆う第1キャパシタ電極(下部電極)91を形成する。
次いで、第1キャパシタ電極91の凹部91aの表面と、第4層間膜14上を覆うように、容量絶縁膜92を形成する。この容量絶縁膜92の材料としては、例えば、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O5)等の高誘電体膜や、それらの積層膜を用いることができる。
次いで、容量絶縁膜92の表面を覆い、キャパシタコンタクトホール14a内、即ち、第1キャパシタ電極91の凹部91aを充填するように、第2キャパシタ電極材(図8(a)中の第2キャパシタ電極93を参照)を形成する。この際、第2キャパシタ電極材としては、例えば、窒化チタン膜等を用いることができる。あるいは、第1キャパシタ電極91の凹部91aを充填しない程度の膜厚で窒化チタン膜を形成した後、他の材料、例えば、多結晶シリコンやタングステン等を積層することによって、凹部91aを充填するように形成しても良い。
なお、本実施形態においては、図示例のようなシリンダー型のキャパシタ素子9を例示して説明しているが、これには限定されず、例えば、第1キャパシタ電極の形状を、クラウン型やピラー型として形成しても良い。
なお、本実施形態においては、図示例のようなシリンダー型のキャパシタ素子9を例示して説明しているが、これには限定されず、例えば、第1キャパシタ電極の形状を、クラウン型やピラー型として形成しても良い。
次いで、フォトリソ技術及びドライエッチング技術を用いて、第2キャパシタ電極材をパターニングすることで第2キャパシタ電極93(下部電極)を形成することにより、メモリセル領域7に、第1キャパシタ電極91、容量絶縁膜92及び第2キャパシタ電極93からなるキャパシタ素子9を形成する。また、第2キャパシタ電極93は、メモリセル領域7を覆うように形成され、キャパシタ素子9に所定の電位を与えるためのプレート電極としても機能する。そして、第1キャパシタ電極91が、第2配線20の一部をなすキャパシタ用容量パッド20Aと接触することで、キャパシタ素子9が第1MOSトランジスタ3と接続される。
なお、周辺回路領域8においては、第2キャパシタ電極材及び容量絶縁膜は除去されている。
なお、周辺回路領域8においては、第2キャパシタ電極材及び容量絶縁膜は除去されている。
<第3配線形成工程(7)>
次に、第3配線形成工程においては、まず、周辺回路領域8において、第4層間膜14を貫いて第1中間配線層10B又は第2中間配線層20B上に開口する第4コンタクトホール14b、14cを形成した後、この第4コンタクトホール14b、14cを埋め込むように第1中間配線層10B及び第2中間配線層20B上に第4コンタクトプラグ54a、54bを形成する。次いで、第4層間膜14及び第4コンタクトプラグ54a、54bの上を覆うように配線材を積層した後、パターニングを行うことにより、第4コンタクトプラグ54a、54bを介して第1中間配線層10B(第1配線10)又は第2中間配線層20B(第2配線20)と接続する第3配線30を形成する。
次に、第3配線形成工程においては、まず、周辺回路領域8において、第4層間膜14を貫いて第1中間配線層10B又は第2中間配線層20B上に開口する第4コンタクトホール14b、14cを形成した後、この第4コンタクトホール14b、14cを埋め込むように第1中間配線層10B及び第2中間配線層20B上に第4コンタクトプラグ54a、54bを形成する。次いで、第4層間膜14及び第4コンタクトプラグ54a、54bの上を覆うように配線材を積層した後、パターニングを行うことにより、第4コンタクトプラグ54a、54bを介して第1中間配線層10B(第1配線10)又は第2中間配線層20B(第2配線20)と接続する第3配線30を形成する。
具体的には、図9(a)、(b)に示すように、まず、第2キャパシタ電極93を覆うように、シリコン酸化膜を用いて第5層間膜15を形成する。この際、第5層間膜15の表面をCMP法で平坦化し、その膜厚を、例えば、400nmとして形成することができる。
次いで、周辺回路領域8において、第1配線10の一部をなす第1中間配線層10B及び第2配線20の一部をなす第2中間配線層20Bの各々が内部に露出する第4コンタクトホール14b、14cを、第5層間膜15及び第4層間膜14、さらに、第3層間膜13を貫通して形成する。ここで、第4コンタクトホール14b、14cを形成する際のエッチング処理は、層間膜厚のばらつきや、エッチング速度のばらつき等を考慮しながら、第1中間配線層10Bの上面が確実に露出するように、層間膜厚のトータル値に対して30%程度のオーバーエッチングを加えるような条件とすることが好ましい。この際、第1中間配線層10Bよりも高い位置にある第2中間配線層20Bに対しては、第4層間膜14を貫通する第4コンタクトホール14cが形成される間のオーバーエッチングが加えられることになる。本実施形態では、例えば、第2中間配線層20B(第2配線20)をなす導電材料に対して、第4層間膜14をなす絶縁膜(シリコン酸化膜)を選択的にエッチングする条件を適用することにより、問題なく第4コンタクトホール14b、14cを形成することが可能となる。
また、第1中間配線層10Bにはマージンδ11が確保され、第2中間配線層20Bにはマージンδ21が確保されているので、第4コンタクトホール14b、14cの形成位置に位置ずれが生じた場合でも、第1中間配線層10B及び第2中間配線層20Bを踏み外すのを防止できる。
そして、本実施形態の製造方法においては、図1(a)、(b)に示すように、第4コンタクトホール14b、14c内を導電材料で充填することにより、第1中間配線層10Bと接続する第4コンタクトプラグ54aと、第2中間配線層20Bと接続する第4コンタクトプラグ54bを形成する。この際、導電材料として、チタン膜、窒化チタン膜、タングステン膜を順次堆積して形成した後、CMPを用いた処理を行い、第4コンタクトホール14b、14c内に導電材料を残すことで第4コンタクトプラグ54a、54bとする。
次いで、本工程においては、図1(a)、(b)に示すように、第4コンタクトプラグ54a、54bと接続する第3配線30を、例えば、アルミニウム(Al)、銅(Cu)等を用いて形成する。この際、第3配線30の形成方法としては、従来公知の方法を何ら制限無く用いることができ、また、その材料についても、上記材料には限定されず、この分野で従来から用いられているコンタクト材料を適宜採用することが可能である。
そして、図1(a)、(b)に示すような積層構造の表面に、図示略の表面保護膜を、例えば、酸窒化シリコン(SiON)等で形成することにより、DRAM素子である半導体装置Aが完成する。
なお、本実施形態においては、必要に応じて、第3配線30の上層に、さらに別の金属配線層を配置してもよい。
なお、本実施形態においては、必要に応じて、第3配線30の上層に、さらに別の金属配線層を配置してもよい。
[本実施形態と比較例との対比]
以下に、本実施形態の半導体装置Aに対する比較例として、図14(a)、(b)の断面図に示すような半導体装置100を例示し、半導体装置Aと半導体装置100とを対比しながら説明する。
図14(a)、(b)は、メモリセル領域107のビット配線(第1配線)110Aのみを、周辺回路領域108での中間配線層として配置した場合の構成を、本発明に対する比較例として示す断面図である。
以下に、本実施形態の半導体装置Aに対する比較例として、図14(a)、(b)の断面図に示すような半導体装置100を例示し、半導体装置Aと半導体装置100とを対比しながら説明する。
図14(a)、(b)は、メモリセル領域107のビット配線(第1配線)110Aのみを、周辺回路領域108での中間配線層として配置した場合の構成を、本発明に対する比較例として示す断面図である。
半導体装置100に備えられるメモリセル領域107の構造は、第1実施形態における本発明例として説明した半導体装置Aと共通である。また、周辺回路領域108においては、第2、第3MOSトランジスタ131、132の第2、第3ソース/ドレイン電極として機能する周辺回路拡散層182A、182Bは、ともに第1配線110Bを介して、上層の第3配線130と第4コンタクトプラグ154aによって接続されている。
隣接する第1配線110Bの間隔R3は、使用するフォトリソグラフィ技術の解像度で決定される。先端のDRAM素子において、フォトリソグラフィ技術の解像度の限界近傍まで微細化された素子を加工する場合には、素子分離部102の幅R1と第1配線110Bの間隔R3は、ともに同程度の最小値(解像限界値に相等の寸法)となり、その値をそれ以上に縮小するのは困難となる。一方、第4コンタクトプラグ154aの位置ずれによる半導体基板101との短絡防止のため、第2コンタクトプラグ152bに対してマージンδ11を設けておく必要がある。このため、第2コンタクトプラグ152bの間隔R2は、次式{R2=R3+2xδ11}として設定される。従って、素子分離部102の幅R1を最小値に設定した上で、さらに、第1配線110Bの間隔R3を素子分離の幅R1と同じに設定した場合でも、本発明例である第1実施形態の半導体装置Aと比較して、2×δ11に相当する寸法だけ、第2コンタクトプラグ152bの間隔を広げて配置する必要がある。このため、比較例の半導体装置100では、高密度でMOSトランジスタを配置することが阻害され、小型化や高密度化を図ることが困難となる。
なお、本実施形態の半導体装置Aにおいては、図11の平面図に示すように(図1(a)、(b)も参照)、周辺回路領域8の第2MOSトランジスタ31の左側に位置する、ソース/ドレイン電極である周辺回路拡散層82Cについて、第3MOSトランジスタ32の左側に位置する周辺回路拡散層82Bと同様の構造を備えるように形成することが好ましい。
また、図11において、周辺回路領域8の第3MOSトランジスタ32の右側に位置する、ソース/ドレイン電極である周辺回路拡散層82Dについては、第2MOSトランジスタ31の右側に位置する周辺回路拡散層82Aと同様の構造を備えるように形成することが好ましい。
また、図11において、周辺回路領域8の第3MOSトランジスタ32の右側に位置する、ソース/ドレイン電極である周辺回路拡散層82Dについては、第2MOSトランジスタ31の右側に位置する周辺回路拡散層82Aと同様の構造を備えるように形成することが好ましい。
図12に、周辺回路拡散層82C、82Dを含めた半導体装置Aの断面図を示す。
ここで、図11においては、2つのトランジスタが配置された例を示しているが、本発明を適用して3つ以上のトランジスタを並列して配置する場合には、図12に示すように、周辺回路拡散層82A、82B、82C、82Dに接続する中間配線層を、第1中間配線層10B及び第2中間配線層20Bが交互に接続するように繰り返して配置することが好ましい。これにより、隣接するトランジスタとの距離を縮小し、周辺回路領域8の占有面積を小さくできる効果が得られる。
ここで、図11においては、2つのトランジスタが配置された例を示しているが、本発明を適用して3つ以上のトランジスタを並列して配置する場合には、図12に示すように、周辺回路拡散層82A、82B、82C、82Dに接続する中間配線層を、第1中間配線層10B及び第2中間配線層20Bが交互に接続するように繰り返して配置することが好ましい。これにより、隣接するトランジスタとの距離を縮小し、周辺回路領域8の占有面積を小さくできる効果が得られる。
また、ゲート電極42については、接続するコンタクトプラグを配置する位置に応じて、第1中間配線層10B又は第2中間配線層20Bの何れか最適な方を中間配線として接続できるように設ければよい。ゲート電極42と第1中間配線層10Bを接続する場合には、ゲート電極42上に設けた第2コンタクトプラグを介して接続を行う。また、ゲート電極42と第2中間配線層20Bを接続する場合には、ゲート電極42上に設けた第2コンタクトプラグ及び第3コンタクトプラグの積層構造を介して接続を行う。
また、周辺回路領域8に配置するMOSトランジスタ31、32の導電型はP型としてもよい。導電型をP型とする場合には、MOSトランジスタをN型ウェル内に配置し、周辺回路拡散層(第2拡散層)にP型ドーパントとしてホウ素(B)を導入すればよい。
また、N型とP型のMOSトランジスタの両方を配置することにより、CMOS構成のトランジスタとしてもよい。
また、第1コンタクトプラグ及び第2コンタクトプラグと、半導体基板とが直接接触せずに、活性領域上において選択的にエピタキシャル成長したシリコン層を介して接続するように構成してもよい。
また、周辺回路領域8に配置するMOSトランジスタ31、32の導電型はP型としてもよい。導電型をP型とする場合には、MOSトランジスタをN型ウェル内に配置し、周辺回路拡散層(第2拡散層)にP型ドーパントとしてホウ素(B)を導入すればよい。
また、N型とP型のMOSトランジスタの両方を配置することにより、CMOS構成のトランジスタとしてもよい。
また、第1コンタクトプラグ及び第2コンタクトプラグと、半導体基板とが直接接触せずに、活性領域上において選択的にエピタキシャル成長したシリコン層を介して接続するように構成してもよい。
本発明に係る半導体装置は、センスアンプ回路やワード線の駆動回路等、メモリセル領域に隣接して配置される周辺回路領域(接続部)の中間配線層の形成に適用すると、特に効果的であるが、それ以外の周辺回路領域に適用することも可能である。
以上説明したような、本実施形態の半導体装置Aの製造方法によれば、上記各工程を備えることにより、上記構成のチップサイズの小さなDRAM素子である半導体装置Aを、優れた生産性で効率良く製造することができる。
[第2実施形態]
以下に、本発明の第2実施形態の半導体装置Bについて、主に図13を適宜参照しながら説明する。
図13は、本発明を適用した第2実施形態である半導体装置Bを模式的に示す平面図であり、周辺回路領域に配置したMOS型トランジスタの構造を説明するための平面図である。
なお、本実施形態では、上記第1実施形態の半導体装置Aと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
以下に、本発明の第2実施形態の半導体装置Bについて、主に図13を適宜参照しながら説明する。
図13は、本発明を適用した第2実施形態である半導体装置Bを模式的に示す平面図であり、周辺回路領域に配置したMOS型トランジスタの構造を説明するための平面図である。
なお、本実施形態では、上記第1実施形態の半導体装置Aと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
図13に示すように、本実施形態の半導体装置Bは、主に、周辺回路領域において、第1配線10Bまたは第2配線20Bのいずれか一方には、さらに上層で接続する上層配線を設けない点で、第1実施形態の半導体装置Aとは異なる。
半導体装置Bは、矩形型の活性領域K内に、リング形状のゲート電極42Aが複数、図示例では、4箇所に配置されている。図13において、リング形状のゲート電極42Aで囲まれている中央の周辺回路拡散層(ソース/ドレイン電極)82Eには、第2コンタクトプラグ52Bが接続されている。また、ゲート電極42Aに接続するように、第2コンタクトプラグ52Bが設けられている。
図13に示すように、半導体装置Bの周辺回路領域には、図中において左右方向に延在する5本の第1配線10Bが設けられている。ここで、図13においては、便宜上、各々の第1配線10Bを、図中の上側から順に(a)〜(e)で記載する。
第1配線10B(a)は、隣接するトランジスタのゲート電極42Aと周辺回路拡散層82Eとを接続するとともに、図13中において左右方向に延在して、図示略の別の回路に接続される。これは、第1配線10B(b)、(d)、(e)についても同様である。
また、図13中における上下方向で中央に位置する第1配線(c)は、図中のトランジスタとは接続されていないが、図示略の別のトランジスタに接続するために、中央に配置された配線層である。
第1配線10B(a)は、隣接するトランジスタのゲート電極42Aと周辺回路拡散層82Eとを接続するとともに、図13中において左右方向に延在して、図示略の別の回路に接続される。これは、第1配線10B(b)、(d)、(e)についても同様である。
また、図13中における上下方向で中央に位置する第1配線(c)は、図中のトランジスタとは接続されていないが、図示略の別のトランジスタに接続するために、中央に配置された配線層である。
リング形状のゲート電極42Aの外側に位置する周辺回路拡散層(ソース/ドレイン電極)82Fには、第2コンタクトプラグ52Bと第3コンタクトプラグ53Bを直接積層した構造の積層プラグが接続されている(図13中には符号53Bの位置のみ図示)。
周辺回路拡散層82E、82F及びゲート電極42Aのそれぞれに接続する第2コンタクトプラグ52Bの各々は、1枚のフォトマスクを用いて同時に形成することができる。
周辺回路拡散層82E、82F及びゲート電極42Aのそれぞれに接続する第2コンタクトプラグ52Bの各々は、1枚のフォトマスクを用いて同時に形成することができる。
また、半導体装置Bは、第3コンタクトプラグ53B上に接続するように、第2配線20Bが設けられている。第2配線20Bは、第3コンタクトプラグ53Bと第2コンタクトプラグ52Bを介して、周辺回路拡散層82Fに導通している。
また、第4コンタクトプラグ44Bを、第2配線20Bと接続するように設けることで、図示略の上層の配線層と接続する。
ここで、周辺回路拡散層82Fに接続する第2配線20Bは、第1配線10Bの上層に、平面視で交差するように配置することが可能なため、高密度に第1配線層10B及びトランジスタを配置することができる。
また、第4コンタクトプラグ44Bを、第2配線20Bと接続するように設けることで、図示略の上層の配線層と接続する。
ここで、周辺回路拡散層82Fに接続する第2配線20Bは、第1配線10Bの上層に、平面視で交差するように配置することが可能なため、高密度に第1配線層10B及びトランジスタを配置することができる。
以下に、本実施形態の半導体装置Bに対する比較例として、図15の平面図に示すような、第1配線10Bのみを用いて上記同様の配置を行った半導体装置200を例示し、半導体装置Bと半導体装置200とを対比しながら説明する。
図15に示す比較例の半導体装置200においては、周辺回路拡散層182Fに接続する第1配線110B(f)が配置されている。ここで、第1配線110B(f)と隣接する第1配線110Bとの間には、フォトリソグラフィの解像限界で決定されるスペースR2を設定する必要がある。このため、第1配線110B(c)は第1配線110B(f)を回避して配置する必要があるため、図15中の上下方向において、配置のための寸法が拡大してしまい、半導体装置の小型化が困難となる。
これに対し、本発明例である本実施形態の半導体装置Bでは、図13の平面図に示すように、第2コンタクトプラグ52B及び第3コンタクトプラグ53Bを、第1配線10Bとの間で短絡しないように配置すれば良く、比較例の配置に比べて高密度に第1配線層10B及びトランジスタを配置することができる。
従って、周辺回路領域内で、センスアンプ回路やワード線駆動回路等を配置する接続部(メモリセル領域に隣接させて配置する領域)において、複数のトランジスタを繰り返して配置する場合に、占有面積の縮小効果が大きい。
従って、周辺回路領域内で、センスアンプ回路やワード線駆動回路等を配置する接続部(メモリセル領域に隣接させて配置する領域)において、複数のトランジスタを繰り返して配置する場合に、占有面積の縮小効果が大きい。
以上説明したような、第2実施形態の半導体装置Bによれば、第1実施形態の半導体装置Aと同様、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置Bが得られる。
A、B…半導体装置、1…半導体基板、1a…表面(半導体基板)、2…素子分離部、3…第1MOSトランジスタ、31…第2MOSトランジスタ、32…第3MOSトランジスタ、30…第3配線、4、41、42、42A…ゲート電極(第1〜第3ゲート電極)、51a、51b、51c…第1コンタクトプラグ、52a、52b、52c…第2コンタクトプラグ、53a、53b、53c…第2コンタクトプラグ、54a、54b…第4コンタクトプラグ、7…メモリセル領域、71…メモリセル、72…メモリセル拡散層(第1拡散層:第1ソース/ドレイン電極)、8…周辺回路領域、82、82A、82B…周辺回路拡散層(第2拡散層:第2ソース/ドレイン電極、第3ソース/ドレイン電極)、9…キャパシタ素子、91…第1キャパシタ電極、91a…凹部(第1キャパシタ電極)、92…容量絶縁膜、93…第2キャパシタ電極、10…第1配線、10A…ビット配線(第1配線)、10B…第1中間配線層(第1配線)、20…第2配線、20A…キャパシタ用容量パッド(第2配線)、20B…第2中間配線層(第2配線)、W…ワード配線(ゲート電極)
Claims (16)
- 半導体基板上に不純物をドープして形成した第1拡散層を含むメモリセル領域と、
前記半導体基板上に不純物をドープして形成した第2拡散層とゲート電極を含む周辺回路領域を備え、
前記メモリセル領域においては、前記第1拡散層に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第2拡散層あるいは前記ゲート電極の何れか一方に接続する第1中間配線層として設けられる第1配線と、
前記メモリセル領域においては、前記第1拡散層と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも2以上のコンタクトプラグからなる積層構造を介して、前記第2拡散層あるいは前記ゲート電極の何れか一方に接続する第2中間配線層として設けられる第2配線と、
を具備してなることを特徴とする半導体装置。 - 前記メモリセル領域において複数の前記第1拡散層が備えられるとともに、前記周辺回路領域において複数の前記第2拡散層が備えられ、
複数の前記第1拡散層の各々に接続される複数の第1コンタクトプラグと、
複数の前記第2拡散層の各々および前記ゲート電極に接続されるとともに、前記メモリセル領域において、前記第1コンタクトプラグの少なくなくとも一部に接続するように形成された第2コンタクトプラグと、
前記メモリセル領域において、前記第1コンタクトプラグの少なくなくとも一部に接続されるとともに、前記周辺回路領域において、前記第2コンタクトプラグの少なくとも一部に接続するように形成された第3コンタクトプラグを備え、
前記ビット配線は、前記第1コンタクトプラグ及び前記メモリセル領域の前記第2コンタクトプラグからなる積層構造を介して前記第1拡散層に接続され、
前記第1中間配線層は、前記周辺回路領域の前記第2コンタクトプラグを介して前記第2拡散層あるいは前記ゲート電極の少なくとも何れか一方に接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記メモリセル領域において、前記キャパシタ用容量パッドが、前記第1コンタクトプラグ及び前記第3コンタクトプラグからなる積層構造を介して前記第1拡散層と接続されており、
前記周辺回路領域において、前記第2中間配線層が、前記第2コンタクトプラグ及び第3コンタクトプラグからなる積層構造を介して、前記第2拡散層あるいは前記ゲート電極の何れか一方に接続していることを特徴とする請求項2に記載の半導体装置。 - さらに、前記メモリセル領域において、キャパシタ用容量パッドとして設けられた前記第2配線に接続するキャパシタ素子が備えられていることを特徴とする請求項1〜請求項3の何れか1項に記載の半導体装置。
- さらに、前記周辺回路領域において、第4コンタクトプラグを介して前記第1配線又は前記第2配線と接続される第3配線が備えられていることを特徴とする請求項2〜請求項4の何れか1項に記載の半導体装置。
- 半導体基板上のメモリセル領域に配置された第1MOSトランジスタと、
前記半導体基板上の周辺回路領域に配置された第2及び第3MOSトランジスタとを備え、
前記第1MOSトランジスタは、第1ソース/ドレイン電極と及び第1ゲート電極を有し、
前記第2MOSトランジスタは、第2ソース/ドレイン電極と及び第2ゲート電極を有し、
前記第3MOSトランジスタは、第3ソース/ドレイン電極及び第3ゲート電極を有しており、
前記メモリセル領域において、前記第1ソース/ドレイン電極の一方に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第2ソース/ドレイン電極の一方と前記第3ゲート電極とを接続する第1中間配線層として設けられる第1配線と、
前記メモリセル領域において、前記第1ソース/ドレイン電極の他方と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも2以上のコンタクトプラグからなる積層構造を介して、前記第2ソース/ドレイン電極の他方と前記第3ソース/ドレイン電極の一方とを接続する第2中間配線層として設けられる第2配線と、
を具備してなることを特徴とする半導体装置。 - 前記第1ソース/ドレイン電極の各々に接続される第1コンタクトプラグと、
前記第2ソース/ドレイン電極の各々、前記第2ゲート電極、前記第3ソース/ドレイン電極の各々、及び、前記第3ゲート電極に接続されるとともに、前記メモリセル領域において、前記第1コンタクトプラグの一方に接続する第2コンタクトプラグを備え、
前記ビット配線は、前記メモリセル領域の前記第1コンタクトプラグ及び前記第2コンタクトプラグからなる積層構造を介して前記第1ソース/ドレイン電極の一方に接続され、
前記第1中間配線層は、前記第2コンタクトプラグを介して前記第2ソース/ドレイン電極の一方及び前記第3ゲート電極に接続することを特徴とする請求項6に記載の半導体装置。 - 前記メモリセル領域において、前記第1コンタクトプラグの他方に接続されるとともに、前記周辺回路領域において、前記第2ソース/ドレイン電極の他方及び前記第3ソース/ドレイン電極の一方と接続される前記第2コンタクトプラグに接続するように形成された第3コンタクトプラグを備え、
前記第2中間配線層は、前記第2及び第3コンタクトプラグを介して前記第2ソース/ドレイン電極の他方と前記第3ソース/ドレイン電極の一方とを接続することを特徴とする請求項7に記載の半導体装置。 - 前記キャパシタ用容量パッドに接続されるキャパシタ素子を備え、
前記メモリセル領域において、前記キャパシタ用容量パッドが前記第1コンタクトプラグ及び前記第3コンタクトプラグからなる積層構造を介して前記第1ソース/ドレイン電極の他方と接続されていることを特徴とする請求項8に記載の半導体装置。 - 前記周辺回路領域において、前記第1配線を介して前記第3ソース/ドレイン電極の他方及び前記第2ゲート電極に接続する第3中間配線層が設けられ、
前記第3中間配線層は、前記第2コンタクトプラグを介して前記第3ソース/ドレイン電極の他方及び前記第2ゲート電極に接続することを特徴とする請求項7〜請求項9の何れか1項に記載の半導体装置。 - 前記周辺回路領域において、第4コンタクトプラグを介して前記第2中間配線層と接続される第3配線が備えられていることを特徴とする請求項6〜請求項10の何れか1項に記載の半導体装置。
- 半導体基板上にメモリセル領域と周辺回路領域を備えた半導体装置を製造する方法であって、
前記メモリセル領域に、第1ソース/ドレイン電極及び第1ゲート電極を備えた第1MOSトランジスタを形成し、前記周辺回路領域に、第2ソース/ドレイン電極及び第2ゲート電極を備えた第2MOSトランジスタを形成する工程と、
前記第1ソース/ドレイン電極の一方と接続するビット配線を形成すると同時に、前記第2ソース/ドレイン電極の一方あるいは前記第2ゲート電極と接続する第1中間配線層を形成する第1配線形成工程と、
前記第1ソース/ドレイン電極の他方と接続するキャパシタ用容量パッドを形成すると同時に、前記第2ソース/ドレイン電極の他方あるいは前記第2ゲート電極と接続する第2中間配線層を形成する第2配線形成工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第1MOSトランジスタ及び前記第2MOSトランジスタを形成する工程と、前記第1配線形成工程との間に、前記第1ソース/ドレイン電極に接続する第1コンタクトプラグを形成する工程と、前記第2ソース/ドレイン電極の一方及び前記第2ゲート電極の少なくとも何れかと、前記第1コンタクトプラグの一方に接続するように第2コンタクトプラグを形成する工程を備え、
前記第2コンタクトプラグと接続するように、前記ビット配線及び前記第1中間配線層を同時に形成することを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記第2コンタクトプラグを形成する工程は、前記メモリセル領域と前記周辺回路領域とで別々に行うことを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第1配線形成工程と前記第2配線形成工程との間に、前記第1中間配線層と接続していない前記第2コンタクトプラグ及び前記第1コンタクトプラグの他方と接続するように第3コンタクトプラグを同時に形成する工程を備え、
前記第3コンタクトプラグと接続するように、前記キャパシタ用容量パッド及び前記第2中間配線層を同時に形成することを特徴とする請求項13又は請求項14に記載の半導体装置の製造方法。 - 前記第2配線形成工程の後に、前記キャパシタ用容量パッドと接続するキャパシタ素子の第1電極を形成する工程と、該第1電極の表面を覆う容量絶縁膜を形成する工程と、該容量絶縁膜を介して前記第1電極と対向するように前記キャパシタ素子の第2電極を形成する工程と、備えたことを特徴とする請求項12〜請求項15の何れか1項に記載の半導体装置の製造方法。
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