JP2013201414A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】フォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。エッチングによる埋め込み層を分離後に、エッチング残渣が生じることを防止する。
【解決手段】第１の溝の内壁上に下地層を形成した後、第１の溝を埋め込むように埋め込み層を形成する。下地層と埋め込み層の上面を第１の溝の上端より低い位置まで後退させた後、下地層及び埋め込み層上に露出している第１の溝の側壁を覆うサイドウォールを形成する。サイドウォールをマスクとして下地層のエッチングレートが埋め込み層のエッチングレートよりも高くなるように下地層及び埋め込み層をエッチングして、第２の方向に分離する。
【選択図】図２１
【解決手段】第１の溝の内壁上に下地層を形成した後、第１の溝を埋め込むように埋め込み層を形成する。下地層と埋め込み層の上面を第１の溝の上端より低い位置まで後退させた後、下地層及び埋め込み層上に露出している第１の溝の側壁を覆うサイドウォールを形成する。サイドウォールをマスクとして下地層のエッチングレートが埋め込み層のエッチングレートよりも高くなるように下地層及び埋め込み層をエッチングして、第２の方向に分離する。
【選択図】図２１
Description
本発明は、半導体装置及びその製造方法に関する。
半導体装置、特に半導体記憶装置の分野における高密度化、高微細化の傾向は加速される一方である。高密度な半導体装置に適した微細なコンタクトのパターン形成方法として互いに交差する２つのライン・アンド・スペースパターンを有するマスクパターンを用いてスペースパターンの交差する領域の層間絶縁膜をエッチングしてコンタクト開口を形成する技術が知られ、例えば特開２００８−１２４４４４号公報（特許文献１）がある。
このような技術で形成された微細なコンタクトプラグは、通常は一定のピッチで配列することが好ましい。その第１の理由は微細なコンタクトホールパターン形成の観点であって、フォトリソグラフィー技術解像限界付近のパターン形成を安定して実現するためには光の干渉を利用することからパターンに周期性を持たせることが有利であることに起因する。第２の理由として、ＤＲＡＭの場合、メモリセルからの記憶情報読み出し時の信号量を最大化するためにメモリセルキャパシタの容量値を最大化する必要があるが、隣接するメモリセルキャパシタの間隔を等距離になるように配列することで最密充填配置となり１ビットあたりの占有面積の最大化が図れ、メモリセルキャパシタの容量値の最大化に有利である。従って、メモリセルキャパシタの電極との接続点、すなわち、コンタクトプラグの上面は一定のピッチで配列されることが多い。
一方、コンタクトプラグの下面に接続するべき選択用ＭＯＳトランジスタのソース・ドレインの位置は、レイアウトの都合から等間隔、すなわち一定のピッチで配列することが難しい場合があり、位置がずれてしまうという問題があった。
以下、より具体的に従来技術を説明する。図２７（Ａ）はＤＲＡＭメモリセルレイアウトの一例を示している。半導体基板上において、Ｘ'方向に延在する素子分離領域５０ａおよびＹ方向に延在する素子分離領域５０ｂで囲まれた活性領域５１〜５４が示されている。各々の活性領域５１〜５４は、素子分離領域５０ｂでＸ方向に分離され、素子分離領域５０ａによりＹ方向に分離されると共に等ピッチ間隔で配置されている。各々の活性領域５１〜５４を分割するように、Ｙ方向に延在する埋め込みワード５５〜５８が示されている。活性領域５１及び５２を縦断するように埋め込みワード線５５、５６が配置され、活性領域５３、５４を縦断するように埋め込みワード線５７，５８が配置されている。例えば、活性領域５１は、埋め込みワード線５５，５６で縦断されることにより容量拡散層領域５１ａ、５１ｃとビット線拡散層領域５１ｂに分割される。また、活性領域５４は、埋め込みワード線５７，５８で縦断されることにより容量拡散層領域５４ａ、５４ｃとビット線拡散層領域５４ｂに分割される。なお、埋め込みワード線５５〜５８は、関連するトランジスタＴｒ１〜Ｔｒ４のゲート電極を兼ねるものである。活性領域５１には、二つのトランジスタが設けられ、第１のトランジスタＴｒ１は、容量拡散層領域５１ａと、埋め込みワード線５５と、ビット線拡散層領域５１ｂで構成される。第２のトランジスタＴｒ２は、ビット線拡散層領域５１ｂと、埋め込みワード線５６と、容量拡散層領域５１ｃで構成される。同様に、活性領域５４には、二つのトランジスタが設けられ、第３のトランジスタＴｒ３は、容量拡散層領域５４ａと、埋め込みワード線５７と、ビット線拡散層領域５４ｂで構成される。第４のトランジスタＴｒ４は、ビット線拡散層領域５４ｂと、埋め込みワード線５８と、容量拡散層領域５４ｃで構成される。
Ｘ方向に隣接する各々のビット線拡散層領域（５１ｂ、５４ｂなど）に接続されて、Ｘ方向に延在するビット線５９および６０が配置されている。各々の活性領域の両端に位置する容量拡散層領域（５１ａ、５１ｃ、５４ａ、５４ｃなど）上には、上方に形成されるキャパシタと接続を確保するための容量コンタクトプラグ（５１ｄ、５４ｄなど）が配置される。容量コンタクトプラグはリソグラフィとドライエッチングにより形成されるコンタクトホールを導体で埋設することにより形成される。また、容量コンタクトプラグ５１ｄと５４ｄは、Ｘ方向に延在するビット線５９および６０で挟まれ、Ｙ方向に延在する埋め込みワード線５６および５７で区画された矩形領域内に隣接して形成される必要がある。このため、素子寸法が微細化されると、容量コンタクトホールを形成するためのリソグラフィマージンが小さくなって、隣り合う容量コンタクトプラグ同士がショートする問題が発生する。一方、これを回避するために容量コンタクトホールの直径を小さくすると、加工が困難となり容量コンタクトホールの開口が不十分となって導通不良を招く問題がある。
そこで、これらの問題を解決するために、図２７（Ｂ）に示す方法が考えられている。この方法では、図２７（Ａ）のメモリセルレイアウトにおいて、各々の容量コンタクトプラグに対応する各々の容量拡散層領域上に個別のコンタクトホールを形成した後、各々の容量コンタクトプラグを形成する方法を用いない。すなわち、図２７（Ｂ）に示すように、Ｘ方向に延在するビット線５９，６０を形成した後、埋め込みワード線５５、５６の平面領域をカバーしてＹ方向に延在する突起構造物１００ａと、埋め込みワード線５７、５８の平面領域をカバーしてＹ方向に延在する突起構造物１００ｂと、を形成する。これにより、突起構造物１００ａと１００ｂのＸ方向の間には、Ｙ方向に延在するラインの凹部１０１が形成される。Ｙ方向に延在するラインの凹部１０１内には、Ｘ方向に延在するビット線５９と６０でＹ方向に挟まれた矩形の凹部１０１ａが形成される。矩形の凹部１０１ａ内には、容量拡散層領域５１ｃおよび５４ａの上面が露出している。この状態において、凹部１０１全体を一旦、導体（不図示）で埋め込み、埋め込まれた導体の上面がビット線５９、６０の上面よりも低くなる位置までエッチバックする。これにより、矩形の凹部１０１ａ内が導体で埋設された状態となる。その後、突起構造物１００ａと１００ｂの側壁にサイドウォール膜（不図示）を形成する。これにより、隣接するサイドウォール膜の中央には、Ｙ方向に延在してエッチバックされた導体の上面が露出している。その後、サイドウォール膜をマスクとして上面が露出している導体をエッチングして、導体をＸ方向に２分割する。これにより、容量拡散層領域５１ｃおよび５４ａの上面に接続する導体からなる容量コンタクトプラグを形成することができる。
図２８を用いて、この工程をさらに詳細に説明する。図２８（Ａ）〜（Ｄ）および（Ｆ）〜（Ｇ）は、図２７（Ｂ）のＥ−Ｅ断面を示している。なお、図２８では、容量コンタクトプラグ１０７ａ、１０７ｂの下面はそれぞれ容量拡散層領域５１ｃ、５４ａに、上面はキャパシタに接続されるが、ここではコンタクトプラグのみを示し、その上下の構造は省略する。
図２８（Ａ）は、Ｙ方向に延在する突起構造物１００ａ、１００ｂを形成した段階の状態である。点線は紙面の奥に位置するビット線５９の上端５９ａの位置を示している。まず、図２７（Ｂ）に示すように、半導体基板（不図示）上に形成した絶縁材料層１００にＹ方向に延在する第１の溝１０１を形成する。絶縁材料層１００は、ビット線５９の上端５９ａよりも高い位置に上面を有する膜厚で形成する。これにより、図２７（Ｂ）および図２８（Ａ）に示すように、第１の溝１０１の両側にはＹ方向に延在する突起構造物１００ａ、１００ｂが形成される。第１の溝１０１は、底部の幅Ｗ１より上部の幅Ｗ２が広くなるように、テーパー部１０１Ｔを設ける。
次に、図２８（Ｂ）に示すように、第１の溝１０１内に、ビット線の上端５９ａより低い位置に上面を有する埋め込み層１０２を形成する。例えば、ポリシリコンなどを所定の膜厚で成膜した後、エッチバックすることでビット線の上端５９ａより埋め込み層１０２の上面を低くすることができる。
次に、図２８（Ｃ）に示すように、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する。サイドウォール１０３は、埋め込み層１０２とエッチング特性の異なる材料であれば良く、例えば、所定の膜厚で形成された絶縁材料をエッチバックして形成される。
次に、図２８（Ｄ）に示すように、サイドウォール１０３をマスクとして埋め込み層１０２に異方性エッチングをして左右（第１の方向と平行な方向）に分離する。
最後に、図２８（Ｆ）に示すようにサイドウォール１０３を除去して、コンタクトプラグ１０７ａ及び１０７ｂを形成する。これにより、ビット線５９と６０でＹ方向に挟まれた一つの矩形の凹部１０１ａ内にＸ方向に対抗する二つのコンタクトプラグが形成される。突起構造物１００ａの側壁に接するコンタクトプラグ１０７ａは、その底面が容量拡散層領域５１ｃの上面に接続され、突起構造物１００ｂの側壁に接するコンタクトプラグ１０７ｂは、その底面が容量拡散層領域５４ａの上面に接続される。
（１）しかしながら、図２８（Ｄ）の異方性エッチングを行うと、図２８（Ｅ）の平面図に示すように、絶縁膜で被覆されたビット線５９および６０の端部に沿ってＸ方向に延在するエッチング残渣１０４が残留する場合があった。図２８（Ｆ）に示すように、このエッチング残渣１０４によりコンタクトプラグ１０７ａと１０７ｂが導通して短絡する問題があった。
そこで、上記の短絡を回避するために、図２８（Ｇ）に示すように、埋め込み層１０２の分離エッチングとして、等方性エッチングを行う方法が考えられる。しかしながら、等方性エッチングを行うと、異方性エッチングを行った場合よりもエッチング残渣を低減できるものの、等方性エッチングにより埋め込み層１０２内にはボーイング形状１０５が形成され、結果的にコンタクトプラグ１０７ａと１０７ｂの幅が狭くなってコンタクト抵抗が高くなる問題があった。
（２）また、図３０〜３２は、図２８の製造方法の変形例により、半導体装置を製造する場合を示したものである。図３０〜図３２における分図（Ｃ）はそれぞれの工程における上面図を表す。分図（Ａ）、（Ｂ１）および（Ｂ２）はそれぞれ、分図（Ｃ）におけるＹ１−Ｙ１'方向、Ｘ１−Ｘ１'方向、Ｘ２−Ｘ２'方向の断面図を表す。図３１（Ｄ）は、図３１（Ａ）のＺ３−Ｚ３'で切った半導体基板に平行な断面図を示す。なお、図３１〜３２の分図（Ａ）では、ポリシリコン膜４０のエッチング後に、コンタクトプラグ２２間に位置する半導体基板１上にポリシリコン膜４０が残留するが、この残留したポリシリコン膜４０は省略している。
この変形例では、図３０に示すように、半導体基板１の主面にドレイン拡散層３Ｄを形成し、ゲートトレンチ６内にゲート絶縁膜７およびゲート電極８を形成する。ゲート電極８上には、埋め込みシリコン窒化膜９を形成する。この後、半導体基板１上に、Ｙ方向に延在する第１層間膜フィン１６Ｆおよびサイドウォール１９ａを形成する。また、半導体基板１上に、Ｘ方向に延在するビット線１２を形成する。ビット線１２の上面上にはビット線ハードマスク１３を形成し、ビット線１２の側面上にはサイドウォール１５ａ、１９ａを形成する。次に、半導体基板１上に、第１層間膜フィン１６Ｆおよびビット線１２を覆うように、不純物を含有するポリシリコン膜４０を形成する。この際、ポリシリコン膜４０のカバレッジ（段差被覆性）が低いため、図３０（Ｂ１）に示すように、ビット線１２間には、ボイド３３が発生する。
図３１に示すように、ビット線１２の上部のビット線ハードマスク１３上面が露出するように、ポリシリコン膜４０のエッチバックを行う。露出している、第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、ポリシリコン膜４０上を覆うようにシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックして、第１層間膜フィン１６Ｆ側壁に第１のサイドウォール２１ＳＷを形成する。第１のサイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、ポリシリコン膜４０を異方性条件でドライエッチングして、ポリシリコン膜４０内に溝部２０Ｔを形成する。これにより、ドレインコンタクトプラグ２２を形成する。この際、ボイド３３が大きくなる。溝部２０Ｔを埋設するように、シリコン窒化膜３７を形成する。この際、図３０の工程でポリシリコン膜４０中に形成されたボイド３３内にも、シリコン窒化膜３７が形成される。
図３２に示すように、エッチバックにより第１のサイドウォール２１ＳＷを除去すると共に、第１層間膜フィン１６Ｆ、ドレインコンタクトプラグ２２、シリコン窒化膜３７およびビット線ハードマスク１３を部分的に除去する。これにより、第１層間膜フィン１６Ｆ、シリコン窒化膜３７およびビット線ハードマスク１３の上面を後退させる。この際、ボイド３３内に形成されたシリコン窒化膜３７がドレインコンタクトプラグ２２の表面上に突出するように露出する（図３２中には、突出したシリコン窒化膜を符号３７ａで表す）。このように突出したシリコン窒化膜３７ａは、塵となって後の工程で半導体装置の装置特性に悪影響を及ぼしたり、ドレインコンタクトプラグ２２上への金属膜の形成を阻害することとなっていた。
そこで、本発明では、コンタクトプラグにおける目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決し、更にコンタクトプラグ間を効果的に分離する新たな製造方法、並びにこの方法により形成される特徴的なコンタクトプラグを備えた半導体装置を提供する。
本発明の一実施形態は、
半導体基板上の絶縁膜に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝の内壁上に、下地層を形成する工程と、
前記第１の溝を埋め込むように、前記下地層よりもエッチング速度の遅い埋め込み層を形成する工程と、
前記下地層と前記埋め込み層をエッチバックして、前記下地層と前記埋め込み層の上面が前記第１の溝の上端より低くなる位置まで後退させる工程と、
前記下地層及び前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記下地層及び前記埋め込み層をエッチングして第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
半導体基板上の絶縁膜に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝の内壁上に、下地層を形成する工程と、
前記第１の溝を埋め込むように、前記下地層よりもエッチング速度の遅い埋め込み層を形成する工程と、
前記下地層と前記埋め込み層をエッチバックして、前記下地層と前記埋め込み層の上面が前記第１の溝の上端より低くなる位置まで後退させる工程と、
前記下地層及び前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記下地層及び前記埋め込み層をエッチングして第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
本発明の別の実施形態は、
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数、並設する工程と、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程と、
全面に第１の絶縁膜を堆積した後、前記第１の絶縁膜内に、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第３の方向に隣接する２つのセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程と、
前記第１の溝の内壁上に、第１の導電材料からなる下地層を形成する工程と、
前記第１の溝内を埋め込むように、第１の導電材料よりもエッチング速度の遅い第２の導電材料からなる埋め込み層を形成する工程と、
少なくとも前記第１の溝壁面を構成する前記第１の絶縁膜が露出するまで、前記下地層及び埋め込み層をエッチバックする工程と、
前記下地層及び埋め込み層上に、第２の絶縁膜を堆積し、エッチバックすることにより前記第１の溝内に露出させた前記第１の絶縁膜側面に第１のサイドウォールを形成すると共に前記下地層及び埋め込み層の一部を露出させる工程と、
前記第１のサイドウォールをマスクとして前記下地層及び埋め込み層をエッチングすることで、前記下地層及び埋め込み層を前記第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数、並設する工程と、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程と、
全面に第１の絶縁膜を堆積した後、前記第１の絶縁膜内に、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第３の方向に隣接する２つのセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程と、
前記第１の溝の内壁上に、第１の導電材料からなる下地層を形成する工程と、
前記第１の溝内を埋め込むように、第１の導電材料よりもエッチング速度の遅い第２の導電材料からなる埋め込み層を形成する工程と、
少なくとも前記第１の溝壁面を構成する前記第１の絶縁膜が露出するまで、前記下地層及び埋め込み層をエッチバックする工程と、
前記下地層及び埋め込み層上に、第２の絶縁膜を堆積し、エッチバックすることにより前記第１の溝内に露出させた前記第１の絶縁膜側面に第１のサイドウォールを形成すると共に前記下地層及び埋め込み層の一部を露出させる工程と、
前記第１のサイドウォールをマスクとして前記下地層及び埋め込み層をエッチングすることで、前記下地層及び埋め込み層を前記第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
また、埋め込み層（例えば、ポリシリコン層）の中の不純物濃度を、下地層（例えば、ポリシリコン層）よりも低濃度とすることにより、そのカバレッジ（段差被覆性）を向上させて、埋め込み層内にボイドを発生することなく第１の溝（例えば、ビット線間）を埋設することができる。この結果、ボイド内に埋設された膜が、半導体装置の装置特性に悪影響を及ぼすことを防止できる。また、下地層および埋め込み層上に更に金属膜を形成する場合には、ボイド内に埋設された膜が金属膜の形成を阻害することを防止することができる。この結果、下地層および埋め込み層と金属膜の２層構造（例えば、容量コンタクトプラグ）の低抵抗化を図ることができる。
本発明によれば、隣接するコンタクトプラグの短絡を効果的に防止することができる。また、埋め込み層のカバレッジ（段差被覆性）を向上させて、埋め込み層内にボイドが発生することを防止できる。この結果、半導体装置の装置特性を向上させることができる。更に、下地層および埋め込み層上に金属膜を形成することにより、この構造全体の低抵抗化を図ることができる。
図２９は、本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。図２９は、図２７（Ｂ）に示すＥ−Ｅ断面と同じ断面を示している。すなわち、Ｘ方向に延在しＹ方向に隣接する２本のビット線と、Ｙ方向に延在しＸ方向に隣接する２本の突起構造物と、で囲まれる矩形の凹部内におけるＸ方向の断面を示すものである。
まず、図２９（Ａ）に示すように、半導体基板（図示していない）上に形成した絶縁材料層１００に第１の方向（Ｙ方向）に延在する第１の溝１０１を形成する。これにより、第１の溝１０１内には第１の方向に垂直な第２の方向（Ｘ方向）に延在し第１の方向に周期的に配置されているビット線を覆う絶縁膜（不図示）が露出する。なお、点線は紙面の奥に位置するビット線の上部を覆う絶縁膜からなるハードマスク１３の上端１３ａを示している。第１の溝１０１は底部の幅Ｗ１より上部の幅Ｗ２が広くなるように形成されており、この例では、溝１０１の側面の全部が傾斜してテーパー部１０１Ｔとなっている。第１の溝１０１の第１の方向に直交する方向の断面形状は、この例に限定されず、溝１０１の側面の一部が傾斜してテーパー部となっていても良く、また、段階的に幅が広がる形状であっても良い。通常のドライエッチング等の手法では、図示する第１の溝１０１の断面形状は左右対称な壁面に形成されるが、一方の壁面を垂直形状とし、他方の壁面をテーパー状あるいは階段状にするなど、左右非対称としても良い。好ましくは段差がなく、左右対称な形状である。これは加工が容易であると共に、分離される埋め込み層が導電材料、特にコンタクトプラグを形成する場合に、形成されるコンタクトプラグの電気的特性の観点から側面に段差のない対称形状が好ましいからである。
次に、図２９（Ｂ）に示すように、第１の溝１０１の内面を含む全面に下地層１０６を形成する。これにより、ビット線の側面および上面を覆う絶縁膜上にも下地層１０６が形成される。この後、第１の溝１０１内を埋め込むように、埋め込み層１０２を形成する。この時、埋め込み層１０２には下地層１０６よりもドライエッチングにおけるエッチング速度が遅い材料を用いる。下地層１０６及び埋め込み層１０２は、主に導電材料である。
次に、図２９（Ｃ）に示すように、下地層１０６と埋め込み層１０２の上面を、ビット線上に形成されたハードマスクの上端１３ａより低い位置まで後退させる。例えば、所定の膜厚で下地層１０６及び埋め込み層１０２を成膜した後、エッチバックすることでハードマスクの上端１３ａより埋め込み層１０２の上面を低くすることができる。
次に、図２９（Ｄ）に示すように、埋め込み層１０２上に形成されている第１の溝１０１の側壁を覆うサイドウォール１０３を形成する。これにより、第２の方向に対向するサイドウォール１０３の中央で第１の方向に延在する開口部が形成され、開口部の底面にはビット線の側面を覆う絶縁膜に接する下地層１０６の上面と下地層１０６に接する埋め込み層１０２の上面が各々露出する。サイドウォール１０３は、下地層１０６及び埋め込み層１０２とエッチング特性の異なる材料であれば良く、下地層１０６及び埋め込み層１０２が導電材料であれば、主に絶縁材料で構成され、所定の膜厚で形成された絶縁材料をエッチバックして形成される。また、下地層１０６及び埋め込み層１０２とは異なる導電材料としても良い。
最後に、図２９（Ｅ）に示すように、サイドウォール１０３をマスクとして、上面が露出している下地層１０６と埋め込み層１０２をドライエッチングして左右（第２の方向）に分離する。下地層１０６はビット線の側面を覆う絶縁膜に接して形成されている。また、前述のように、埋め込み層１０２には下地層１０６よりもドライエッチングにおけるエッチング速度が遅い材料を用いている。したがって、下地層１０６と埋め込み層１０２を同時にドライエッチングするとビット線の側面を覆う絶縁膜に接して形成されている下地層１０６が埋め込み層１０２よりも速くエッチングされる。この結果、平面視において分離部の中央に位置する埋め込み層１０２および下地層１０６がエッチング除去された段階ではビット線の端部に位置する下地層１０６は完全にエッチング除去される。したがって、図２８で前述したように、ビット線の端部に沿って発生するエッチング残渣１０４によって対向するコンタクトプラグ１０７ａと１０７ｂがショートする従来の問題を回避することができる。エッチングされた埋め込み層１０２ａ、１０２ｂの分離面（第１の面）１０８は段差のない形状に形成される。この分離面１０８は、埋め込み層１０２ａと１０２ｂに１つの第１の側面として存在し、互いに対向している。埋め込み層１０２ａと１０２ｂの第１の側面以外の側面１０９、底面１１０及びビット線の側面は、下地層１０６で覆われている。この後、サイドウォール１０３を除去する。
本実施形態によれば、第１の溝１０１の底部に下地層１０６及び埋め込み層１０２を形成し、下地層１０６及び埋め込み層１０２上の露出している溝１０１の側壁を覆うサイドウォール１０３をハードマスクとして、下地層１０６及び埋め込み層１０２をエッチングすることで、パターン幅、スペース共にフォトリソグラフィー技術による解像限界以下の寸法に至るまで任意の寸法を有するパターンを容易に形成可能である。また、第１の溝１０１の底部に形成した下地層１０６及び埋め込み層１０２をエッチングし、パターン形成することから溝１０１の形成時のエッチング条件を適切に選択し、溝１０１の底部の幅と開口部の幅とを適切に制御することで、パターンの縦方向（深さ方向）の形状も任意の形状を得ることができる。また、下地層１０６と埋め込み層１０２のエッチング選択比である（下地層のエッチング速度）／（埋め込み層のエッチング速度）は１よりも大きいため、平面視で分離部の中央に位置する埋め込み層１０２および下地層１０６が除去された時点では、ビット線の端部に位置する下地層１０６は完全に除去され、第１の溝１０１底部のビット線端部にエッチング残渣が生じることを防止できる。
また、埋め込み層１０２中の不純物濃度を、下地層１０６よりも低濃度とすることにより、そのカバレッジ（段差被覆性）を向上させて、埋め込み層１０２中にボイドを発生することなく第１の溝１０１を埋設することができる。この結果、埋め込み層のボイド内に埋設された膜が、半導体装置の装置特性に悪影響を及ぼすことを防止できる。また、下地層１０６および埋め込み層１０２上に更に金属膜（図示していない）を形成する場合には、ボイド内に埋設された膜が金属膜の形成を阻害することを防止でき、下地層１０６および埋め込み層１０２と金属膜の２層構造の低抵抗化を図ることができる。
本発明の実施例について図面を参照して詳細に説明する。以下の実施例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。
〔実施例１〕
図１〜図２１を参照して、本発明の実施例１の製造方法を説明する。
図１〜図２１を参照して、本発明の実施例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図１（Ｃ）に示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図１（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、Ｙ方向が上記説明の第１の方向に相当し、Ｘ方向が第２の方向に相当する。また、α方向を第３の方向、β方向を第４の方向とする。
図１、図４、図６〜図２０における分図（Ｃ）はそれぞれの工程における上面図を示す。
図４（Ｄ）は、図４（Ａ）のＺ２−Ｚ２'で切った半導体基板に平行な断面図を示す。
図２０（Ｄ）は、図２０（Ａ）のＺ３−Ｚ３'で切った半導体基板に平行な断面図を示す。
図２１（Ｄ）は、図２１（Ａ）のＺ５−Ｚ５'で切った半導体基板に平行な断面図を示す。
図４（Ｄ）は、図４（Ａ）のＺ２−Ｚ２'で切った半導体基板に平行な断面図を示す。
図２０（Ｄ）は、図２０（Ａ）のＺ３−Ｚ３'で切った半導体基板に平行な断面図を示す。
図２１（Ｄ）は、図２１（Ａ）のＺ５−Ｚ５'で切った半導体基板に平行な断面図を示す。
図１、図４、図６〜図２１においては、（Ａ）又は（Ａ１）は各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１'線で切った半導体基板に垂直な断面図を示す。（Ａ２）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ２−Ｙ２'線で切った半導体基板に垂直な断面図を示す。各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ１−Ｘ１'線で切った半導体基板に垂直な断面図を示す。各図（Ｂ２）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ２−Ｘ２'線で切った半導体基板に垂直な断面図を示す。
〔図１工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。素子分離領域Ｉは、公知のリソグラフィー技術及びドライエッチング技術を用いて、半導体基板１内に分離溝を形成した後、分離溝内に絶縁材料を埋め込むことにより形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いる。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子形成領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、Ｐ型の半導体基板１を用いる。平面で見て、素子分離領域Ｉの幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。素子分離領域Ｉは、公知のリソグラフィー技術及びドライエッチング技術を用いて、半導体基板１内に分離溝を形成した後、分離溝内に絶縁材料を埋め込むことにより形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いる。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子形成領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、Ｐ型の半導体基板１を用いる。平面で見て、素子分離領域Ｉの幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。
〔図２工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2で導入する。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2で導入する。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。
〔図３工程〕
基板上にマスク絶縁膜（第３の絶縁膜）４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。
基板上にマスク絶縁膜（第３の絶縁膜）４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。
〔図４工程〕
半導体基板１にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ４＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部５Ａの間には、幅Ｌ４＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施例１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
半導体基板１にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ４＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部５Ａの間には、幅Ｌ４＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施例１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ（第２の溝）６と呼ぶ。ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板１の主表面から２００ｎｍの深さに形成する。
α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）。半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。半導体ピラー１Ｐの上部に形成されている拡散層３は、後工程で形成されるビット線が接続される拡散層と、キャパシタが接続される拡散層に分けられ、それぞれソース拡散層３Ｓ、ドレイン拡散層３Ｄと呼ぶ。なお、ここで、便宜上、ビット線が接続される拡散層をソース拡散層３Ｓ、キャパシタが接続される拡散層をドレイン拡散層３Ｄとした。
図４（Ｄ）は、図４（Ａ）の拡散層３が存在する高さのＺ２−Ｚ２'線に沿った面で切った半導体基板１に平行な断面図である。図中のセル単位ＣＵとは、ＤＲＡＭのメモリセルアレイの繰り返しの単位を表す。一つのセル単位ＣＵには、中央にソース拡散層３Ｓが形成され、その両側にドレイン拡散層３Ｄが形成され、ソース拡散層３Ｓを共通とした２個のメモリセルが形成される。２個のメモリセルは、ソース拡散層３Ｓを中心として対向配置される。図中、セル単位ＣＵ１の左側のメモリセルをメモリセルＣＵ１−Ｌ、右側をメモリセルＣＵ１−Ｒと称する。セル単位ＣＵ１には、メモリセルＣＵ１−Ｌ、ＣＵ１−Ｒに共通なソース拡散層３Ｓ１と、メモリセルＣＵ１−Ｌに形成されるドレイン拡散層３Ｄ１−Ｌ、メモリセルＣＵ１−Ｒに形成されるドレイン拡散層３Ｄ１−Ｒの拡散層が形成される。図中、セル単位ＣＵ１のα方向右下に隣接してセル単位ＣＵ２が形成される。セル単位ＣＵ２は、同様に、メモリセルＣＵ２−Ｌ、メモリセルＣＵ２−Ｒを含み、中央にソース拡散層３Ｓ２、左側にドレイン拡散層３Ｄ２−Ｌ、右側にドレイン拡散層３Ｄ２−Ｒが形成される。
セル単位ＣＵ内をＹ方向に横切る２本のゲートトレンチ６には、ワード線が形成される。このゲートトレンチをＴｒ部ゲートトレンチ６Ｔと呼ぶ。隣接し合うセル単位ＣＵの間には、セル単位ＣＵ間を分離するためのゲートトレンチ６が形成される。このゲートトレンチを分離部ゲートトレンチ６Ｓと呼ぶ。図中では、セル単位ＣＵ１を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ１Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ１Ｒと称し、セル単位ＣＵ２を横切る２本のＴｒ部ゲートトレンチ６Ｔを、左側をＴｒ部ゲートトレンチ６Ｔ２Ｌ、右側をＴｒ部ゲートトレンチ６Ｔ２Ｒと称し、セル単位ＣＵ１とＣＵ２の間を通過する分離部ゲートトレンチ６Ｓを分離部ゲートトレンチ６ＳＣと称す。分離部ゲートトレンチ６ＳＣにより、ドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌが電気的に分離される。
各ドレイン拡散層は、図４（Ｄ）中の左右がＴｒ部ゲートトレンチ６Ｔと分離部ゲートトレンチ６Ｓで画定され、図４（Ｄ）中の上下がビット線（１２，破線）で画定された領域内に形成される。例えば、ドレイン拡散層３Ｄ１−Ｒは、左がＴｒ部ゲートトレンチ６Ｔ１Ｒ、右が分離部ゲートトレンチ６ＳＣ、上下がビット線１２で画定される。
メモリセルのＸ方向の長さをＬＣＸ、Ｙ方向の長さをＬＣＹとする。ＬＣＸは、ソース拡散層３Ｓの中央をＹ方向に横切る線のＸ方向の位置から、分離部ゲートトレンチ６Ｓの中央をＹ方向に横切るＸ方向の位置までの距離で定義される。また、セル単位ＣＵのＸ方向の長さは、２×ＬＣＸ、Ｙ方向の長さはＬＣＹである。
〔図５工程〕
第１レジストマスク５を除去する。ゲートトレンチ６内に露出した半導体基板１の表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
第１レジストマスク５を除去する。ゲートトレンチ６内に露出した半導体基板１の表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜（第３の導電材料）を順次、形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。ここで、窒化チタン膜をゲート窒化チタン膜８Ｂ、タングステン膜をゲートタングステン膜８Ｍと呼ぶ。なお、ゲート電極材料（第３の導電材料）としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
〔図６工程〕
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍの上面及びゲート窒化チタン膜８Ｂの上面の位置が、半導体基板１の主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍの上面及びゲート窒化チタン膜８Ｂの上面の位置が、半導体基板１の主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
〔図７工程〕
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜（第４の絶縁膜）９と呼ぶ。引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチ６の埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜（第４の絶縁膜）９と呼ぶ。引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチ６の埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。
〔図８工程〕
ソース拡散層３Ｓ上を開口するためのレジスト開口パターン１０Ａが形成された第２レジストマスク１０を形成する。レジスト開口パターン１０Ａは、Ｘ方向の開口幅Ｓ８が６０ｎｍを持ち、Ｙ方向に延在して開口される細長状のパターンを持ち、Ｙ方向に並んで形成されたソース拡散層３Ｓ上を一つの開口部で開口するパターンに形成される。レジスト開口パターンのＸ方向の開口幅Ｓ８は、幅４０ｎｍを持つソース拡散層３Ｓに対して、重ね合わせマージンとして片側１０ｎｍずつ確保されて、６０ｎｍの幅で開口される。その結果、レジスト開口部では、マスク絶縁膜４の上面と、マスク絶縁膜４に隣接して形成されている埋め込窒化膜９の上面が露出する。
ソース拡散層３Ｓ上を開口するためのレジスト開口パターン１０Ａが形成された第２レジストマスク１０を形成する。レジスト開口パターン１０Ａは、Ｘ方向の開口幅Ｓ８が６０ｎｍを持ち、Ｙ方向に延在して開口される細長状のパターンを持ち、Ｙ方向に並んで形成されたソース拡散層３Ｓ上を一つの開口部で開口するパターンに形成される。レジスト開口パターンのＸ方向の開口幅Ｓ８は、幅４０ｎｍを持つソース拡散層３Ｓに対して、重ね合わせマージンとして片側１０ｎｍずつ確保されて、６０ｎｍの幅で開口される。その結果、レジスト開口部では、マスク絶縁膜４の上面と、マスク絶縁膜４に隣接して形成されている埋め込窒化膜９の上面が露出する。
第２レジストマスク１０の開口パターン１０Ａは、一つの開口部で複数のソース拡散層３Ｓ上を開口する開口パターンを用いることにより、孤立ホール状パターンよりも露光解像マージンを向上させることができ、微細化に有効であるという利点を持つ。
第２レジストマスク１０を用いて、マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたソース拡散層３Ｓ上面、素子分離膜２の上面を露出させる開口部（第３の溝）を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、第２レジストマスク１０で開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行う。エッチングの断面形状は、図８（Ａ１）、図８（Ａ２）に示されるように、テーパー形状となるように行うのが好ましい。これは、次の図９の工程で形成されるビット線が段差部で断線するのを防止するため、さらに図１１工程のビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。
〔図９工程〕
第２レジストマスク１０を除去する。ビット線材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ；膜１２ａ〜１２ｃは、第４の導電材料を構成する）、その上にシリコン窒化膜（第５の絶縁膜）から成るハードマスクを１５０ｎｍ形成する（ビット線ハードマスク１３と呼ぶ）。これにより、図８工程で開口されたビット線コンタクト開口部１１で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。
第２レジストマスク１０を除去する。ビット線材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ；膜１２ａ〜１２ｃは、第４の導電材料を構成する）、その上にシリコン窒化膜（第５の絶縁膜）から成るハードマスクを１５０ｎｍ形成する（ビット線ハードマスク１３と呼ぶ）。これにより、図８工程で開口されたビット線コンタクト開口部１１で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。
〔図１０工程〕
ビット線をパターニングするための第３レジストマスク１４を形成する。第３レジストマスク１４のパターンは、Ｙ方向の幅Ｌ１０が５５ｎｍを持ち、Ｘ方向に延在する細長パターンを有する。第３レジストマスク１４は、平面で見て、ソース拡散層３Ｓの上を横切るように配置される。
ビット線をパターニングするための第３レジストマスク１４を形成する。第３レジストマスク１４のパターンは、Ｙ方向の幅Ｌ１０が５５ｎｍを持ち、Ｘ方向に延在する細長パターンを有する。第３レジストマスク１４は、平面で見て、ソース拡散層３Ｓの上を横切るように配置される。
〔図１１工程〕
ビット線ハードマスク１３、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２ｂ、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。エッチングは、第３レジストマスク１４から片側１０ｎｍの細線化処理を行い、ビット線１２の幅Ｌ１１は第３レジストマスク１４よりも２０ｎｍ細い３５ｎｍに形成する。
ビット線ハードマスク１３、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２ｂ、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。エッチングは、第３レジストマスク１４から片側１０ｎｍの細線化処理を行い、ビット線１２の幅Ｌ１１は第３レジストマスク１４よりも２０ｎｍ細い３５ｎｍに形成する。
〔図１２工程〕
第３レジストマスク１４を除去する。ビット線１２の表面から半導体基板１上を覆ってシリコン窒化膜を１０ｎｍ、形成する。このシリコン窒化膜を第２のサイドウォール膜と呼ぶ。第２のサイドウォール膜をエッチバックして、ビット線１２の側壁に幅１０ｎｍを有する第２のサイドウォール１５を形成する。ビット線１２と、ビット線１２の上面及び側面をそれぞれ覆う、第２のサイドウォール１５及びビット線ハードマスク１３は凸状構造を構成する。
第３レジストマスク１４を除去する。ビット線１２の表面から半導体基板１上を覆ってシリコン窒化膜を１０ｎｍ、形成する。このシリコン窒化膜を第２のサイドウォール膜と呼ぶ。第２のサイドウォール膜をエッチバックして、ビット線１２の側壁に幅１０ｎｍを有する第２のサイドウォール１５を形成する。ビット線１２と、ビット線１２の上面及び側面をそれぞれ覆う、第２のサイドウォール１５及びビット線ハードマスク１３は凸状構造を構成する。
〔図１３工程〕
ビット線１２間を埋め込むように、シリコン酸化膜を３００ｎｍ成長する。このシリコン酸化膜を第１層間膜（第１の絶縁膜）１６と呼ぶ。ＣＭＰ法により第１層間膜１６を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。第１層間膜１６を貫きドレイン拡散層３Ｄ上面を露出させるドレインコンタクトホール１８を形成するための第４レジストマスク１７を、第１層間膜１６上に形成する。
ビット線１２間を埋め込むように、シリコン酸化膜を３００ｎｍ成長する。このシリコン酸化膜を第１層間膜（第１の絶縁膜）１６と呼ぶ。ＣＭＰ法により第１層間膜１６を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。第１層間膜１６を貫きドレイン拡散層３Ｄ上面を露出させるドレインコンタクトホール１８を形成するための第４レジストマスク１７を、第１層間膜１６上に形成する。
ドレイン拡散層３Ｄは、図４工程で述べたように、平面で見て左右がＴｒ部ゲートトレンチ６Ｔ（例えば、６Ｔ１Ｒ、６Ｔ２Ｌ）と分離部ゲートトレンチ６Ｓ（例えば、６ＳＣ）により画定され、上下がビット線１２により画定された領域に形成されている。そして、ドレイン拡散層３Ｄは分離部ゲートトレンチ６Ｓを挟んでＸ方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層３Ｄ同士は、分離部ゲートトレンチ６ＳのＸ方向の中央線上の所定の位置を中心にして点対称性に形成されている。この隣接して形成された２つのドレイン拡散層３Ｄ（たとえば、３Ｄ１−Ｒと３Ｄ２−Ｌ）を、隣接ドレイン拡散層対と呼ぶ。隣接ドレイン拡散層対は、Ｙ方向にＬＣＹのピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Ｆを持つ分離部ゲートトレンチ６ＳがＹ方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチ６Ｓにより分離されている。分離部ゲートトレンチ６ＳのＸ方向の長さはＦで形成されているので、隣接ドレイン拡散層間の分離幅はＦで形成されている。
このような隣接して対状に形成された２つのドレイン拡散層Ｄの上面を一つの開口部で開口するようにドレインコンタクトホールを開口する。ドレインコンタクトホールは、Ｙ方向にはビット線１２に対して自己整合的に開口させる方法を用いて形成する。ドレインコンタクトホールのＸ方向は、第４レジストマスク１７で開口された部分をエッチングして開口する。この第４レジストマスク１７の開口部は、隣接ドレイン拡散層対の中心位置から、左右Ｘ方向に等距離となる位置にレジスト開口部端が来るように形成する。本実施例では、隣接ドレイン拡散層対の中心位置から左右Ｘ方向に３Ｆの距離にある、ソース拡散層３Ｓ上を覆う、幅Ｆのレジストマスクを形成する。これにより、隣接ドレイン拡散層対の中心位置から左右２．５Ｆの距離に、第４レジストマスク１７のレジストマスク端が配置される。この第４レジストマスク１７はＹ方向に直線状に延在して形成される。第４レジストマスク１７が開口された部分を第４レジストマスク開口部１７Ａと呼ぶ。
隣接ドレイン拡散層対はＸ方向に６Ｆのピッチで繰り返し配置される。その隣接ドレイン拡散層対と隣接ドレイン拡散層対の中央に位置してソース拡散層３Ｓが配置され、そのソース拡散層３Ｓも、Ｘ方向に６Ｆのピッチで繰り返し配置されるレイアウトとなっている。そのため、第４レジストマスク１７は、線幅Ｌ１３がＦ、開口幅Ｓ１３が５Ｆで、６Ｆの長さをピッチとして、Ｘ方向に繰り返し配置される。
なお、第４レジストマスク１７の線幅Ｌ１３、開口幅Ｓ１３は、図１４工程及び図１５工程において、ドレインコンタクトホールの底部で、ドレイン拡散層３Ｄが広く露出され、且つソース拡散層３Ｓが露出されないように調整される。
〔図１４工程〕
第４レジストマスク１７を用いて第１層間膜１６にＹ方向に延在する溝（第１の溝）をエッチング形成してビット線１２に対して自己整合的に第１の開口部を形成する。この第１の開口部をドレインコンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線１２の側壁の第２のサイドウォール１５を残存させ、ビット線１２を露出しないように行う。半導体基板１上では、マスク絶縁膜４、埋め込み窒化膜９上面が露出する。
第４レジストマスク１７を用いて第１層間膜１６にＹ方向に延在する溝（第１の溝）をエッチング形成してビット線１２に対して自己整合的に第１の開口部を形成する。この第１の開口部をドレインコンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線１２の側壁の第２のサイドウォール１５を残存させ、ビット線１２を露出しないように行う。半導体基板１上では、マスク絶縁膜４、埋め込み窒化膜９上面が露出する。
ドレインコンタクトホール１８のＸ方向の端部では、ソース拡散層３Ｓが露出しないように形成する。ソース拡散層３Ｓが露出されてしまうと、次工程で形成するパッドポリシリコン膜とソース拡散層３Ｓが電気的な短絡を引き起こしてしまうからである。本実施例では、ドレインコンタクトホール１８のＸ方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるように行い、第４レジストマスク１７の下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成する。この第４レジストマスク１７の下に残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線１２上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に１００ｎｍの高さを持つ。
ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。この結果、ドレインコンタクトホール１８は、Ｙ方向が第２のサイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜４と分離部ゲートトレンチ６Ｓの上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６Ｔの上の埋め込み窒化膜９が露出する。
〔図１５工程〕
第４レジストマスク１７を除去する。ドレインコンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第３のサイドウォール膜と呼ぶ。第３のサイドウォール膜をエッチバックして、ドレインコンタクトホール１８内の側壁であるビット線１２の第２のサイドウォール１５の側壁、第１層間膜フィン１６Ｆの側壁に第３のサイドウォール１９を形成すると共に、マスク絶縁膜４を除去して、隣接ドレイン拡散層対（３Ｄ−ｐａｉｒ）のドレイン拡散層３Ｄ１−Ｒおよび３Ｄ２−Ｌの上面を露出させる。また、この時、埋め込み窒化膜９の一部も除去される。なお、このマスク絶縁膜４を除去してドレイン拡散層３Ｄ１−Ｒおよび３Ｄ２−Ｌの上面を露出させるのは、図１４工程の第１層間膜１６のエッチングの際に行っても良い。
第４レジストマスク１７を除去する。ドレインコンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第３のサイドウォール膜と呼ぶ。第３のサイドウォール膜をエッチバックして、ドレインコンタクトホール１８内の側壁であるビット線１２の第２のサイドウォール１５の側壁、第１層間膜フィン１６Ｆの側壁に第３のサイドウォール１９を形成すると共に、マスク絶縁膜４を除去して、隣接ドレイン拡散層対（３Ｄ−ｐａｉｒ）のドレイン拡散層３Ｄ１−Ｒおよび３Ｄ２−Ｌの上面を露出させる。また、この時、埋め込み窒化膜９の一部も除去される。なお、このマスク絶縁膜４を除去してドレイン拡散層３Ｄ１−Ｒおよび３Ｄ２−Ｌの上面を露出させるのは、図１４工程の第１層間膜１６のエッチングの際に行っても良い。
この第３のサイドウォール１９は、次のパッドポリシリコン膜を形成する工程の洗浄処理において、第１層間膜フィン１６Ｆがエッチングされて膜減りするのを防止するために形成する。なお、洗浄処理による第１層間膜１６の膜減りの問題がない場合には、第３のサイドウォール１９は形成しなくてもよい。
この工程を経て、ドレインコンタクトホール１８は、Ｙ方向はシリコン窒化膜（第３のサイドウォール１９）で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部に隣接ドレイン拡散層対のドレイン拡散層３Ｄ１−Ｒおよび３Ｄ２−Ｌの上面、素子分離膜２上面、分離部ゲートトレンチ６ＳＣ上の埋め込み窒化膜９、Ｔｒ部ゲートトレンチ６Ｔ上の埋め込み窒化膜９が露出する。各ドレインコンタクトホール１８の底部には、一つの隣接ドレイン拡散層対３Ｄ−ｐａｉｒが形成されている。図１５Ｚ１の中央部では、隣接ドレイン拡散層対３Ｄ−ｐａｉｒを構成するドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面が露出される。
〔図１６工程〕
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール１８の内壁上に、不純物としてＰ（リン）またはＡｓ（砒素）を含有するポリシリコン膜（第１の導電材料からなる下地層）３５を１０ｎｍ、形成する。ポリシリコン膜３５内に含有される不純物濃度は、１×１０20〜１×１０21（ａｔｏｍｓ／ｃｍ3）とする。ポリシリコン膜３５は、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を使用したり、ポリシリコン膜を形成した後、不純物を注入することにより形成することができる。次に、実質的に不純物を含有しないポリシリコン膜（第２の導電材料からなる埋め込み層）を１５０ｎｍ、形成する。このポリシリコン膜をパッドポリシリコン膜２０と呼ぶ。この工程を経て、ドレインコンタクトホール１８の底部に露出されたドレイン拡散層３Ｄ上面にパッドポリシリコン膜２０及び３５が形成される。
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール１８の内壁上に、不純物としてＰ（リン）またはＡｓ（砒素）を含有するポリシリコン膜（第１の導電材料からなる下地層）３５を１０ｎｍ、形成する。ポリシリコン膜３５内に含有される不純物濃度は、１×１０20〜１×１０21（ａｔｏｍｓ／ｃｍ3）とする。ポリシリコン膜３５は、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を使用したり、ポリシリコン膜を形成した後、不純物を注入することにより形成することができる。次に、実質的に不純物を含有しないポリシリコン膜（第２の導電材料からなる埋め込み層）を１５０ｎｍ、形成する。このポリシリコン膜をパッドポリシリコン膜２０と呼ぶ。この工程を経て、ドレインコンタクトホール１８の底部に露出されたドレイン拡散層３Ｄ上面にパッドポリシリコン膜２０及び３５が形成される。
〔図１７工程〕
ポリシリコン膜３５及びパッドポリシリコン膜２０を、ビット線１２の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２で区画された領域内にポリシリコン膜３５及びパッドポリシリコン膜２０を埋め込む。この埋め込まれたポリシリコン膜３５及びパッドポリシリコン膜２０を、ポリシリコン埋設体２０Ｂと呼ぶ。各ドレインコンタクトホール１８内にポリシリコン埋設体２０Ｂが形成され、隣接するドレインコンタクトホール１８間で、ポリシリコン埋設体２０Ｂは電気的に分離される。
ポリシリコン膜３５及びパッドポリシリコン膜２０を、ビット線１２の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２で区画された領域内にポリシリコン膜３５及びパッドポリシリコン膜２０を埋め込む。この埋め込まれたポリシリコン膜３５及びパッドポリシリコン膜２０を、ポリシリコン埋設体２０Ｂと呼ぶ。各ドレインコンタクトホール１８内にポリシリコン埋設体２０Ｂが形成され、隣接するドレインコンタクトホール１８間で、ポリシリコン埋設体２０Ｂは電気的に分離される。
半導体基板１の上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。
〔図１８工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、ポリシリコン埋設体２０Ｂ上を覆うように、シリコン酸化膜（第２の絶縁膜）を、６０ｎｍ形成する。このシリコン酸化膜を第１のサイドウォール膜２１と呼ぶ。第１のサイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第１のサイドウォール膜２１の膜厚は、図２０工程で形成するポリシリコン溝の開口幅に応じて調整する。
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、ポリシリコン埋設体２０Ｂ上を覆うように、シリコン酸化膜（第２の絶縁膜）を、６０ｎｍ形成する。このシリコン酸化膜を第１のサイドウォール膜２１と呼ぶ。第１のサイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第１のサイドウォール膜２１の膜厚は、図２０工程で形成するポリシリコン溝の開口幅に応じて調整する。
〔図１９工程〕
第１のサイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第１のサイドウォール２１ＳＷを形成する。第１のサイドウォール２１ＳＷのＸ方向の幅Ｗ１９は６０ｎｍに形成する。第１のサイドウォール２１ＳＷに挟まれて、ポリシリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ１９が４０ｎｍを持つ部分が露出される。この開口部を第１のサイドウォール開口部２１Ａと呼ぶ。第１のサイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部２１Ａではポリシリコン埋設体２０Ｂ上面、ビット線１２上のビット線ハードマスク１３が露出される。ポリシリコン埋設体２０Ｂは、ビット線１２の側面に形成されている第３のサイドウォール１９に接する不純物含有ポリシリコン膜３５と不純物含有ポリシリコン膜３５に接するポリシリコン膜２０で構成されている。したがって、ポリシリコン埋設体２０Ｂの上面は、第１の方向（Ｙ方向）に隣接し第２の方向（Ｘ方向）に延在するビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５の上面とＹ方向に対向している二つの不純物含有ポリシリコン膜３５の間に位置するポリシリコン膜２０の上面とで構成されている。
第１のサイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第１のサイドウォール２１ＳＷを形成する。第１のサイドウォール２１ＳＷのＸ方向の幅Ｗ１９は６０ｎｍに形成する。第１のサイドウォール２１ＳＷに挟まれて、ポリシリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ１９が４０ｎｍを持つ部分が露出される。この開口部を第１のサイドウォール開口部２１Ａと呼ぶ。第１のサイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部２１Ａではポリシリコン埋設体２０Ｂ上面、ビット線１２上のビット線ハードマスク１３が露出される。ポリシリコン埋設体２０Ｂは、ビット線１２の側面に形成されている第３のサイドウォール１９に接する不純物含有ポリシリコン膜３５と不純物含有ポリシリコン膜３５に接するポリシリコン膜２０で構成されている。したがって、ポリシリコン埋設体２０Ｂの上面は、第１の方向（Ｙ方向）に隣接し第２の方向（Ｘ方向）に延在するビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５の上面とＹ方向に対向している二つの不純物含有ポリシリコン膜３５の間に位置するポリシリコン膜２０の上面とで構成されている。
〔図２０工程〕
第１のサイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、第１のサイドウォール開口部２１Ａに露出されたポリシリコン埋設体２０Ｂを異方性条件でドライエッチングして、ポリシリコン埋設体２０Ｂに溝部を形成する。このエッチングは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ2）１００ｓｃｃｍ、酸素（Ｏ2）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。この際、ポリシリコン埋設体２０Ｂを構成するポリシリコン膜（下層膜）３５は不純物を含有し、ポリシリコン膜（埋め込み層）２０は実質的に不純物を含有しないため、ポリシリコン膜３５はポリシリコン膜２０よりも高いエッチングレートでエッチングされる。不純物を含有するポリシリコン膜３５内の不純物濃度を、例えば、５×１０20（ａｔｏｍｓ／ｃｍ3）とした場合、第１のサイドウォール開口部２１Ａに露出されたポリシリコン埋設体２０Ｂをドライエッチングすると、ビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５は１６０ｎｍ／ｍｉｎの速度でエッチングされ、二つの不純物含有ポリシリコン膜３５の間に位置するポリシリコン膜２０は１４０ｎｍ／ｍｉｎの速度でエッチングされる。この結果、第１のサイドウォール開口部２１Ａにおいて、第１の方向に隣接するビット線１２間の中央に位置するポリシリコン膜２０および不純物含有ポリシリコン膜３５のエッチングが終了した時点では、ビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５は完全に除去されている。これにより、図２８で前述したビット線１２の端部に沿って発生するエッチング残渣１０４によって対向するコンタクトプラグ１０７ａと１０７ｂがショートする従来の問題を回避することができる。
第１のサイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、第１のサイドウォール開口部２１Ａに露出されたポリシリコン埋設体２０Ｂを異方性条件でドライエッチングして、ポリシリコン埋設体２０Ｂに溝部を形成する。このエッチングは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ2）１００ｓｃｃｍ、酸素（Ｏ2）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。この際、ポリシリコン埋設体２０Ｂを構成するポリシリコン膜（下層膜）３５は不純物を含有し、ポリシリコン膜（埋め込み層）２０は実質的に不純物を含有しないため、ポリシリコン膜３５はポリシリコン膜２０よりも高いエッチングレートでエッチングされる。不純物を含有するポリシリコン膜３５内の不純物濃度を、例えば、５×１０20（ａｔｏｍｓ／ｃｍ3）とした場合、第１のサイドウォール開口部２１Ａに露出されたポリシリコン埋設体２０Ｂをドライエッチングすると、ビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５は１６０ｎｍ／ｍｉｎの速度でエッチングされ、二つの不純物含有ポリシリコン膜３５の間に位置するポリシリコン膜２０は１４０ｎｍ／ｍｉｎの速度でエッチングされる。この結果、第１のサイドウォール開口部２１Ａにおいて、第１の方向に隣接するビット線１２間の中央に位置するポリシリコン膜２０および不純物含有ポリシリコン膜３５のエッチングが終了した時点では、ビット線１２の側面を覆う第３のサイドウォール１９に接してＹ方向に対向している二つの不純物含有ポリシリコン膜３５は完全に除去されている。これにより、図２８で前述したビット線１２の端部に沿って発生するエッチング残渣１０４によって対向するコンタクトプラグ１０７ａと１０７ｂがショートする従来の問題を回避することができる。
上記のようにしてポリシリコン埋設体２０Ｂに形成された溝部をポリシリコン溝２０Ｔと呼ぶ。ポリシリコン埋設体２０Ｂは、ポリシリコン溝２０ＴによりＸ方向左右に２分離される。分離されたポリシリコン埋設体２０Ｂのそれぞれを、ドレインコンタクトプラグ（第１のコンタクトプラグ）２２と呼ぶ。なお、ポリシリコン膜２０中には実質的に不純物が存在しないが、図２０よりも後の工程でアニール処理等を行うことにより、ポリシリコン膜３５中の不純物がポリシリコン膜２０中にまで拡散し、導電材料となる。アニール処理等は、ポリシリコン膜２０への不純物拡散のために単独の工程を設けても良いし、半導体装置の他の製造工程での熱処理時に同時に行っても良い。アニール処理等により、ポリシリコン膜２０中に拡散する不純物の量を想定して、ポリシリコン膜３５中の不純物濃度を予め高濃度に設定するのが良い。あるいは、第１のサイドウォール２１ＳＷを除去した後、イオン注入法により分離されたポリシリコン埋設体２０Ｂに対して不純物を導入しても良い。
なお、本実施例では、ポリシリコン溝２０Ｔの壁面もテーパー状に形成される例を示しているが、垂直（テーパー角０°）に形成してもよい。通常、第１層間膜フィン１６Ｆの壁面のテーパー角よりもポリシリコン溝２０Ｔの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグ２２の上面は下面よりも面積が大きくなる。
エッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第３のサイドウォール１９で包まれたビット線１２、第１層間膜フィン１６Ｆは残存するように行う。ポリシリコン溝２０Ｔの底部には分離部ゲートトレンチ６Ｓ上部の埋め込み窒化膜９が露出される。ポリシリコン溝２０Ｔの底部の開口幅Ｓ２０は、ドレイン拡散層３Ｄが露出しないように形成することが好ましい。ドレイン拡散層３Ｄを露出しないように形成することにより、ドレインコンタクトプラグ２２は、ドレイン拡散層３ＤにＸ方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層３Ｄ上を露出しないように、開口幅Ｓ２０を小さく形成する。本実施例では、合わせ余裕１０ｎｍができるように、底部の開口幅Ｓ２０は２０ｎｍに形成する。
この工程を経て、ドレインコンタクトホール１８内には、Ｘ方向中央部分で左右に分離された２個のドレインコンタクトプラグ２２が形成され、一つのドレイン拡散層３Ｄに、一つのドレインコンタクトプラグ２２が接続される。このように、分離されたポリシリコン埋設体２０Ｂは、ドレイン拡散層３Ｄに接続されるコンタクトプラグ２２となる。
本発明では、第１のサイドウォール膜２１の厚さを調整することにより、ポリシリコン溝２０Ｔの幅をフォトリソグラフィー技術の最小加工寸法Ｆ値よりも小さく形成することができる。かくして、隣接して形成されるコンタクトプラグ２２の分離幅をＦ値よりも小さく形成することが可能となる。
ＤＲＡＭのメモリセルレイアウトでは、フォトリソグラフィー技術の最小加工寸法Ｆ値近くの寸法を用いて、各要素部分は形成される。本実施例においても、Ｘ方向に隣接するドレイン拡散層３Ｄの分離幅は１Ｆで形成される。このようなドレイン拡散層と接続するコンタクトプラグの形成では、従来、一つのドレイン拡散層上に一つのホール状のレジストマスク開口部を形成して、それをマスクにコンタクトホールをエッチング開口して、コンタクトプラグを形成していた。
しかしながら、隣接して形成されるコンタクトホールの分離幅をＦ値以下に縮小して形成することは難しいため、隣接コンタクトホールの分離幅は１Ｆで形成される。そのため、アライメントずれが発生すると、コンタクトプラグとドレイン拡散層の接触面積の減少を引き起こしていた。また、従来のエッチング開口では、コンタクトホールがテーパー形状に形成されやすいため、コンタクトホールのボトム径が小さくなりやすく、さらに接触面積の低下を招きやすい状況になっていた。
本発明では、２つの隣接する拡散層３Ｄのそれぞれに接続するコンタクトプラグ２２が、分離幅をＦ値以下に縮小して形成することができる。かくして、拡散層３Ｄとコンタクトプラグ２２との接触面積を十分確保でき、コンタクト抵抗の低減が可能となる。また、ポリシリコン埋設体２０Ｂは２層から形成され、ポリシリコン埋設体２０Ｂを分離するためのエッチング時に、下層のポリシリコン膜３５は上層のポリシリコン膜２０に対してエッチング選択比を有する条件に設定される。このため、エッチングによりポリシリコン膜２０及び３５は効果的に除去され、ドレインコンタクトホール１８の底部にエッチング残渣が生じて、エッチング後に隣接するドレインコンタクトプラグ２２間が短絡することを防止できる。
また、本発明では、新たなフォトリソグラフィー工程の追加を行うことなく形成でき、安価に生産することができる。
また、本発明によるコンタクトホール１８の開口パターンは、従来技術で形成されるコンタクトホールの２つ分以上の開口幅を有することから、開口ピッチを緩めることができ、露光解像マージンが拡大されて製造歩留まりが向上する。つまり、解像度の緩やかな露光技術を用いることができ、製造コストを低く抑えることができるという利点も有する。
〔図２１工程〕
図２１の工程では、図２０の工程で形成したドレインコンタクトプラグ２２に接続されるキャパシタ等の上部構造を形成する。図２１の工程ではまず、シリコン酸化膜を１．５μｍ形成する。このシリコン酸化膜をキャパシタ層間膜２７と呼ぶ。キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。
図２１の工程では、図２０の工程で形成したドレインコンタクトプラグ２２に接続されるキャパシタ等の上部構造を形成する。図２１の工程ではまず、シリコン酸化膜を１．５μｍ形成する。このシリコン酸化膜をキャパシタ層間膜２７と呼ぶ。キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。
キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極２８を形成する。キャパシタ下部電極２８上にキャパシタ絶縁膜２９を形成する。キャパシタ絶縁膜２９上にキャパシタ上部電極膜を形成する。キャパシタ上部電極膜をパターニングしてキャパシタ上部電極３０を形成する。キャパシタ上部電極３０上に上部層間膜３１を形成する。半導体基板１上に形成された素子と接続するコンタクトプラグを形成する（図示せず）。コンタクトプラグに接続し、上部配線バリア層３２Ｂと上部配線主配線層３２Ｍから構成される上部配線３２を形成する。この後、必要に応じて、層間膜、コンタクトプラグ、配線、保護膜が形成されて半導体装置が完成する。
図２１（Ｅ）は、図２１（Ｄ）のα方向のＡ１−Ａ１'線に沿って切った、セル単位ＣＵ１の部分の断面図である。中央にソース拡散層３Ｓ１が形成され、ソース拡散層３Ｓ１の上にビット線１２が接続され、ソース拡散層３Ｓ１の左側にＴｒ部ゲートトレンチ６Ｔ１Ｌ、ドレイン拡散層３Ｄ１−Ｌが形成され、ソース拡散層３Ｓ１の右側にＴｒ部ゲートトレンチ６Ｔ１Ｒ、ドレイン拡散層３Ｄ１−Ｒが形成される。各ドレイン拡散層の上には、ドレインコンタクトプラグ２２、キャパシタコンタクトプラグ２６、キャパシタ下部電極２８が形成される。Ｔｒ部ゲートトレンチ６Ｔ内に形成された埋め込みゲート電極８をワード線、キャパシタ、ビット線から成るＤＲＡＭのメモリセルが構成される。なお、ドレインコンタクトプラグ２２に接続されるようにキャパシタコンタクトプラグを形成し、このキャパシタコンタクトプラグ上にキャパシタを形成しても良い。
〔実施例２〕
実施例１では、図２０の工程で、ポリシリコン埋設体２０Ｂを分離して、ドレインコンタクトプラグ２２を形成した後、ドレインコンタクトプラグ２２に接続されるようにキャパシタを形成した。しかし、本実施例では、ポリシリコン埋設体２０Ｂを分離してドレインコンタクトプラグ２２を形成する。この後、更にドレインコンタクトプラグ２２をエッチバックしてドレインコンタクトプラグ２２ａとし、ドレインコンタクトプラグ２２ａ上に更に金属膜２２ｂを形成する点が異なる。以下では、図２２〜２６を参照して、実施例１と異なる工程を中心に本実施例の半導体装置の製造方法を説明する。図２２〜図２５における分図（Ｃ）はそれぞれの工程における上面図を表す。図２２〜図２５において、分図（Ａ）、（Ｂ１）および（Ｂ２）はそれぞれ、分図（Ｃ）におけるＹ１−Ｙ１'方向、Ｘ１−Ｘ１'方向、およびＸ２−Ｘ２'方向の断面図を表す。図２２（Ｄ）は、図２２（Ａ）のＺ３−Ｚ３'で切った半導体基板に平行な断面図を示す。図２６は、図２２〜２５の分図（Ｃ）におけるＹ１−Ｙ１'方向に対応する断面図を表す。
実施例１では、図２０の工程で、ポリシリコン埋設体２０Ｂを分離して、ドレインコンタクトプラグ２２を形成した後、ドレインコンタクトプラグ２２に接続されるようにキャパシタを形成した。しかし、本実施例では、ポリシリコン埋設体２０Ｂを分離してドレインコンタクトプラグ２２を形成する。この後、更にドレインコンタクトプラグ２２をエッチバックしてドレインコンタクトプラグ２２ａとし、ドレインコンタクトプラグ２２ａ上に更に金属膜２２ｂを形成する点が異なる。以下では、図２２〜２６を参照して、実施例１と異なる工程を中心に本実施例の半導体装置の製造方法を説明する。図２２〜図２５における分図（Ｃ）はそれぞれの工程における上面図を表す。図２２〜図２５において、分図（Ａ）、（Ｂ１）および（Ｂ２）はそれぞれ、分図（Ｃ）におけるＹ１−Ｙ１'方向、Ｘ１−Ｘ１'方向、およびＸ２−Ｘ２'方向の断面図を表す。図２２（Ｄ）は、図２２（Ａ）のＺ３−Ｚ３'で切った半導体基板に平行な断面図を示す。図２６は、図２２〜２５の分図（Ｃ）におけるＹ１−Ｙ１'方向に対応する断面図を表す。
まず、実施例１の図１〜１５の工程を実施する。
次に、ポリシリコン膜（第１の導電材料からなる下地層）３５中の不純物濃度を７．７×１０20（ａｔｏｍｓ／ｃｍ3）とし、パッドポリシリコン膜（第２の導電材料からなる埋め込み層）２０中に不純物濃度が４．４×１０20（ａｔｏｍｓ／ｃｍ3）のＰ（リン）またはＡｓ（砒素）を導入した以外は、実施例１と同様にして、ポリシリコン膜２０および３５を形成した。これにより、ポリシリコン膜３５およびパッドポリシリコン膜２０からなるポリシリコン埋設体２０Ｂを形成した。この際、パッドポリシリコン膜２０中の不純物濃度が低濃度であるため、そのカバレッジ（段差被覆性）が向上してボイドを発生することなくビット線１２間をパッドポリシリコン膜２０で埋設することができる。なお、パッドポリシリコン膜２０中の不純物濃度は、ポリシリコン膜３５中の不純物濃度よりも低い限り、その成膜カバレッジを向上できる。このため、パッドポリシリコン膜２０中の不純物濃度は、４．４×１０20（ａｔｏｍｓ／ｃｍ3）に限定されず、７．７×１０20（ａｔｏｍｓ／ｃｍ3）未満の任意の不純物濃度とすることができる。また、パッドポリシリコン膜２０中の不純物濃度を０とし、実質的に不純物を含有しないようにしても良い。このようにパッドポリシリコン膜２０が不純物を含有しない場合であっても、実施例１と同様に、後の製造工程における熱処理時にポリシリコン膜３５中の不純物がパッドポリシリコン膜２０まで拡散する。このため、後の工程で形成するドレインコンタクトパッド２２を低抵抗とすることができる。
この後、実施例１の図１７〜２０の工程を実施する。
〔図２２工程〕
次に、半導体基板１上の全面に、ポリシリコン溝２０Ｔを埋設すると共に、ドレインコンタクトプラグ２２およびビット線１２を覆うように、シリコン窒化膜３７を形成する。この際、前述したようにパッドポリシリコン膜２０内にはボイドが発生していないため、ボイド内にシリコン窒化膜３７が形成されることもない。
次に、半導体基板１上の全面に、ポリシリコン溝２０Ｔを埋設すると共に、ドレインコンタクトプラグ２２およびビット線１２を覆うように、シリコン窒化膜３７を形成する。この際、前述したようにパッドポリシリコン膜２０内にはボイドが発生していないため、ボイド内にシリコン窒化膜３７が形成されることもない。
〔図２３工程〕
次に、エッチバックにより第１のサイドウォール２１ＳＷを除去し、第１層間膜フィン１６Ｆ、ドレインコンタクトプラグ２２、シリコン窒化膜３７およびビット線ハードマスク１３を部分的に除去して、その上面を後退させる。この際、パッドポリシリコン膜２０内にはボイドが発生していないため、図３２のように、残留したシリコン窒化膜３７ａが突出するように露出することもない。
次に、エッチバックにより第１のサイドウォール２１ＳＷを除去し、第１層間膜フィン１６Ｆ、ドレインコンタクトプラグ２２、シリコン窒化膜３７およびビット線ハードマスク１３を部分的に除去して、その上面を後退させる。この際、パッドポリシリコン膜２０内にはボイドが発生していないため、図３２のように、残留したシリコン窒化膜３７ａが突出するように露出することもない。
〔図２４工程〕
次に、選択的エッチバックにより、ドレインコンタクトプラグ２２の上面を後退させて、ドレインコンタクトプラグ２２ａとする。この際、図２４（Ａ）および（Ｃ）に示すように、シリコン窒化膜３７はドレインコンタクトプラグ２２ａ間に残留して、隣り合うドレインコンタクトプラグ２２ａが短絡することを防ぐ。
次に、選択的エッチバックにより、ドレインコンタクトプラグ２２の上面を後退させて、ドレインコンタクトプラグ２２ａとする。この際、図２４（Ａ）および（Ｃ）に示すように、シリコン窒化膜３７はドレインコンタクトプラグ２２ａ間に残留して、隣り合うドレインコンタクトプラグ２２ａが短絡することを防ぐ。
〔図２５工程〕
次に、半導体基板１上の全面に、スパッタ法によりタングステン膜２２ｂを形成した後、ＣＭＰ又はエッチバックにより、第１層間膜フィン１６Ｆ、シリコン窒化膜３７およびビット線ハードマスク１３の上面の高さまでタングステン膜２２ｂをエッチバックする。これにより、ドレインコンタクトプラグ２２ａおよびタングステン膜２２ｂからなるドレインコンタクトプラグ２２を形成する。前述したように、この本実施例では、図３２のように残留したシリコン窒化膜３７ａが突出するように露出することがないため、ドレインコンタクトプラグ２２ａ上へのタングステン膜２２ｂの形成が阻害されることがない。また、シリコン窒化膜３７ａが塵となって、後の工程で半導体装置の装置特性に悪影響を及ぼすこともない。なお、この後、必要に応じて、熱処理によりタングステン膜２２ｂの全部または一部をシリサイド化させてタングステンシリサイドとしても良い。
次に、半導体基板１上の全面に、スパッタ法によりタングステン膜２２ｂを形成した後、ＣＭＰ又はエッチバックにより、第１層間膜フィン１６Ｆ、シリコン窒化膜３７およびビット線ハードマスク１３の上面の高さまでタングステン膜２２ｂをエッチバックする。これにより、ドレインコンタクトプラグ２２ａおよびタングステン膜２２ｂからなるドレインコンタクトプラグ２２を形成する。前述したように、この本実施例では、図３２のように残留したシリコン窒化膜３７ａが突出するように露出することがないため、ドレインコンタクトプラグ２２ａ上へのタングステン膜２２ｂの形成が阻害されることがない。また、シリコン窒化膜３７ａが塵となって、後の工程で半導体装置の装置特性に悪影響を及ぼすこともない。なお、この後、必要に応じて、熱処理によりタングステン膜２２ｂの全部または一部をシリサイド化させてタングステンシリサイドとしても良い。
〔図２６工程〕
次に、半導体基板１上の全面に、シリコン酸化膜からなるキャパシタ層間膜２７を形成する。キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極２８を形成する。キャパシタ下部電極２８上にキャパシタ絶縁膜２９を形成する。キャパシタ絶縁膜２９上にキャパシタ上部電極膜を形成する。キャパシタ上部電極膜をパターニングしてキャパシタ上部電極３０を形成する。キャパシタ上部電極３０上に上部層間膜３１を形成する。半導体基板１上に形成された素子と接続するコンタクトプラグを形成する（図示せず）。コンタクトプラグに接続し、上部配線バリア層３２Ｂと上部配線主配線層３２Ｍから構成される上部配線３２を形成する。この後、必要に応じて、層間膜、コンタクトプラグ、配線、保護膜が形成されて半導体装置が完成する。
次に、半導体基板１上の全面に、シリコン酸化膜からなるキャパシタ層間膜２７を形成する。キャパシタ層間膜２７を貫き、ドレインコンタクトプラグ２２上面を開口するキャパシタ電極ホールを形成する。キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極２８を形成する。キャパシタ下部電極２８上にキャパシタ絶縁膜２９を形成する。キャパシタ絶縁膜２９上にキャパシタ上部電極膜を形成する。キャパシタ上部電極膜をパターニングしてキャパシタ上部電極３０を形成する。キャパシタ上部電極３０上に上部層間膜３１を形成する。半導体基板１上に形成された素子と接続するコンタクトプラグを形成する（図示せず）。コンタクトプラグに接続し、上部配線バリア層３２Ｂと上部配線主配線層３２Ｍから構成される上部配線３２を形成する。この後、必要に応じて、層間膜、コンタクトプラグ、配線、保護膜が形成されて半導体装置が完成する。
１ 半導体基板
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層
３Ｄ ドレイン拡散層
４ マスク絶縁膜
５ 第１レジストマスク
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 埋め込み窒化膜
１０ 第２レジストマスク
１１ ビット線コンタクト開口部
１２ ビット線
１２ａ ビット線ポリシリコン膜
１２ｂ ビット線窒化タングステン膜
１２ｃ ビット線タングステン膜
１３ ビット線ハードマスク
１３ａ ハードマスクの上端
１４ 第３レジストマスク
１５ 第２のサイドウォール
１５ａ、１９ａ サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第４レジストマスク
１８ ドレインコンタクトホール
１９ 第３のサイドウォール
２０ パッドポリシリコン膜
２０Ｂ ポリシリコン埋設体
２０Ｔ ポリシリコン溝
２１ 第１のサイドウォール膜
２１Ａ 第１のサイドウォール開口部
２１Ｃ 凹部
２１ＳＷ 第１のサイドウォール
２２、２２ａ ドレインコンタクトプラグ
２２ｂ タングステン膜
２６ キャパシタコンタクト
２７ キャパシタ層間膜
２８ キャパシタ下部電極
２９ キャパシタ絶縁膜
３０ キャパシタ上部電極
３１ 上部層間膜
３２ 上部配線
３２Ｂ 上部配線バリア層
３２Ｍ 上部配線主配線層
３３ ボイド
３５ 不純物を含有するポリシリコン膜
３７ シリコン窒化膜
３７ａ 突出したシリコン窒化膜
４０ ポリシリコン膜
５０ａ、５０ｂ 素子分離領域
５１、５２、５３、５４ 絶縁層
５１ａ、５１ｃ、５４ａ、５４ｃ 容量拡散層領域
５１ｂ、５４ｂ ビット線拡散層領域
５１ｄ、５４ｄ 容量コンタクトプラグ
５５、５６、５７、５８ 埋め込みワード線
５９、６０ ビット線
５９ａ ビット線の上端
１００ 絶縁層
１００ａ、１００ｂ 突起構造物
１０１ 第１の溝
１０１Ｔ テーパー部
１０１ａ 凹部
１０２ 埋め込み層
１０３ サイドウォール
１０４ エッチング残渣
１０５ ボーイング形状
１０６ 下地層
１０７ａ、１０７ｂ コンタクトプラグ
１０８ 第１の面
１０９ 埋め込み層の側面
１１０ 埋め込み層の底面
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層
３Ｄ ドレイン拡散層
４ マスク絶縁膜
５ 第１レジストマスク
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 埋め込み窒化膜
１０ 第２レジストマスク
１１ ビット線コンタクト開口部
１２ ビット線
１２ａ ビット線ポリシリコン膜
１２ｂ ビット線窒化タングステン膜
１２ｃ ビット線タングステン膜
１３ ビット線ハードマスク
１３ａ ハードマスクの上端
１４ 第３レジストマスク
１５ 第２のサイドウォール
１５ａ、１９ａ サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第４レジストマスク
１８ ドレインコンタクトホール
１９ 第３のサイドウォール
２０ パッドポリシリコン膜
２０Ｂ ポリシリコン埋設体
２０Ｔ ポリシリコン溝
２１ 第１のサイドウォール膜
２１Ａ 第１のサイドウォール開口部
２１Ｃ 凹部
２１ＳＷ 第１のサイドウォール
２２、２２ａ ドレインコンタクトプラグ
２２ｂ タングステン膜
２６ キャパシタコンタクト
２７ キャパシタ層間膜
２８ キャパシタ下部電極
２９ キャパシタ絶縁膜
３０ キャパシタ上部電極
３１ 上部層間膜
３２ 上部配線
３２Ｂ 上部配線バリア層
３２Ｍ 上部配線主配線層
３３ ボイド
３５ 不純物を含有するポリシリコン膜
３７ シリコン窒化膜
３７ａ 突出したシリコン窒化膜
４０ ポリシリコン膜
５０ａ、５０ｂ 素子分離領域
５１、５２、５３、５４ 絶縁層
５１ａ、５１ｃ、５４ａ、５４ｃ 容量拡散層領域
５１ｂ、５４ｂ ビット線拡散層領域
５１ｄ、５４ｄ 容量コンタクトプラグ
５５、５６、５７、５８ 埋め込みワード線
５９、６０ ビット線
５９ａ ビット線の上端
１００ 絶縁層
１００ａ、１００ｂ 突起構造物
１０１ 第１の溝
１０１Ｔ テーパー部
１０１ａ 凹部
１０２ 埋め込み層
１０３ サイドウォール
１０４ エッチング残渣
１０５ ボーイング形状
１０６ 下地層
１０７ａ、１０７ｂ コンタクトプラグ
１０８ 第１の面
１０９ 埋め込み層の側面
１１０ 埋め込み層の底面
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ
Claims (15)
- 半導体基板上の絶縁膜に、第１の方向に延在し、底部の幅より上部の幅が広い第１の溝を形成する工程と、
前記第１の溝の内壁上に、下地層を形成する工程と、
前記第１の溝を埋め込むように、前記下地層よりもエッチング速度の遅い埋め込み層を形成する工程と、
前記下地層と前記埋め込み層をエッチバックして、前記下地層と前記埋め込み層の上面が前記第１の溝の上端より低くなる位置まで後退させる工程と、
前記下地層及び前記埋め込み層上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記下地層及び前記埋め込み層をエッチングして第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法。 - 第１の方向に延在するワード線をゲート電極として有し、第１の方向と交差する第３の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する２つのトランジスタをセル単位として複数、並設する工程と、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第１及び第３の方向と交差する第２の方向に延在する凸状構造として形成する工程と、
全面に第１の絶縁膜を堆積した後、前記第１の絶縁膜内に、前記第１の方向に延在し底部の幅より上部の幅が広い第１の溝を形成し、前記凸状構造を露出すると共に、前記第３の方向に隣接する２つのセル単位の隣接する拡散層表面を露出する第１の開口部を形成する工程と、
前記第１の溝の内壁上に、第１の導電材料からなる下地層を形成する工程と、
前記第１の溝内を埋め込むように、第１の導電材料よりもエッチング速度の遅い第２の導電材料からなる埋め込み層を形成する工程と、
少なくとも前記第１の溝壁面を構成する前記第１の絶縁膜が露出するまで、前記下地層及び埋め込み層をエッチバックする工程と、
前記下地層及び埋め込み層上に、第２の絶縁膜を堆積し、エッチバックすることにより前記第１の溝内に露出させた前記第１の絶縁膜側面に第１のサイドウォールを形成すると共に前記下地層及び埋め込み層の一部を露出させる工程と、
前記第１のサイドウォールをマスクとして前記下地層及び埋め込み層をエッチングすることで、前記下地層及び埋め込み層を前記第１の方向に垂直な方向となる第２の方向に分離する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記セル単位を構成する２つのトランジスタは、
半導体基板に前記第３の方向に延在する複数の分離溝を形成する工程と、
前記分離溝に絶縁材料を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域に挟まれた半導体基板表面に不純物を注入し拡散層を形成する工程と、
半導体基板上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を貫通し、前記半導体基板に、前記第１の方向に延在し、前記分離溝より浅く且つ前記拡散層より深い複数の第２の溝を形成する工程と、
前記第２の溝に露出する半導体基板表面に絶縁膜を形成した後、第３の導電材料を前記第２の溝の上端から後退させて埋め込んでワード線を形成し、前記第２の溝で分離された拡散層の一つを共有する２つのトランジスタからなるセル単位を前記第３の方向に複数、並設する工程と、及び
前記ワード線上の第２の溝内を第４の絶縁膜で埋め込む工程と、
により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第２の方向に延在する凸状構造は、
前記セル単位の共有する拡散層表面を露出する第３の溝を形成する工程と、
全面に第４の導電材料及び第５の絶縁膜の積層物を形成し、前記積層物を前記第２の方向に延在するようにパターニングして、前記第３の溝内で拡散層と接続されるビット線を形成する工程と、
前記ビット線の側面に第６の絶縁膜からなる第２のサイドウォールを形成する工程と、
により形成されることを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記下地層及び埋め込み層のエッチバックは、前記ビット線上の第５の絶縁膜表面が露出する高さまで行うことを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記素子分離領域の幅と素子分離領域に挟まされた半導体基板表面の幅が、略等しい幅に形成されることを特徴とする請求項３〜５の何れか１項に記載の半導体装置の製造方法。
- 前記第２の方向に分離された前記下地層及び埋め込み層は、前記第１の開口部内において隣接する２つの拡散層にそれぞれ接続される第１のコンタクトプラグとなることを特徴とする請求項２〜６の何れか１項に記載の半導体装置の製造方法。
- 前記第１のコンタクトプラグにそれぞれ電気的に接続されるキャパシタを形成する工程を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記キャパシタは、前記第１のコンタクトプラグに直接、接続されることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記キャパシタは、前記第１のコンタクトプラグに接続されるキャパシタコンタクトプラグ上に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記第１のコンタクトプラグにおける下面の分離幅が、最小加工寸法Ｆ値以下の幅であることを特徴とする請求項７〜１０の何れか１項に記載の半導体装置の製造方法。
- 前記下地層を形成する工程において、
不純物を含有するポリシリコンからなる前記下地層を形成することを特徴とする請求項１〜１１の何れか１項に記載の半導体装置の製造方法。 - 前記下地層を形成する工程において、
１×１０20〜１×１０21（ａｔｏｍｓ／ｃｍ3）の濃度の不純物を含有するポリシリコン膜からなる前記下地層を形成することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置の製造方法。 - 前記埋め込み層を形成する工程において、
前記下地層に形成したポリシリコンよりも不純物濃度が小さいポリシリコン層を有する前記埋め込み層を形成することを特徴とする請求項１〜１３の何れか１項に記載の半導体装置の製造方法。 - 前記下地層を形成する工程において、
ポリシリコンに含まれる不純物は、Ｐ（リン）、またはＡｓ（砒素）であることを特徴とする請求項１〜１４の何れかの１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012207962A JP2013201414A (ja) | 2012-02-23 | 2012-09-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012037312 | 2012-02-23 | ||
| JP2012037312 | 2012-02-23 | ||
| JP2012207962A JP2013201414A (ja) | 2012-02-23 | 2012-09-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013201414A true JP2013201414A (ja) | 2013-10-03 |
Family
ID=49521360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012207962A Pending JP2013201414A (ja) | 2012-02-23 | 2012-09-21 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2013201414A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014185360A1 (ja) * | 2013-05-13 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
| KR20170044822A (ko) * | 2015-10-16 | 2017-04-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113314563A (zh) * | 2020-02-26 | 2021-08-27 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
| CN113517218A (zh) * | 2020-04-09 | 2021-10-19 | 中国科学院微电子研究所 | 半导体位线接触件的制造方法、位线的制造方法及存储器 |
-
2012
- 2012-09-21 JP JP2012207962A patent/JP2013201414A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014185360A1 (ja) * | 2013-05-13 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
| US9496267B2 (en) | 2013-05-13 | 2016-11-15 | Longitude Semiconductor S.A.R.L. | Method for manufacturing semiconductor device |
| KR20170044822A (ko) * | 2015-10-16 | 2017-04-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102326090B1 (ko) | 2015-10-16 | 2021-11-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113314563A (zh) * | 2020-02-26 | 2021-08-27 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
| CN113314563B (zh) * | 2020-02-26 | 2024-02-09 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
| CN113517218A (zh) * | 2020-04-09 | 2021-10-19 | 中国科学院微电子研究所 | 半导体位线接触件的制造方法、位线的制造方法及存储器 |
| CN113517218B (zh) * | 2020-04-09 | 2023-12-08 | 中国科学院微电子研究所 | 半导体位线接触件的制造方法、位线的制造方法及存储器 |
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