TWI803181B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI803181B
TWI803181B TW111104692A TW111104692A TWI803181B TW I803181 B TWI803181 B TW I803181B TW 111104692 A TW111104692 A TW 111104692A TW 111104692 A TW111104692 A TW 111104692A TW I803181 B TWI803181 B TW I803181B
Authority
TW
Taiwan
Prior art keywords
pad
word line
sidewall
pattern
storage node
Prior art date
Application number
TW111104692A
Other languages
English (en)
Other versions
TW202301636A (zh
Inventor
金恩靚
金鉉用
李相昊
安容奭
崔宰福
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202301636A publication Critical patent/TW202301636A/zh
Application granted granted Critical
Publication of TWI803181B publication Critical patent/TWI803181B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，其中第一主動區段的中心相鄰於第二主動區段的端部；位元線，跨越第一主動區段的中心；位元線接觸件，位於位元線與第一主動區段之間；以及第一儲存節點接墊，位於第二主動區段的所述端部上。第一儲存節點接墊包括第一接墊側壁及第二接墊側壁。第一接墊側壁相鄰於位元線接觸件。第二接墊側壁與第一接墊側壁相對。當在平面中觀察時，第二接墊側壁在遠離位元線接觸件的方向上是凸的。

Description

半導體記憶體裝置 [相關申請案的交叉參考]
本申請案主張於2021年6月22日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0080853號的優先權，所述韓國專利申請案的揭露內容特此全文併入供參考。
本發明概念是有關於一種半導體記憶體裝置。
半導體裝置由於其小尺寸、多功能性及/或低製造成本而在電子工業中是有益的。然而，半導體裝置正在與電子工業的顯著發展高度整合。為達成其高度整合，半導體裝置圖案的線寬(line width)正在減小。然而，達成圖案精細度需要新的曝光技術及/或昂貴的曝光技術，進而使得可能難以高度整合半導體裝置。因此，近來對新的整合技術進行了各種研究。
本發明概念的一些實施例提供一種具有增加的可靠性的半導體記憶體裝置。
根據本發明概念的一些實施例，一種半導體記憶體裝置 可包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及第一儲存節點接墊，位於所述第二主動區段的所述端部上。所述第一儲存節點接墊可包括第一接墊側壁及第二接墊側壁。所述第一接墊側壁可相鄰於所述位元線接觸件。所述第二接墊側壁可與所述第一接墊側壁相對。當在平面中觀察時，所述第二接墊側壁可在遠離所述位元線接觸件的方向上是凸的。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過(run across)所述第一主動區段與所述第二主動區段二者；第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區段；字元線頂蓋圖案，位於所述第一字元線及所述第二字元線中的每一者上；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及儲存節點接墊，位於所述第二主動區段的所述端部上。當在平面中觀察時，所述儲存節點接墊可位於所述第一字元線與所述第二字元線之間。所述第一字元線與所述儲存節點接墊 之間的第一間隔可不同於所述第二字元線與所述儲存節點接墊之間的第二間隔。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過所述第一主動區段與所述第二主動區段二者；第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區段；第一閘極介電層，位於所述第一字元線與所述基底之間；第二閘極介電層，位於所述第二字元線與所述基底之間；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及儲存節點接墊，位於所述第二主動區段的所述端部上。當在平面中觀察時，所述儲存節點接墊可位於所述第一字元線與所述第二字元線之間。所述儲存節點接墊的寬度的中心可不在平行於所述第一方向且穿過所述第一閘極介電層與所述第二閘極介電層之間的間隔的中心的假想線上。所述儲存節點接墊的所述寬度可在與所述第一方向正交的第二方向上量測。
3b:第二雜質區
3d:第一雜質區
20:導電層
20d:第一導電圖案
20pb:第二導電圖案
22:第一罩幕圖案
24:第二罩幕圖案
26:第一犧牲層
26a:殘留犧牲圖案
28:第二犧牲圖案
30:接觸頂蓋圖案
30r:接觸介電圖案
30r_B、38_B:底表面
30r(1):第一介電部
30r(2):第二介電部
32:第三罩幕圖案
32L:第三罩幕層
34、36:空間
38:接墊分離圖案
38(S):分離部
42:犧牲隱埋圖案
44:節點分離圖案
44H:節點分離孔
301:基底
301_S、DC_S:側壁
301_S(1):第一基底側壁
301_S(2):第二基底側壁
301_S(3):第三基底側壁/側壁
301_S(4):第四基底側壁/側壁
301_S(5):第五基底側壁
301_S(6):第六基底側壁
301_S(B1):第一基底後側壁
301_S(B2):第二基底後側壁/後側壁
301_S(F1):第一基底前側壁
301_S(F2):第二基底前側壁/前側壁
301_S(L1):第一基底左側壁
301_S(L2):第二基底左側壁/左側壁
301_S(R1):第一基底右側壁
301_S(R2):第二基底右側壁/右側壁
301_U、302_U、307_U、311_U、337_U、DC_U、WL_U、XP_U:頂表面
302:裝置隔離圖案
307:閘極介電層
307(1):第一閘極介電層
307(2):第二閘極介電層
307_S:外側壁
309:接觸歐姆層
310:字元線頂蓋圖案
311:接觸擴散障壁圖案
313:接觸金屬圖案
321:間隔件襯墊
323:第一間隔件
325:第二間隔件
331:位元線擴散障壁圖案
332:位元線配線圖案
337:位元線頂蓋圖案
341:隱埋介電圖案
A-A’、B-B’:線
ACT:主動區段
ACT(1):第一主動區段
ACT(2):第二主動區段
ACT(3):第三主動區段
BC:儲存節點接觸件
BC_E、DC_B、XP_B:底端
BCH:儲存節點接觸孔
BL:位元線
BL(1):第一位元線
BL(2):第二位元線
DC:位元線接觸件
DS1:間隔/第一間隔
DS1_C、W3_C:中心
DS2:第二間隔
DS3:第三間隔
DSP:資料儲存圖案
GR1:凹槽
H1:第一高度
H2:第二高度
H3:第三高度
H4:第四高度
HL1:第一孔
HL2:第二孔
LP:搭接接墊
LPS:搭接接墊分離圖案
P1、P2、P3:截面
PR1:第一光阻圖案/第四罩幕圖案
PR2:第二光阻圖案/第四罩幕圖案
R1:凹陷區
RW1:行
SL1:假想線
SP:位元線間隔件
TH1:第一厚度
TH2:第二厚度
W1:第一寬度
W2:第二寬度
W3:第三寬度
WD3、WD4:直徑
WL:字元線
WL(1):第一字元線
WL(2):第二字元線
X1:第一方向
X2:第二方向
X3:第三方向
X4:第四方向
XP:儲存節點接墊
XP_S(1):第一接墊側壁
XP_S(2):第二接墊側壁
XP_S(3):第三接墊側壁
XP_S(4):第四接墊側壁
XP(1):第一儲存節點接墊
XP(2):第二儲存節點接墊
圖1A示出顯示根據本發明概念一些示例性實施例的半導體 記憶體裝置的平面圖。
圖1B示出沿圖1A所示的線A-A’及B-B’截取的剖視圖。
圖2A至圖2C示出顯示圖1A所示截面P1的放大圖。
圖3A示出顯示圖1B所示截面P2的放大圖。
圖3B示出顯示圖1B所示截面P3的放大圖。
圖4A至圖17A示出顯示製造圖1A所示半導體記憶體裝置的示例性方法的平面圖。
圖4B、圖4C、圖5B至圖13B、圖13C及圖14B至圖17B示出顯示製造圖1B所示半導體記憶體裝置的示例性方法的剖視圖。
圖18示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。
圖19示出顯示圖18所示截面P1的放大圖。
圖20示出顯示製造具有圖18所示平面圖的半導體記憶體裝置的示例性方法的平面圖。
圖21A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。
圖21B示出顯示圖21A所示截面P1的放大圖。
圖22示出顯示製造具有圖21A所示平面圖的半導體記憶體裝置的示例性方法的平面圖。
圖23A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。
圖23B示出顯示圖23A所示截面P1的放大圖。
圖24示出顯示製造具有圖23A所示平面圖的半導體記憶體裝置的示例性方法的平面圖。
圖25A示出顯示形成圖24所示第三罩幕圖案的示例性方法的平面圖。
圖25B示出沿圖25A所示的線A-A’及B-B’截取的剖視圖。
圖26A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。
圖26B示出顯示圖26A所示截面P1的放大圖。
圖27示出顯示製造具有圖26A所示平面圖的半導體記憶體裝置的示例性方法的平面圖。
現將參照附圖詳細闡述本發明概念的一些實施例，以幫助清楚地闡釋本發明概念。在通篇中，相同的編號指代相同的元件。
圖1A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。圖1B示出沿圖1A所示的線A-A’及B-B’截取的剖視圖。圖2A至圖2C示出顯示圖1A所示截面P1的放大圖。圖3A示出顯示圖1B所示截面P2的放大圖。圖3B示出顯示圖1B所示截面P3的放大圖。
參照圖1A及圖1B，裝置隔離圖案302可設置於基底301上，從而界定主動區段ACT。各主動區段ACT可具有隔離形狀 (isolated shape)。當在平面中觀察時，各主動區段ACT可具有在第一方向X1上伸長的條形狀(bar shape)。當在平面中觀察時，主動區段ACT可對應於基底301的由裝置隔離圖案302環繞的部分。基底301可包含半導體材料。主動區段ACT可在第一方向X1上彼此平行佈置，進而使得主動區段ACT中的一者可具有在第二方向X2上與主動區段ACT中鄰近的一者的中心部分相鄰的端部。各裝置隔離圖案302可具有由選自例如氧化矽、氮氧化矽及氮化矽的至少一者形成的單層結構或多層結構。
第一方向X1、第二方向X2及第三方向X3可平行於基底301的頂表面。第一方向X1與第二方向X2可彼此垂直，且第三方向X3可與第一方向X1及第二方向X2成一角度。第四方向X4可垂直於基底301的頂表面。
裝置隔離圖案302可具有其較主動區段ACT的(或基底301的)頂表面301_U低的頂表面302_U。因此，裝置隔離圖案302可暴露出主動區段ACT的(或基底301的)側壁301_S的部分。在此種情形中，主動區段ACT可具有其突出超過裝置隔離圖案302的上部部分。
字元線WL可跨過主動區段ACT。字元線WL可設置於形成於裝置隔離圖案302及主動區段ACT中的凹槽GR1中。字元線WL可平行於與第一方向X1相交的第二方向X2。舉例而言，字元線WL可在第二方向X2上縱向延伸。字元線WL可由導電材料形成。各字元線WL與每一凹槽GR1的內表面之間可設置有閘 極介電層307。儘管未示出，然而凹槽GR1可具有其被定位成在裝置隔離圖案302中相對較深且在主動區段ACT中相對較淺的底表面。各字元線WL可具有彎曲的底表面。閘極介電層307可具有與字元線WL的彎曲的底表面對應的彎曲上表面。閘極介電層307可包含選自熱氧化物、氮化矽、氮氧化矽及高介電常數(high-k)介電質的至少一者。舉例而言，閘極介電層307可包含熱氧化物。閘極介電層307可具有較主動區段ACT的(或基底301的)頂表面301_U低的頂表面307_U。舉例而言，閘極介電層307的頂表面307_U可位於與裝置隔離圖案302的頂表面302_U的水平高度相同的水平高度處。
在主動區段ACT中在一對字元線WL之間可設置有第一雜質區3d，且各主動區段ACT的相對的邊緣部分中可相應地設置有一對第二雜質區3b。第一雜質區3d及第二雜質區3b可摻雜有例如N型雜質。第一雜質區3d可對應於共用汲極區，且第二雜質區3b可對應於源極區。電晶體可由各字元線WL及其相鄰的第一雜質區3d及第二雜質區3b構成。由於字元線WL設置於凹槽GR1中，因此各字元線WL可在其下方具有通道區，所述通道區的長度在有限平面區域內增加。據以，可最小化短通道效應(short-channel effect)。
字元線WL可具有其較主動區段ACT的(或基底301的)頂表面301_U低的頂表面WL_U。字元線頂蓋圖案310可設置於各字元線WL上。字元線頂蓋圖案310可具有其沿字元線WL 的縱向方向延伸的線性形狀，且可覆蓋字元線WL的整個頂表面WL_U。舉例而言，字元線頂蓋圖案310可接觸字元線WL的頂表面WL_U。凹槽GR1可具有未被字元線WL佔用的內部空間，且字元線頂蓋圖案310可填充凹槽GR1的未被佔用的內部空間。字元線頂蓋圖案310可由例如氮化矽層形成。字元線頂蓋圖案310可具有較閘極介電層307的頂表面307_U高及/或較裝置隔離圖案302的頂表面302_U高的頂表面。
位元線BL可設置於基底301上。位元線BL可跨越字元線頂蓋圖案310及字元線WL。如圖1A中所揭露，位元線BL可平行於與第一方向X1及第二方向X2相交的第三方向X3。舉例而言，位元線BL可在第三方向X3上縱向延伸。位元線BL可包含依序地堆疊的位元線擴散障壁圖案331及位元線配線圖案332。舉例而言，位元線配線圖案332可堆疊於位元線擴散障壁圖案331上，從而接觸位元線擴散障壁圖案331。位元線擴散障壁圖案331可包含選自鈦、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鉭、氮化鉭及氮化鎢的至少一者。位元線配線圖案332可包含例如鎢、鋁或銅等金屬。儘管未示出，然而位元線BL可更包括位於位元線擴散障壁圖案331下方的摻雜雜質的多晶矽圖案。各位元線BL上可設置有位元線頂蓋圖案337。位元線頂蓋圖案337可由例如氮化矽層等介電材料形成。
位元線BL與具有第一雜質區3d的主動區段ACT之間可設置有位元線接觸件DC。位元線接觸件DC可包含例如摻雜雜 質的多晶矽。當在如圖2A至圖2C中所示的平面中觀察時，位元線接觸件DC可具有圓形形狀或卵圓形形狀。位元線接觸件DC可具有較位元線BL與第一雜質區3d彼此交疊的位置的平面面積大的平面面積。位元線接觸件DC的平面面積可大於第一雜質區3d的平面面積。
如圖2A中所示，摻雜有第一雜質區3d的主動區段ACT可具有四個基底側壁301_S，例如，第一基底左側壁301_S(L1)、第一基底後側壁301_S(B1)、第一基底右側壁301_S(R1)及第一基底前側壁301_S(F1)，所述四個基底側壁301_S在順時針方向上佈置，且所述四個基底側壁301_S的上部部分可被暴露出而不被裝置隔離圖案302或閘極介電層307覆蓋。位元線接觸件DC可覆蓋被暴露出的第一基底左側壁301_S(L1)、第一基底後側壁301_S(B1)、第一基底右側壁301_S(R1)及第一基底前側壁301_S(F1)。舉例而言，位元線接觸件DC可接觸被暴露出的第一基底左側壁301_S(L1)、第一基底後側壁301_S(B1)、第一基底右側壁301_S(R1)及第一基底前側壁301_S(F1)。
參照圖1B及圖3A，位元線接觸件DC可在其頂表面DC_U處具有第一寬度W1。位元線接觸件DC的下部部分可具有大於第一寬度W1的第二寬度W2。位元線接觸件DC可具有在自其上部部分朝向其下部部分的方向上逐漸增加的寬度。位元線接觸件DC可具有底端DC_B，底端DC_B位於朝下遠離基底301的頂表面301_U第一高度H1的水平高度處。
在本發明概念中，位元線接觸件DC與摻雜有第一雜質區3d的主動區段ACT之間的接觸面積可發生增加，且據以，位元線接觸件DC與主動區段ACT(或第一雜質區3d)之間的接觸電阻(contact resistance)可減小，作為結果，半導體記憶體裝置可以高速及低功率進行操作。
摻雜有第二雜質區3b的主動區段ACT上可設置有儲存節點接墊XP。儲存節點接墊XP可包含例如摻雜雜質的多晶矽。當在如圖2A至圖2C中所示的平面中觀察時，儲存節點接墊XP可具有相似於矩形形狀的形狀。儲存節點接墊XP可具有在順時針方向上佈置的第一接墊側壁XP_S(1)、第二接墊側壁XP_S(2)、第三接墊側壁XP_S(3)及第四接墊側壁XP_S(4)。儲存節點接墊XP的第一接墊側壁XP_S(1)可在遠離與第一接墊側壁XP_S(1)相鄰的位元線接觸件DC的方向(例如，第二方向X2)上凹陷。當在平面中觀察時，第二接墊側壁XP_S(2)及第四接墊側壁XP_S(4)可如圖2A及圖2C中所示不與凹槽GR1的內側壁或閘極介電層307的外側壁307_S對準(或交疊)，或者可如圖2B中所示與凹槽GR1的內側壁或閘極介電層307的外側壁307_S對準(或交疊)。
儲存節點接墊XP可在第三方向X3上具有第三寬度W3。第三寬度W3可相同於或大於鄰近的凹槽GR1之間的間隔DS1。儲存節點接墊XP可具有較單一第二雜質區3b的平面面積大的平面面積。儲存節點接墊XP可覆蓋摻雜有第二雜質區3b的主動區段ACT的至少兩個側壁(參見，例如，圖3A所示301_S(3)及 301_S(4))，所述側壁在第二方向X2上彼此相對。舉例而言，儲存節點接墊XP可接觸摻雜有第二雜質區3b的主動區段ACT的至少兩個側壁。
參照圖2C，摻雜有第二雜質區3b的主動區段ACT可具有在順時針方向上佈置的第二基底左側壁301_S(L2)、第二基底後側壁301_S(B2)、第二基底右側壁301_S(R2)及第二基底前側壁301_S(F2)，且左側壁301_S(L2)、後側壁301_S(B2)、右側壁301_S(R2)及前側壁301_S(F2)的上部部分可被暴露出而不被裝置隔離圖案302或閘極介電層307覆蓋。第二基底前側壁301_S(F2)可為修圓的。如圖2C中所示，儲存節點接墊XP可覆蓋第二基底左側壁301_S(L2)、第二基底後側壁301_S(B2)、第二基底右側壁301_S(R2)及第二基底前側壁301_S(F2)中的所有者。舉例而言，儲存節點接墊XP可接觸第二基底左側壁301_S(L2)、第二基底後側壁301_S(B2)、第二基底右側壁301_S(R2)及第二基底前側壁301_S(F2)中的所有者。在本發明概念中，儲存節點接墊XP與摻雜有第二雜質區3b的主動區段ACT之間的接觸面積可發生增加，且據以，儲存節點接墊XP與主動區段ACT(或第二雜質區3b)之間的接觸電阻可減小，作為結果，半導體記憶體裝置可以高速及低功率進行操作。
儲存節點接墊XP可具有底端XP_B，底端XP_B位於朝下遠離基底301的頂表面301_U第一高度H1的水平高度處。儲存節點接墊XP的底端XP_B與位元線接觸件DC的底端DC_B可 位於相同的水平高度(例如，朝下遠離基底301的頂表面301_U第一高度H1的位置)處。儲存節點接墊XP可具有較位元線接觸件DC的頂表面DC_U低的頂表面XP_U。位元線接觸件DC與其相鄰的儲存節點接墊XP之間可夾置有接觸介電圖案30r。接觸介電圖案30r可包含例如氧化矽等介電材料。
當在平面中觀察時，接觸介電圖案30r可具有如圖12A中所示的圓環形狀或環形形狀，且可環繞位元線接觸件DC。如圖1B中的B-B’的剖視圖中所示，接觸介電圖案30r的部分可自位元線BL朝下延伸。接觸介電圖案30r可具有位於位元線接觸件DC與其相鄰的儲存節點接墊XP之間的第一介電部30r(1)，且亦可包括位於位元線BL下方的第二介電部30r(2)。第一介電部30r(1)可具有第二高度H2。舉例而言，第一介電部30r(1)的頂表面與底表面30r_B之間在第四方向X4上的距離可為第二高度H2。第二介電部30r(2)可具有大於所述第二高度H2的第三高度H3。舉例而言，第二介電部30r(2)的頂表面與底表面30r_B之間在第四方向X4上的距離可為第三高度H3。接觸介電圖案30r可與位元線BL的底表面接觸。
接觸介電圖案30r可具有位於相同於或低於裝置隔離圖案302的頂表面302U的水平高度的水平高度處的底表面30r_B。接觸介電圖案30r的底表面30r_B可位於相同於或低於閘極介電層307的頂表面307_U的水平高度的水平高度處。接觸介電圖案30r的底表面30r_B可位於相同於或低於字元線頂蓋圖案310的頂 表面的水平高度的水平高度處。
位元線BL及位元線頂蓋圖案337可具有其被位元線間隔件SP覆蓋的側壁。位元線間隔件SP可包括沿遠離位元線BL及位元線頂蓋圖案337的側壁的方向依序地佈置的間隔件襯墊321、第一間隔件323及第二間隔件325。舉例而言，間隔件襯墊321可接觸位元線BL的側表面，第一間隔件323可接觸間隔件襯墊321的側表面，且第二間隔件325可接觸第一間隔件323的側表面。第一間隔件323可位於間隔件襯墊321與第二間隔件325之間。間隔件襯墊321與第一間隔件323可包含例如氧化矽等相同的材料。作為另一選擇，間隔件襯墊321可包含相對於第一間隔件323具有蝕刻選擇性的材料，且在此種情形中，間隔件襯墊321可包含氮化矽，且第一間隔件323可包含氧化矽。第二間隔件325可包含例如氮化矽等相對於第一間隔件323具有蝕刻選擇性的介電材料。
舉例而言，間隔件襯墊321可包含氧化矽。由於氧化矽具有較氮化矽的介電常數小的介電常數，因此位元線間隔件SP的絕緣性質可隨著氮化矽的比率在位元線間隔件SP中變得更小及氧化矽的比率在位元線間隔件SP中變得更大而增加。在本發明概念的一些實施例中，由於間隔件襯墊321包含氧化矽，因此位元線間隔件SP的絕緣性質可增加，以減少位元線BL與儲存節點接觸件BC之間的干擾，以下將對此予以論述。作為結果，半導體記憶體裝置的可靠性可增加。
凹陷區R1可由位元線接觸件DC的側壁、接觸介電圖案30r的頂表面及儲存節點接墊XP的側壁界定。間隔件襯墊321可延伸以共形地覆蓋凹陷區R1的內側壁及底表面，或者位元線接觸件DC的側壁、接觸介電圖案30r的頂表面及儲存節點接墊XP的側壁。間隔件襯墊321上可設置有填充凹陷區R1的隱埋介電圖案341。第二間隔件325可具有較第一間隔件323的底端低的底端。舉例而言，第一間隔件323的下表面可接觸隱埋介電圖案341的上表面，且隱埋介電圖案341的上表面可位於較第二間隔件325的下表面高的垂直水平高度處。
參照圖3A，第一主動區段ACT(1)、第二主動區段ACT(2)及第三主動區段ACT(3)可沿第二方向X2線性佈置。第一主動區段ACT(1)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第一基底側壁301_S(1)與第二基底側壁301_S(2)。第一雜質區3d可形成於第一主動區段ACT(1)中。位元線接觸件DC可覆蓋第一主動區段ACT(1)的第一基底側壁301_S(1)、第二基底側壁301_S(2)及頂表面。舉例而言，位元線接觸件DC可接觸第一主動區段ACT(1)的第一基底側壁301_S(1)、第二基底側壁301_S(2)及頂表面。第二主動區段ACT(2)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第三基底側壁301_S(3)與第四基底側壁301_S(4)。第一儲存節點接墊XP(1)可覆蓋第二主動區段ACT(2)的第三基底側壁301_S(3)、第四基底側壁301_S(4)及頂表面。舉例而言，第一儲存節點接墊XP(1)可接觸第二主動區段ACT(2)的 第三基底側壁301_S(3)、第四基底側壁301_S(4)及頂表面。第三主動區段ACT(3)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第五基底側壁301_S(5)與第六基底側壁301_S(6)。第二儲存節點接墊XP(2)可覆蓋第三主動區段ACT(3)的第五基底側壁301_S(5)、第六基底側壁301_S(6)及頂表面。舉例而言，第二儲存節點接墊XP(2)可接觸第三主動區段ACT(3)的第五基底側壁301_S(5)、第六基底側壁301_S(6)及頂表面。
鄰近的儲存節點接墊XP之間(例如，圖3A中所示第一儲存節點接墊XP(1)與第二儲存節點接墊XP(2)之間)可夾置有接墊分離圖案38。接墊分離圖案38可延伸以覆蓋第一儲存節點接墊XP(1)的頂表面及第二儲存節點接墊XP(2)的頂表面XP_U。舉例而言，接墊分離圖案38可接觸第一儲存節點接墊XP(1)的頂表面及第二儲存節點接墊XP(2)的頂表面XP_U。接墊分離圖案38可具有位於第一儲存節點接墊XP(1)與第二儲存節點接墊XP(2)之間的分離部38(S)。接墊分離圖案38的分離部38(S)可接觸第一儲存節點接墊XP(1)及第二儲存節點接墊XP(2)的側表面。接墊分離圖案38可包含例如氮化矽等介電材料。如圖3A中所示，接墊分離圖案38可具有位於相同於或低於裝置隔離圖案302的頂表面302_U的水平高度的水平高度處的底表面38_B。舉例而言，接墊分離圖案38的部分可突出至裝置隔離圖案302中。如圖3A或圖3B中所示，接墊分離圖案38的底表面38_B可位於相同於或低於儲存節點接墊XP的底端XP_B的水平高度的水平高度處。
如圖1B中的B-B’的剖視圖中所示，接墊分離圖案38亦可設置於位元線BL下方，且可與接觸介電圖案30r中所包括的第二介電部30r(2)的側壁、字元線頂蓋圖案310的頂表面、閘極介電層307的頂表面307_U及裝置隔離圖案302的頂表面302_U接觸。接墊分離圖案38可與位元線BL的底表面接觸。
如圖3A中所示，第一位元線BL(1)可位於覆蓋第一主動區段ACT(1)的第一雜質區3d的位元線接觸件DC上。與第一位元線BL(1)相鄰的第二位元線BL(2)可位於接墊分離圖案38上，且可與分離部38(S)在垂直方向上交疊。
鄰近的位元線BL之間(例如，圖3A中所示的第一位元線BL(1)與第二位元線BL(2)之間)可夾置有儲存節點接觸件BC。儲存節點接觸件BC可設置於位於鄰近的位元線BL之間的儲存節點接觸孔BCH中。儘管圖1A及圖1B中未示出，然而如圖17A及圖17B中所示，鄰近的位元線間隔件SP之間可設置有多個節點分離圖案44。節點分離圖案44可在位元線間隔件SP之間線性佈置且彼此間隔開。節點分離圖案44可與字元線WL交疊。儲存節點接觸孔BCH可界定於位元線間隔件SP之間及節點分離圖案44之間。節點分離圖案44可包含例如氧化矽等介電材料。
儲存節點接觸件BC可包括接觸金屬圖案313以及環繞接觸金屬圖案313的側壁及底表面的接觸擴散障壁圖案311。接觸擴散障壁圖案311可接觸接觸金屬圖案313的側壁及底表面。接觸擴散障壁圖案311可具有均勻的厚度，而無論位置如何，或者 可共形地覆蓋儲存節點接觸孔BCH的側壁及底表面。如本文中所使用的用語厚度可指代在垂直於基底301的頂表面301_U的方向上量測的厚度或高度。接觸金屬圖案313與接觸擴散障壁圖案311二者可包含金屬。接觸擴散障壁圖案311可包含例如選自鈦、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鉭、氮化鉭及氮化鎢的至少一者。接觸金屬圖案313可包含例如鎢、鋁或銅。
在本發明概念中，儲存節點接墊XP可與基底301的側壁301_S接觸，且作為結果，儲存節點接觸件BC與第二雜質區3b之間的接觸電阻可顯著降低。因此，儲存節點接觸件BC可排除多晶矽。作為另一選擇，儲存節點接觸件BC可另外包括接觸擴散障壁圖案311下方的多晶矽圖案，但在此種情形中，多晶矽圖案可具有相對小的尺寸。儲存節點接觸件BC中的多晶矽量的增加可能增加儲存節點接觸件BC中出現空隙(void)的可能性，且因此可能需要高溫退火製程來移除空隙。退火製程可能增加除儲存節點接觸件BC以外的部件上的製程缺陷的出現。
相比之下，根據本發明概念的一些實施例，由於儲存節點接觸件BC排除多晶矽且包含金屬，因此除退火製程以外的製程(例如，金屬沈積)可在低溫下執行。因此，可減少或防止製程缺陷。另外，此種低溫製程可使用氧化矽來形成間隔件襯墊321，且因此位元線間隔件SP的絕緣性質可增加。
儲存節點接觸件BC可具有較儲存節點接墊XP的頂表面XP_U低的底端BC_E。儲存節點接觸件BC的底端BC_E可位 於朝下遠離儲存節點接墊XP的頂表面XP_U第四高度H4的水平高度處。儲存節點接觸件BC的底端BC_E可低於第二間隔件325的底端。儲存節點接觸件BC與儲存節點接墊XP之間可夾置有接觸歐姆層309。接觸歐姆層309可包含例如矽化鈷等金屬矽化物。
參照圖1B，接觸擴散障壁圖案311可具有位於與位元線頂蓋圖案337的頂表面337_U的水平高度相同的水平高度處的頂表面311_U。另外，接觸金屬圖案313可具有位於與接觸擴散障壁圖案311的頂表面311_U的水平高度相同的水平高度處且與接觸擴散障壁圖案311的頂表面311_U共面的頂表面。搭接接墊LP可位於對應的儲存節點接觸件BC上。當在如圖1A中所示的平面中觀察時，搭接接墊LP可各自具有隔離島形狀(isolated island shape)。環繞一個搭接接墊LP的六個搭接接墊LP可構成規則的六邊形形狀。搭接接墊LP可被佈置成形成蜂巢形狀。
搭接接墊LP可同時與接觸擴散障壁圖案311的頂表面311_U、位元線頂蓋圖案337的頂表面337_U及接觸金屬圖案313的頂表面接觸。搭接接墊LP可包含與接觸金屬圖案313的材料相同的材料。搭接接墊分離圖案LPS可設置於搭接接墊LP之間。搭接接墊分離圖案LPS的部分可夾置於儲存節點接觸件BC與其相鄰的位元線間隔件SP之間。因此，搭接接墊分離圖案LPS可具有其較位元線間隔件SP的頂端低的底端。舉例而言，搭接接墊分離圖案LPS的下部部分可位於較接觸擴散障壁圖案311的頂表面311_U、位元線頂蓋圖案337的頂表面337_U及接觸金屬圖案313 的頂表面低的垂直水平高度處。
對應的搭接接墊LP上可設置有資料儲存圖案DSP。資料儲存圖案DSP可各自為包括底部電極、介電層及頂部電極的電容器。在此種情形中，半導體記憶體裝置可為動態隨機存取記憶體(dynamic random access memory，DRAM)。作為另一選擇，資料儲存圖案DSP可各自包括磁性隧道接面圖案(magnetic tunnel junction pattern)。在此種情形中，半導體記憶體裝置可為磁性隨機存取記憶體(magnetic random access memory，MRAM)。不相似地，資料儲存圖案DSP可各自包括相變材料或可變電阻材料。在此種情形中，半導體記憶體裝置可為相變隨機存取記憶體(phase change random access memory，PRAM)或電阻隨機存取記憶體(resistive random access memory，ReRAM)。
在本發明概念中，位元線接觸件DC及儲存節點接墊XP的結構可引發接觸電阻的降低，且因此半導體記憶體裝置可以高速及低功率進行操作。
圖4A至圖17A示出顯示製造圖1A所示半導體記憶體裝置的示例性方法的平面圖。圖4B、圖4C、圖5B至圖13B、圖13C及圖14B至圖17B示出顯示製造圖1B所示半導體記憶體裝置的方法的剖視圖。
參照圖4A及圖4B，可在基底301中形成裝置隔離圖案302，從而界定主動區段ACT。可在基底301中形成裝置隔離溝渠，且裝置隔離圖案302可填充裝置隔離溝渠。可將主動區段ACT及 裝置隔離圖案302圖案化以形成凹槽GR1。在此步驟中，可恰當地控制基底301及裝置隔離圖案302的蝕刻條件，進而使得裝置隔離圖案302可較基底301更容易被蝕刻。因此，凹槽GR1可具有彎曲的底表面。可在凹槽GR1中共形地形成閘極介電層307。可藉由熱氧化、化學氣相沈積及原子層沈積(atomic layer deposition，ALD)中的一或多者來形成閘極介電層307。可堆疊閘極導電層以填充凹槽GR1，且然後可對其進行回蝕以形成字元線WL。一對字元線WL可跨過各主動區段ACT。可在基底301上堆疊例如氮化矽層等介電層，以填充凹槽GR1，且然後可蝕刻介電層，以在各字元線WL上形成字元線頂蓋圖案310。可使用字元線頂蓋圖案310及裝置隔離圖案302作為罩幕來將雜質摻雜至主動區段ACT中，所述摻雜可形成第一雜質區3d及第二雜質區3b。
參照圖4A及圖4C，可選擇性地移除裝置隔離圖案302的上部部分。在此步驟中，可局部地移除閘極介電層307。裝置隔離圖案302的上部部分的選擇性移除可為例如其中使用氫氟酸(hydrofluoric acid，HF)移除氧化矽的濕法蝕刻製程。上述製程可暴露出主動區段ACT的(或基底301的)側壁301_S。另外，可暴露出字元線頂蓋圖案310的側壁。當如以上所論述暴露出主動區段ACT的(或基底301的)側壁301_S時，基底301與以下將論述的位元線接觸件DC之間的接觸面積可存在增加，且基底301與以下將論述的儲存節點接墊XP之間的接觸表面亦可存在增 加。
參照圖5A及圖5B，可在基底301的整個表面上形成導電層20。導電層20可為例如摻雜雜質的多晶矽層。導電層20的形成可包括沈積多晶矽層及執行離子植入製程以將雜質摻雜至多晶矽層中。作為另一選擇，導電層20的形成可包括在用雜質原位摻雜多晶矽層的同時沈積多晶矽層。可將導電層20形成為具有自基底301的頂表面301_U量測的第一厚度TH1。可在導電層20的整個表面上依序地形成第一罩幕層(未示出)及第二罩幕圖案24。第一罩幕層可包含例如氧化矽等相對於導電層20具有蝕刻選擇性的材料。第二罩幕圖案24可包含例如旋塗硬罩幕(spin-on-hardmask，SOH)或非晶碳層(amorphous carbon layer，ACL)等相對於第一罩幕層具有蝕刻選擇性的材料。如圖5A中所示，可將第二罩幕圖案24形成為具有多個第一孔HL1。第一孔HL1可與第一雜質區3d交疊。可使用第二罩幕圖案24作為蝕刻罩幕，進而使得第一罩幕層可被蝕刻以形成第一罩幕圖案22且暴露出導電層20的頂表面。第一罩幕圖案22可具有與第二罩幕圖案24的平面形狀相同的平面形狀。可將第一孔HL1轉移至第一罩幕圖案22。第一罩幕圖案22可被形成為具有較第二罩幕圖案24的厚度大的厚度。
參照圖6A及圖6B，可在基底301的整個表面上共形地形成第一犧牲層26。第一犧牲層26可包含例如藉由原子層沈積(ALD)形成的氧化矽。可將第一犧牲層26形成為具有不足以填 充第一孔HL1的厚度。第一犧牲層26可覆蓋在第一孔HL1中暴露出的第二罩幕圖案24的頂表面及側向表面、第一罩幕圖案22的側向表面以及導電層20的頂表面。可形成第二犧牲圖案28來填充第一孔HL1。第二犧牲圖案28可由例如具有極佳填充性質的旋塗硬罩幕(SOH)形成。第二犧牲圖案28的形成可包括執行旋塗製程及固化製程以形成旋塗硬罩幕(SOH)層來填充第一孔HL1，且然後執行回蝕製程以暴露出第一犧牲層26的頂表面。
參照圖6A、圖6B、圖7A及圖7B，可在第一犧牲層26上選擇性地執行蝕刻製程。在此步驟中，可不蝕刻第二犧牲圖案28。所述蝕刻製程可暴露出第二罩幕圖案24的頂表面。可執行所述蝕刻製程，進而使得可移除第一孔HL1中的第一犧牲層26，以暴露出導電層20。可移除在第一孔HL1內暴露出的導電層20，以形成暴露出裝置隔離圖案302的頂表面、閘極介電層307的頂表面及字元線頂蓋圖案310的頂表面的第二孔HL2。第二孔HL2的形成可將導電層20分離成第一導電圖案20d及第二導電圖案20pb。第一導電圖案20d及第二導電圖案20pb可各自具有自基底301的頂表面301_U量測的圖5B所示第一厚度TH1。
第一導電圖案20d可當在平面中觀察時具有圓形形狀，且可與第一雜質區3d交疊。第二導電圖案20pb可同時覆蓋兩個鄰近的第二雜質區3b。當在平面中觀察時，第二導電圖案20pb可具有網路形狀(network shape)。
可將第二孔HL2形成為具有如圖7A中所示的圓環形狀 或環形形狀。在此步驟中，位於第二犧牲圖案28下方的第一犧牲層26可不被蝕刻，而是可餘留下來以形成殘留犧牲圖案26a。蝕刻製程亦可局部地移除裝置隔離圖案302的上部部分、閘極介電層307的上部部分及字元線頂蓋圖案310的上部部分。殘留犧牲圖案26a可由例如氧化矽形成。
參照圖7A、圖7B、圖8A及圖8B，可將第二罩幕圖案24及第二犧牲圖案28全部移除，以暴露出殘留犧牲圖案26a的頂表面及第一罩幕圖案22的頂表面。當第二罩幕圖案24與第二犧牲圖案28二者均由旋塗硬罩幕(SOH)形成時，可執行灰化製程以移除第二罩幕圖案24及第二犧牲圖案28。可將殘留犧牲圖案26a的頂表面形成於較第一罩幕圖案22的頂表面低的垂直水平高度處。可在基底301的整個表面上形成接觸介電層，以藉此填充第二孔HL2，且然後可執行化學機械研磨(chemical mechanical polishing，CMP)製程或回蝕製程，以在第二孔HL2中形成接觸頂蓋圖案30。接觸頂蓋圖案30可包含例如氧化矽等介電材料。接觸頂蓋圖案30可覆蓋殘留犧牲圖案26a及第一導電圖案20d。
參照圖8A、圖8B、圖9A及圖9B，可移除第一罩幕圖案22以暴露出第二導電圖案20pb。可執行回蝕製程以移除第二導電圖案20pb的上部部分，且因此可將第二導電圖案20pb的厚度改變為小於圖5B所示第一厚度TH1的第二厚度TH2。可自基底301的頂表面301_U量測第二厚度TH2。在此步驟中，接觸頂蓋圖案30可保護第一導電圖案20d。
參照圖10A及圖10B，可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕圖案32。第三罩幕圖案32可由例如旋塗硬罩幕(SOH)、非晶碳層(ACL)、氮化矽、氮氧化矽或光阻形成。第三罩幕圖案32可沿第二方向X2及第三方向X3二維佈置。第三罩幕圖案32可在裝置隔離圖案302及基底301上位於鄰近的閘極介電層307之間。兩個鄰近的第三罩幕圖案32可同時與單一接觸頂蓋圖案30交疊。第二導電圖案20pb及接觸頂蓋圖案30可在第三罩幕圖案32之間暴露出。可藉由使用例如雙重圖案化技術(double patterning technology，DPT)、四重圖案化技術(quadruple patterning technology，QPT)或微影-蝕刻-微影-蝕刻(litho-etching-litho-etching，LELE)等各式各樣的圖案化製程來形成第三罩幕圖案32。可在第三罩幕圖案32中相鄰的第三罩幕圖案32之間設置空間34，且空間34可暴露出第二導電圖案20pb的頂表面。
參照圖10A、圖10B、圖11A及圖11B，可使用第三罩幕圖案32作為蝕刻罩幕來蝕刻第二導電圖案20pb，所述步驟可形成彼此間隔開的儲存節點接墊XP，且亦可形成位於儲存節點接墊XP之間的空間36。空間36可暴露出裝置隔離圖案302。在此步驟中，接觸頂蓋圖案30及殘留犧牲圖案26a可保護及防止第一導電圖案20d被蝕刻。接觸頂蓋圖案30的上部部分可在蝕刻製程中被局部地蝕刻。另外，裝置隔離圖案302的上部部分可在儲存節點接墊XP之間被局部地蝕刻。儲存節點接墊XP可各自具有自基 底301的頂表面301_U量測的圖9B所示第二厚度TH2。
參照圖11A、圖11B、圖12A及圖12B，可移除第三罩幕圖案32以暴露出儲存節點接墊XP的頂表面及接觸頂蓋圖案30的頂表面。可在基底301的整個表面上形成接墊分離層(未示出)，以填充儲存節點接墊XP之間的空間36，且然後可執行化學機械研磨(CMP)製程。因此，可移除第一導電圖案20d上的接觸頂蓋圖案30，以暴露出第一導電圖案20d的頂表面，且同時形成覆蓋第一導電圖案20d的側壁的接觸介電圖案30r。接觸頂蓋圖案30的部分可形成為接觸介電圖案30r。當在平面中觀察時，接觸介電圖案30r可具有圓環形狀或環形形狀。另外，可形成接墊分離圖案38，以填充儲存節點接墊XP之間的空間36且覆蓋儲存節點接墊XP的頂表面。接墊分離圖案38可為接墊分離層(未示出)的部分。
參照圖13A及圖13B，可在第一導電圖案20d、接觸介電圖案30r及接墊分離圖案38上依序地形成位元線擴散障壁層(未示出)及位元線配線層(未示出)，且然後可在位元線配線層上形成位元線頂蓋圖案337。可使用位元線頂蓋圖案337作為蝕刻罩幕來依序地蝕刻位元線配線層及位元線擴散障壁層，以形成位元線配線圖案332及位元線擴散障壁圖案331。因此，可形成位元線BL。
參照圖13B及圖13C，可使用位元線頂蓋圖案337作為蝕刻罩幕來蝕刻在位元線頂蓋圖案337的一側上暴露出的第一導 電圖案20d，從而形成位元線接觸件DC。另外，亦可蝕刻在位元線頂蓋圖案337的所述側上暴露出的接觸介電圖案30r，且因此可移除接觸介電圖案30r的上部部分，且可在位元線接觸件DC的一側上形成凹陷區R1。凹陷區R1可暴露出儲存節點接墊XP的側壁及接墊分離圖案38的側壁。在蝕刻製程中，可恰當地調節製程參數，以使得位元線接觸件DC能夠具有傾斜側壁及在朝下方向上增加的寬度。
參照圖14A及圖14B，可在基底301的整個表面上共形地形成間隔件襯墊321。可在間隔件襯墊321上形成隱埋介電層(未示出)，以填充凹陷區R1。隱埋介電層可經歷回蝕製程，以在凹陷區R1中形成隱埋介電圖案341。接墊分離圖案38的頂表面可被暴露出，而間隔件襯墊321可餘留於位元線BL的側壁及位元線頂蓋圖案337的側壁上。
參照圖15A及圖15B，可在基底301的整個表面上共形地形成第一間隔件層，且然後可回蝕第一間隔件層以形成覆蓋間隔件襯墊321的側壁的第一間隔件323。在此步驟中，可在隱埋介電圖案341的上部部分及接墊分離圖案38的上部部分處局部地蝕刻隱埋介電圖案341及接墊分離圖案38。可在基底301的整個表面上共形地形成第二間隔件層，且然後可回蝕第二間隔件層以形成覆蓋第一間隔件323的側壁的第二間隔件325。因此，可形成位元線間隔件SP。
參照圖16A及圖16B，可在基底301的整個表面上形成 犧牲隱埋層以填充位元線BL之間的空間，且可執行回蝕製程及圖案化製程以在位元線BL之間形成犧牲隱埋圖案42。犧牲隱埋圖案42可由例如氧化矽、正矽酸四乙酯(tetraethylorthosilicate，TEOS)或東燃矽氮烷(tonensilazane，TOSZ)形成。可在位元線BL之間及犧牲隱埋圖案42中形成節點分離孔44H。犧牲隱埋圖案42可與儲存節點接墊XP交疊。可在基底301的整個表面上形成節點分離層以填充節點分離孔44H，且然後可回蝕節點分離層以形成節點分離圖案44。節點分離圖案44可包含例如氧化矽。
參照圖16A、圖16B、圖17A及圖17B，可移除犧牲隱埋圖案42以暴露出隱埋介電圖案341及接墊分離圖案38。可執行蝕刻製程來蝕刻在位元線BL之間暴露出的隱埋介電圖案341及接墊分離圖案38，從而形成暴露出儲存節點接墊XP的儲存節點接觸孔BCH。在此步驟中，亦可局部地蝕刻位元線間隔件SP的上部部分。另外，可局部地蝕刻儲存節點接墊XP的上部部分。
參照圖17A、圖17B、圖1A及圖1B，可在基底301的整個表面上共形地形成接觸擴散障壁層(未示出)，且然後可在接觸擴散障壁層上形成接觸金屬層(未示出)以填充儲存節點接觸孔BCH。接觸擴散障壁層及接觸金屬層可皆包含金屬，且可藉由在較退火製程的溫度(例如，約1000℃)低的溫度(例如，數百攝氏度或者介於約300℃至約400℃)下執行的製程(例如，沈積)來形成接觸擴散障壁層及接觸金屬層。
可隨後執行化學機械研磨(CMP)製程以暴露出位元線 頂蓋圖案337的頂表面，且同時形成接觸擴散障壁圖案311及接觸金屬圖案313。接觸擴散障壁層的部分可形成為接觸擴散障壁圖案311。接觸金屬層的部分可形成為接觸金屬圖案313。接觸擴散障壁圖案311及接觸金屬圖案313可構成儲存節點接觸件BC。隨後，可在儲存節點接觸件BC及位元線頂蓋圖案337上形成導電層，且然後可蝕刻導電層以形成搭接接墊LP且在搭接接墊LP之間形成溝渠。可用介電層填充溝渠，且然後可執行回蝕製程或化學機械研磨(CMP)製程以形成搭接接墊分離圖案LPS。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括形成面積大於第二雜質區3b的面積的儲存節點接墊XP以及形成暴露出儲存節點接墊XP的儲存節點接觸孔BCH。因此，當形成儲存節點接觸孔BCH時，可確實地獲得未對準餘裕(misalignment margin)。作為結果，可減少製程缺陷。
圖18示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。圖19示出顯示圖18所示截面P1的放大圖。沿圖18所示的線A-A’及B-B’截取的橫截面可與圖1B所示橫截面相同或相似。
參照圖18及圖19，對於根據本實施例的半導體記憶體裝置，位元線接觸件DC可當在平面中觀察時具有與矩形形狀相似的形狀，且可具有朝內凹陷的側壁DC_S。另外，當在平面中觀察時，儲存節點接墊XP可具有朝向位元線接觸件DC突出的第一接墊側壁XP_S(1)。其他配置可與參照圖1A至圖3A論述的配置相 同或相似。
圖20示出顯示製造具有圖18所示平面圖的半導體記憶體裝置的方法的平面圖。
參照圖20，可不將第二罩幕圖案24形成為具有如圖5A中所示的網路形狀，但可將其形成為具有如圖20中所示的多個隔離島形狀。第二罩幕圖案24可暴露出與第一雜質區3d交疊的導電層20的頂表面。導電層20可在其藉由第二罩幕圖案24暴露出的頂表面上構成網路形狀。後續製程可與參照圖5A至圖17B論述的製程相同或相似。
圖21A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。圖21B示出顯示圖21A所示截面P1的放大圖。圖21A省略對圖1A所示搭接接墊LP的例示。沿圖21A所示的線A-A’及B-B’截取的橫截面可與圖1B所示橫截面相同或相似。
參照圖1B、圖21A及圖21B，對於根據本實施例的半導體記憶體裝置，當在平面中觀察時，儲存節點接墊XP的第三接墊側壁XP_S(3)可在第二方向X2上或在遠離第一接墊側壁XP_S(1)的方向上為凸的。儲存節點接墊XP的第一接墊側壁XP_S(1)可在第二方向X2上或在朝向第三接墊側壁XP_S(3)的方向上凹陷。在本實施例中，第三接墊側壁XP_S(3)可具有與第一接墊側壁XP_S(1)的曲率不同的曲率。第二接墊側壁XP_S(2)與第四接墊側壁XP_S(4)可為平坦的且彼此平行，且可將第一接墊側壁XP_S(1) 連接至第三接墊側壁XP_S(3)。
基底301中可設置有第一字元線WL(1)及第二字元線WL(2)。第一字元線WL(1)及第二字元線WL(2)可設置於基底301中，進而使得第一字元線WL(1)及第二字元線WL(2)的頂表面低於基底301的頂表面301_U。第一字元線WL(1)與基底301之間可夾置有第一閘極介電層307(1)，且第二字元線WL(2)與基底301之間可夾置有第二閘極介電層307(2)。
當在平面中觀察時，儲存節點接墊XP可在第三方向X3上具有第三寬度W3。第一閘極介電層307(1)可以第一間隔DS1與第二閘極介電層307(2)間隔開。第三寬度W3的中心W3_C可不位於穿過第一間隔DS1的中心DS1_C且平行於第二方向X2的假想線SL1上。第三寬度W3的中心W3_C可對應於儲存節點接墊XP的第二接墊側壁XP_S(2)與第四接墊側壁XP_S(4)之間的中心位置，或者對應於位於第二接墊側壁XP_S(2)與第四接墊側壁XP_S(4)之間且與所述二者相距相同距離的點。第一間隔DS1的中心DS1_C可對應於第一閘極介電層307(1)與第二閘極介電層307(2)之間的中心位置，或者對應於位於第一閘極介電層307(1)與第二閘極介電層307(2)之間且與所述二者相距相同距離的點。
當在平面中觀察時，第一字元線WL(1)與儲存節點接墊XP之間的第二間隔DS2可不同於第二字元線WL(2)與儲存節點接墊XP之間的第三間隔DS3。
跨過一個位元線接觸件DC彼此間隔開的儲存節點接墊 XP可具有彼此鏡像對稱的形狀。舉例而言，位於位元線接觸件DC的相對的側上的儲存節點接墊XP的形狀可彼此成鏡像。其他配置可與參照圖1A至圖20論述的配置相同或相似。
圖22示出顯示製造具有圖10B所示剖視圖的半導體記憶體裝置的方法的平面圖。沿圖22所示的線A-A’及B-B’截取的橫截面可與圖10B所示橫截面相同或相似。
參照圖22，如參照圖10A及圖10B所論述，可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕圖案32。在此步驟中，第三罩幕圖案32可各自具有不是如圖10A中所示矩形而是如圖22中所示卵圓形的平面形狀。一個行RW1中的第三罩幕圖案32可具有其沿第三方向X3對準的端部。可藉由使用例如雙重圖案化技術(DPT)、四重圖案化技術(QPT)或微影-蝕刻-微影-蝕刻(LELE)等各式各樣的圖案化製程來形成第三罩幕圖案32。後續製程可與參照圖11A至圖17B論述的製程相同或相似。
圖23A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。圖23B示出顯示圖23A所示截面P1的放大圖。圖23A省略對圖1A所示搭接接墊LP的例示。沿圖23A所示的線A-A’及B-B’截取的橫截面可與圖1B所示橫截面相同或相似。
參照圖1B、圖23A及圖23B，第二接墊側壁XP_S(2)及第四接墊側壁XP_S(4)可為朝外凸的，且可將第一接墊側壁XP_S(1)連接至儲存節點接墊XP的第三接墊側壁XP_S(3)。儲存 節點接墊XP可具有其一部分被切除的卵圓形形狀。舉例而言，儲存節點接墊XP的第一接墊側壁XP_S(1)可具有在第二方向X2上為凹的形狀。在本實施例中，儲存節點接墊XP與主動區段ACT之間的交疊面積可相對小於圖21B的情形中的交疊面積。儲存節點接墊XP可不覆蓋而是暴露出基底301的側壁301_S，所述側壁301_S相鄰於儲存節點接墊XP的第三接墊側壁XP_S(3)。其他配置可與參照圖21A及圖21B論述的配置相同或相似。
圖24示出顯示製造具有圖23A所示平面圖的半導體記憶體裝置的示例性方法的平面圖。沿圖24所示的線A-A’及B-B’截取的橫截面可與圖10B所示橫截面相同或相似。
參照圖24，如參照圖10A及圖10B所論述，可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕圖案32。在此步驟中，第三罩幕圖案32可各自具有不是如圖10A中所示矩形而是如圖22中所示卵圓形的平面形狀。第三罩幕圖案32的部分可與接觸頂蓋圖案30交疊。在本實施例中，一個行RW1中的第三罩幕圖案32可具有不沿第三方向X3對準的端部。在所述一個行RW1上，奇數編號的第三罩幕圖案32可偏移至與第二方向X2相反的方向，且偶數編號的第三罩幕圖案32可偏移至第二方向X2。
圖25A示出顯示形成圖24所示第三罩幕圖案的示例性方法的平面圖。圖25B示出沿圖25A所示的線A-A’及B-B’截取的剖視圖。
參照圖25A及圖25B，在圖9A及圖9B所示步驟處， 可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕層32L。第三罩幕層32L可由包含選自旋塗硬罩幕(SOH)、非晶碳層(ACL)、氮化矽及氮氧化矽的至少一者的單層或多層形成。可在第三罩幕層32L上形成第四罩幕圖案PR1及PR2。第四罩幕圖案PR1及PR2可包括第一光阻圖案PR1及第二光阻圖案PR2。
所述形成第四罩幕圖案PR1及PR2可包括：在第三罩幕層32L上形成光阻層；執行第一曝光製程以將光阻層的部分轉換成第一光阻圖案PR1；執行第二曝光製程以將光阻層的其他部分轉換成第二光阻圖案PR2；以及執行顯影製程以移除光阻層的未被轉換成第一光阻圖案PR1或第二光阻圖案PR2的其餘部分。第一光阻圖案PR1可各自具有島形狀，且可被二維地佈置成彼此間隔開。可在第一光阻圖案PR1之間設置相同的間隔。可在第一光阻圖案PR1之間交替地佈置第二光阻圖案PR2。第二光阻圖案PR2與第一光阻圖案PR1可在形狀及間隔方面上相同。第一曝光製程與第二曝光製程可使用相同的光罩，但光罩在第一曝光製程中的位置可不同於在第二曝光製程中的位置。如以上所論述，可藉由以下方式來形成圖24所示第三罩幕圖案32：形成第四罩幕圖案PR1及PR2，且然後使用第四罩幕圖案PR1及PR2作為蝕刻罩幕來蝕刻第三罩幕層32L。後續製程可與參照圖11A至圖17B論述的製程相同或相似。
圖26A示出顯示根據本發明概念一些示例性實施例的半導體記憶體裝置的平面圖。圖26B示出顯示圖26A所示截面P1 的放大圖。圖26A省略對圖1A所示搭接接墊LP的例示。沿圖26A所示的線A-A’及B-B’截取的橫截面可與圖1B所示橫截面相同或相似。
參照圖26A及圖26B，對於根據本實施例的半導體記憶體裝置，當在平面中觀察時，位元線接觸件DC及儲存節點接墊XP可各自具有修圓的(例如，卵圓形或圓形)形狀。儲存節點接墊XP可具有小於位元線接觸件DC的直徑WD4的直徑WD3。其他配置可與參照圖23A及圖23B論述的配置相同或相似。
圖27示出顯示製造具有圖26A所示平面圖的半導體記憶體裝置的示例性方法的平面圖。沿圖27所示的線A-A’及B-B’截取的橫截面可對應於圖10B所示橫截面。
參照圖27，如參照圖10A及圖10B所論述，可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕圖案32。在此步驟中，第三罩幕圖案32可各自具有不是如圖10A中所示矩形而是如圖27中所示圓形的平面形狀。在本實施例中，第三罩幕圖案32可與接觸頂蓋圖案30接觸，但可不與接觸頂蓋圖案30交疊。在本實施例中，一個行RW1中的第三罩幕圖案32可具有其不沿第三方向X3對準的端部。在所述一個行RW1上，奇數編號的第三罩幕圖案32可偏移至與第二方向X2相反的方向，且偶數編號的第三罩幕圖案32可偏移至第二方向X2。所述形成第三罩幕圖案32可與參照圖25A及圖25B論述的方式實質上相同或相似。然而，在此種情形中，第四罩幕圖案PR1及PR2可各自具有圓形形 狀。後續製程可與參照圖11A至圖17B論述的製程相同或相似。
在根據本發明概念的半導體記憶體裝置中，基底可較裝置隔離圖案突出更多，且因此可增加基底與位元線圖案及儲存節點圖案中的每一者之間的接觸面積。因此，可減小接觸電阻，且半導體記憶體裝置可以高速及低功率進行操作。另外，覆蓋位元線的側壁的間隔件襯墊中可包含氧化矽，且因此位元線間隔件的絕緣性質可增加。作為結果，半導體記憶體裝置的可靠性可增加。
在根據本發明概念的製造半導體記憶體裝置的方法中，可蝕刻裝置隔離圖案以暴露出基底的側向表面。因此，可增加位元線圖案與基底的側向表面之間以及儲存節點圖案與基底的側向表面之間的接觸面積。出於此種原因，可形成儲存節點接觸件以排除多晶矽且包含金屬，且據以，可不需要高溫退火製程，此可導致防止製程缺陷。
儘管已結合附圖中所示出的本發明概念的一些實施例闡述了本發明概念，然而熟習此項技術者將理解，在不背離本發明概念的技術精神及本質特徵的情況下，可作出各種改變及修改。對於熟習此項技術者而言將顯而易見，在不背離本發明概念的範圍及精神的情況下，可對其作出各種取代、修改及改變。
3b:第二雜質區
3d:第一雜質區
307(1):第一閘極介電層
307(2):第二閘極介電層
ACT:主動區段
BL:位元線
DC:位元線接觸件
DS1:間隔/第一間隔
DS2:第二間隔
DS3:第三間隔
DS1_C、W3_C:中心
GR1:凹槽
P1:截面
SL1:假想線
W3:第三寬度
WL(1):第一字元線
WL(2):第二字元線
X1:第一方向
X2:第二方向
X3:第三方向
XP:儲存節點接墊
XP_S(1):第一接墊側壁
XP_S(2):第二接墊側壁
XP_S(3):第三接墊側壁
XP_S(4):第四接墊側壁

Claims (10)

  1. 一種半導體記憶體裝置，包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及第一儲存節點接墊，位於所述第二主動區段的所述端部上，其中所述第一儲存節點接墊包括第一接墊側壁及第二接墊側壁，所述第一接墊側壁相鄰於所述位元線接觸件，且所述第二接墊側壁與所述第一接墊側壁相對，且其中，當在平面中觀察時，所述第二接墊側壁在遠離所述位元線接觸件的方向上是凸的。
  2. 如請求項1所述的半導體記憶體裝置，其中，當在所述平面中觀察時，所述第一接墊側壁在遠離所述位元線接觸件的所述方向上凹陷。
  3. 如請求項2所述的半導體記憶體裝置，其中所述第二接墊側壁的曲率不同於所述第一接墊側壁的曲率。
  4. 如請求項2所述的半導體記憶體裝置，其中所述第一儲存節點接墊更包括將所述第一接墊側壁與所述第二接墊側壁彼此連接的第三接墊側壁，且 其中所述第三接墊側壁是平坦的或凸的。
  5. 如請求項1所述的半導體記憶體裝置，其中，當在所述平面中觀察時：所述位元線接觸件具有擁有第一直徑的圓形形狀，且所述第一儲存節點接墊具有擁有小於所述第一直徑的第二直徑的圓形形狀。
  6. 如請求項1所述的半導體記憶體裝置，更包括：第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過所述第一主動區段與所述第二主動區段二者；第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區段；第一閘極介電層，位於所述第一字元線與所述基底之間；以及第二閘極介電層，位於所述第二字元線與所述基底之間，其中，當在所述平面中觀察時，所述第一儲存節點接墊位於所述第一字元線與所述第二字元線之間，且其中所述第一儲存節點接墊的寬度的中心不在平行於所述第一方向且穿過所述第一閘極介電層與所述第二閘極介電層之間的間隔的中心的假想線上，所述第一儲存節點接墊的所述寬度是在與所述第一方向正交的第二方向上量測。
  7. 如請求項1所述的半導體記憶體裝置，更包括： 第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過所述第一主動區段與所述第二主動區段二者；以及第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區段，其中，當在所述平面中觀察時，所述第一儲存節點接墊位於所述第一字元線與所述第二字元線之間，且其中所述第一字元線與所述第一儲存節點接墊之間的第一間隔不同於所述第二字元線與所述第一儲存節點接墊之間的第二間隔。
  8. 如請求項1所述的半導體記憶體裝置，其中所述裝置隔離圖案的頂表面低於所述基底的頂表面，且其中所述位元線接觸件覆蓋所述基底的所述頂表面及所述基底的側壁。
  9. 一種半導體記憶體裝置，包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過所述第一主動區段與所述第二主動區段二者；第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區 段；字元線頂蓋圖案，位於所述第一字元線及所述第二字元線中的每一者上；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及儲存節點接墊，位於所述第二主動區段的所述端部上，其中，當在平面中觀察時，所述儲存節點接墊位於所述第一字元線與所述第二字元線之間，且其中所述第一字元線與所述儲存節點接墊之間的第一間隔不同於所述第二字元線與所述儲存節點接墊之間的第二間隔，其中所述儲存節點接墊包括第一接墊側壁及第二接墊側壁，所述第一接墊側壁相鄰於所述位元線接觸件，且所述第二接墊側壁與所述第一接墊側壁相對，且其中，當在平面中觀察時，所述第二接墊側壁在遠離所述位元線接觸件的方向上是凸的。
  10. 一種半導體記憶體裝置，包括：裝置隔離圖案，位於基底中且界定彼此間隔開的第一主動區段與第二主動區段，所述第一主動區段的中心相鄰於所述第二主動區段的端部；第一字元線，位於所述基底中且在第一方向上延伸，所述第一字元線跨過所述第一主動區段與所述第二主動區段二者； 第二字元線，位於所述基底中且與所述第一字元線間隔開，所述第二字元線在所述第一方向上延伸且跨過所述第一主動區段；第一閘極介電層，位於所述第一字元線與所述基底之間；第二閘極介電層，位於所述第二字元線與所述基底之間；位元線，跨越所述第一主動區段的所述中心；位元線接觸件，位於所述位元線與所述第一主動區段之間；以及儲存節點接墊，位於所述第二主動區段的所述端部上，其中，當在平面中觀察時，所述儲存節點接墊位於所述第一字元線與所述第二字元線之間，且其中所述儲存節點接墊的寬度的中心不在平行於所述第一方向且穿過所述第一閘極介電層與所述第二閘極介電層之間的間隔的中心的假想線上，所述儲存節點接墊的所述寬度是在與所述第一方向正交的第二方向上量測，其中所述儲存節點接墊包括第一接墊側壁及第二接墊側壁，所述第一接墊側壁相鄰於所述位元線接觸件，且所述第二接墊側壁與所述第一接墊側壁相對，且其中，當在平面中觀察時，所述第二接墊側壁在遠離所述位元線接觸件的方向上是凸的。
TW111104692A 2021-06-22 2022-02-09 半導體記憶體裝置 TWI803181B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210080853A KR20220170401A (ko) 2021-06-22 2021-06-22 반도체 메모리 소자
KR10-2021-0080853 2021-06-22

Publications (2)

Publication Number Publication Date
TW202301636A TW202301636A (zh) 2023-01-01
TWI803181B true TWI803181B (zh) 2023-05-21

Family

ID=84490680

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111104692A TWI803181B (zh) 2021-06-22 2022-02-09 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US20220406791A1 (zh)
KR (1) KR20220170401A (zh)
CN (1) CN115513207A (zh)
TW (1) TWI803181B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116133374A (zh) * 2021-08-20 2023-05-16 长鑫存储技术有限公司 半导体结构及掩膜板结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097018A1 (en) * 1999-05-10 2004-05-20 Lee Woon-Kyung Mask ROM fabrication method
CN105097933A (zh) * 2014-05-09 2015-11-25 爱思开海力士有限公司 半导体装置、其制造方法和可变电阻存储器件
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法
CN111295757A (zh) * 2018-02-15 2020-06-16 闪迪技术有限公司 包含贯穿存储器层级接触通孔结构的三维存储器器件及其制造方法
US20200343252A1 (en) * 2019-04-25 2020-10-29 Macronix International Co., Ltd. 3d nor memory having vertical source and drain structures
US20210149598A1 (en) * 2019-11-19 2021-05-20 Samsung Electronics Co., Ltd. Nonvolatile memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097018A1 (en) * 1999-05-10 2004-05-20 Lee Woon-Kyung Mask ROM fabrication method
CN105097933A (zh) * 2014-05-09 2015-11-25 爱思开海力士有限公司 半导体装置、其制造方法和可变电阻存储器件
CN111295757A (zh) * 2018-02-15 2020-06-16 闪迪技术有限公司 包含贯穿存储器层级接触通孔结构的三维存储器器件及其制造方法
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法
US20200343252A1 (en) * 2019-04-25 2020-10-29 Macronix International Co., Ltd. 3d nor memory having vertical source and drain structures
US20210149598A1 (en) * 2019-11-19 2021-05-20 Samsung Electronics Co., Ltd. Nonvolatile memory device

Also Published As

Publication number Publication date
CN115513207A (zh) 2022-12-23
US20220406791A1 (en) 2022-12-22
KR20220170401A (ko) 2022-12-30
TW202301636A (zh) 2023-01-01

Similar Documents

Publication Publication Date Title
KR102321868B1 (ko) 반도체 메모리 장치
KR102471722B1 (ko) 반도체 메모리 장치
JP4456880B2 (ja) 半導体装置及びその製造方法
JP5679628B2 (ja) 半導体装置及びその製造方法
US7799643B2 (en) Method of fabricating semiconductor device having self-aligned contact plug
JP5693809B2 (ja) 半導体装置及びその製造方法
US9613967B1 (en) Memory device and method of fabricating the same
US7250335B2 (en) Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
JP2011243960A (ja) 半導体装置及びその製造方法
KR20110028971A (ko) 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
US11056175B1 (en) Semiconductor device and manufacturing method thereof
US20150371895A1 (en) Method for manufacturing smeiconductor device
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
WO2014123170A1 (ja) 半導体装置及びその製造方法
TWI803181B (zh) 半導體記憶體裝置
KR20230094338A (ko) 반도체 소자의 제조 방법
TW202221893A (zh) 半導體記憶體元件
KR20070019134A (ko) 반도체 장치 및 이의 제조 방법
TWI812547B (zh) 半導體記憶體裝置
TWI829436B (zh) 半導體記憶體裝置
TWI830993B (zh) 半導體元件
US11785763B2 (en) Semiconductor devices having contact plugs
KR20220162019A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20230066194A (ko) 반도체 메모리 소자 및 이의 제조 방법