TWI829436B - 半導體記憶體裝置 - Google Patents
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Abstract
本發明提供一種半導體記憶體裝置，包含：主動部分，由裝置隔離圖案界定，主動部分包含位於主動部分的中心部分處的第一雜質區及位於主動部分的末端部分處的第二雜質區；字元線，設置於主動部分上且在第一方向上延伸；位元線，設置於字元線上且在與第一方向交叉的第二方向上延伸；位元線接觸件，設置於位元線與主動部分的第一雜質區之間；儲存節點接墊，設置於主動部分的第二雜質區上；以及儲存節點接觸件，設置於儲存節點接墊上且在位元線的一側處。
Description
相關申請案的交叉引用
本申請案基於且主張2022年4月5日在韓國智慧財產局申請的韓國專利申請案第10-2022-0042425號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露的實例實施例是關於一種半導體記憶體裝置及其製造方法。
由於其小型、多功能能力及/或低成本特性，半導體裝置被視為電子行業中的重要元件。隨著電子行業的進步，對具有更高整合密度的半導體裝置的需求不斷增加。為了增加半導體裝置的整合密度，有必要減小構成半導體裝置的圖案的線寬。然而，需要新的且昂貴的曝光技術來減小圖案的線寬，且因此變得難以增加半導體裝置的整合密度。因此，最近正在研究多種新技術以克服增加半導體記憶體裝置的整合密度的困難。
在習知動態隨機存取記憶體（dynamic random access memory；DRAM）裝置中，為了實現儲存節點接觸件與XP多晶矽之間的金屬接觸（亦即，減小電阻），有必要將XP多晶矽的雜質濃度維持為高值。此導致XP多晶矽中的雜質擴散至基底的主動部分中以導致閘極誘導汲極洩漏（gate induced drain leakage；GIDL）問題。
提供一種具有改良可靠度的半導體記憶體裝置。
提供一種製造具有改良可靠度的半導體記憶體裝置的方法。
額外態樣將部分地闡述於以下描述中且部分地將自描述顯而易見，或可藉由實踐所呈現實施例來獲悉。
根據實例實施例的態樣，一種半導體記憶體裝置可包含：主動部分，由裝置隔離圖案界定，主動部分包含位於主動部分的中心部分處的第一雜質區及位於主動部分的末端部分處的第二雜質區；字元線，設置於主動部分上且在第一方向上延伸；位元線，設置於字元線上且在與第一方向交叉的第二方向上延伸；位元線接觸件，設置於位元線與主動部分的第一雜質區之間；儲存節點接墊，設置於主動部分的第二雜質區上；儲存節點接觸件，設置於儲存節點接墊上且在位元線的一側處；以及歐姆接觸層，設置於第一雜質區與位元線之間的第一區及第二雜質區與儲存節點接觸件之間的第二區中的至少一者中，其中歐姆接觸層可包含二維材料。
根據實例實施例的態樣，一種半導體記憶體裝置可包含：主動部分，由裝置隔離圖案界定，主動部分包含第一雜質區及第二雜質區；字元線，設置於主動部分上且在第一方向上延伸；位元線，設置於字元線上且在與第一方向交叉的第二方向上延伸；位元線接觸件，設置於位元線與主動部分的第一雜質區之間；儲存節點接墊，設置於主動部分的第二雜質區上；以及儲存節點接觸件，設置於儲存節點接墊上且在位元線的一側處。位元線接觸件及儲存節點接墊可包含金屬材料，位元線接觸件可與主動部分的第一雜質區豎直地間隔開，且儲存節點接墊可與主動部分的第二雜質區豎直地間隔開。
根據實例實施例的態樣，一種半導體記憶體裝置可包含：裝置隔離圖案，界定包含第一雜質區及第二雜質區的主動部分；字元線，在第一方向上延伸以與主動部分交叉；位元線，與第一雜質區豎直地重疊，所述位元線設置於字元線上，且在與第一方向交叉的第二方向上延伸；位元線接觸件，設置於位元線及第一雜質區之間；位元線封蓋圖案，在位元線接觸件上；儲存節點接墊，在第二雜質區上；第一歐姆接觸層，在儲存節點接墊上；儲存節點接觸件，設置於位元線的一側處且鄰近於第一歐姆接觸層；著陸接墊，在儲存節點接觸件上；填隙絕緣圖案，設置於儲存節點接墊與位元線接觸件之間；以及位元線間隔物，設置於位元線與儲存節點接觸件之間。第一歐姆接觸層可包含石墨烯、過渡金屬二硫族化物以及黑磷中的至少一者。
現將參考隨附圖式更充分地描述本揭露的實例實施例，在隨附圖式中繪示實例實施例。
圖1為示出根據實例實施例的半導體記憶體裝置的圖。圖2A為根據實例實施例的沿著圖1的線A-A'截取的橫截面圖。圖2B為根據實例實施例的沿著圖1的線B-B'截取的橫截面圖。
參考圖1、圖2A以及圖2B，半導體記憶體裝置100可包含基底301。在實施例中，半導體記憶體裝置100可為揮發性記憶體，諸如動態隨機存取記憶體（DRAM）裝置及靜態RAM（static RAM；SRAM），或非揮發性記憶體，諸如相變RAM（phase change；PRAM）、磁性RAM（magnetic RAM；MRAM）、電阻RAM（resistance RAM；ReRAM）、鐵電RAM（ferroelectric RAM；FRAM）、NOR快閃記憶體等。
基底301可由半導體材料形成或包含半導體材料。舉例而言，基底301可為矽基底、鍺基底或矽鍺基底。裝置隔離圖案302可安置於基底301中以界定主動部分ACT。主動部分ACT中的各者可具有隔離形狀。當在平面圖中檢視時，主動部分ACT中的各者可為在第一方向X1上延伸的條形部分。主動部分ACT可對應於基底301的由裝置隔離圖案302圍封的部分。主動部分ACT可配置為在第一方向X1上彼此平行，且各主動部分ACT可安置為具有位於另一主動部分ACT的中心附近的末端部分。在實施例中，裝置隔離圖案302可由氧化矽、氮氧化矽或氮化矽中的至少一者形成或包含其中的至少一者，且可具有單層結構或多層結構。
字元線WL可設置為與主動部分ACT交叉。字元線WL可安置於凹槽中，所述凹槽形成於裝置隔離圖案302及主動部分ACT中。字元線WL可平行於與第一方向X1交叉的第二方向X2。字元線WL可由導電材料形成或包含導電材料。閘極介電層307可安置於字元線WL中的各者與凹槽中的各者的內部表面之間。凹槽可形成為在裝置隔離圖案302中具有相對較大深度且在主動部分ACT中具有相對較小深度。閘極介電層307可由熱氧化物、氧化矽、氮氧化矽或高k介電質中的至少一者形成或包含其中的至少一者。字元線WL中的各者可具有不均勻底部表面。
位於各對字元線WL之間的第一雜質區3d可安置於主動部分ACT中的各者的一部分中，且一對第二雜質區3b可分別安置於主動部分ACT中的各者的相對邊緣區中。第一雜質區3d可對應於共同源極區，且第二雜質區3b可對應於汲極區。字元線WL中的各者以及與其相鄰的第一雜質區3d及第二雜質區3b可構成電晶體。由於字元線WL安置於凹槽GR中，因此在字元線WL下方的通道區的通道長度可在受限平面區域內增加。
字元線WL的頂部表面可低於主動部分ACT的頂部表面。字元線封蓋圖案310可安置於字元線WL中的各者上。字元線封蓋圖案310可具有在字元線WL的長度方向上延伸的線形狀且可覆蓋字元線WL的全部頂部表面。字元線封蓋圖案310可填充字元線WL上的凹槽。字元線封蓋圖案310可由例如氮化矽形成或包含例如氮化矽。閘極介電層307可延伸至字元線封蓋圖案310與裝置隔離圖案302之間以及字元線封蓋圖案310與基底301之間的區中。
位元線BL可安置於基底301上。位元線BL可安置為與字元線封蓋圖案310及字元線WL交叉。如圖2A中所繪示，位元線BL可平行於與第一方向X1及第二方向X2交叉的第三方向X3。在下文中，垂直於第一方向X1、第二方向X2以及第三方向X3的方向將稱為第四方向X4。位元線BL可包含依序堆疊的位元線擴散防止圖案331及位元線互連圖案333。位元線擴散防止圖案331可由鈦、氮化鈦、氮化矽鈦、鉭、氮化鉭或氮化鎢中的至少一者形成或包含其中的至少一者。位元線互連圖案333可由例如金屬材料（例如，鎢、鈦、鋁、銅、釕、銥或鉬）中的至少一者形成或包含其中的至少一者。位元線封蓋圖案337可安置於位元線BL中的各者上。位元線封蓋圖案337可由絕緣材料（例如，氮化矽）形成或包含絕緣材料。
儲存節點接墊XP可安置於具有第二雜質區3b的主動部分ACT上。儲存節點接墊XP可由摻雜多晶矽形成或包含摻雜多晶矽。
接墊分離圖案38可插入於儲存節點接墊XP之間。接墊分離圖案38可由例如氮化矽形成或包含例如氮化矽。
層間絕緣圖案420可包含依序堆疊的第一層間絕緣圖案407及第二層間絕緣圖案409。第二層間絕緣圖案409的側表面可對準至位元線BL的側表面。第一層間絕緣圖案407在第二方向X2上的寬度可大於第二層間絕緣圖案409的寬度。第一層間絕緣圖案407的側表面可對準至第一間隔物323的側表面。第一層間絕緣圖案407及第二層間絕緣圖案409可由絕緣材料形成或包含絕緣材料，所述絕緣材料相對於彼此具有蝕刻選擇性。舉例而言，第一層間絕緣圖案407及第二層間絕緣圖案409可由不同材料形成或包含不同材料。在實施例中，第一層間絕緣圖案407可由氧化矽形成或包含氧化矽。第二層間絕緣圖案409可由氮化矽形成或包含氮化矽。
位元線接觸件DC可安置於與位元線BL交叉的凹陷區R中。位元線接觸件DC可由多晶矽形成或包含多晶矽。位元線接觸件DC可由摻雜或未摻雜多晶矽形成或包含摻雜或未摻雜多晶矽。位元線接觸件DC可將第一雜質區3d電連接至位元線BL。下部填隙絕緣圖案341可安置於凹陷區R的未安置有位元線接觸件DC的一部分中。下部填隙絕緣圖案341可由氮化矽或氮氧化矽形成或包含氮化矽或氮氧化矽。
位元線BL及位元線封蓋圖案337的側表面可用位元線間隔物SP覆蓋。位元線間隔物SP可包含間隔物襯裡321、第一間隔物323以及第二間隔物325。間隔物襯裡321、第一間隔物323以及第二間隔物325中的各者可獨立地由氧化矽、氮化矽、氮氧化矽或碳氧化矽中的一者形成或包含其中的一者。
在實施例中，間隔物襯裡321及第一間隔物323可由相同材料（例如，氧化矽）形成或包含相同材料。替代地，間隔物襯裡321可具有相對於第一間隔物323具有蝕刻選擇性的材料，且在此情況下，間隔物襯裡321可由氮化矽形成或包含氮化矽，且第一間隔物323可由氧化矽形成或包含氧化矽。
第二間隔物325可由相對於第一間隔物323具有蝕刻選擇性的絕緣材料（例如，氮化矽）形成或包含絕緣材料。
可延伸間隔物襯裡321以保形地覆蓋底部表面的一部分、凹陷區R的側表面、位元線接觸件DC的側表面以及儲存節點接墊XP的側表面。填隙絕緣圖案341可位於間隔物襯裡321上以填充凹陷區R。第二間隔物325可具有低於第一間隔物323的底部末端的底部末端。
多個節點分離圖案可安置於位元線間隔物SP的鄰近者之間。在位元線間隔物SP之間，節點分離圖案可經配置以形成單一行且彼此間隔開。節點分離圖案可與字元線WL重疊。儲存節點接觸孔BCH可界定於位元線間隔物SP之間以及節點分離圖案之間。節點分離圖案可由絕緣材料（例如，氧化矽）形成或包含絕緣材料。
儲存節點接觸件BC可插入於位元線BL中的鄰近者之間。儲存節點接觸件BC可經組態於位元線BL中的鄰近者之間的儲存節點接觸孔BCH中。
儲存節點接觸件BC可包含接觸金屬圖案311以及經設置以圍封接觸金屬圖案311的側表面及底部表面的接觸擴散防止圖案313。可設置接觸擴散防止圖案313以保形地覆蓋儲存節點接觸孔BCH的側表面及底部表面。接觸金屬圖案311及接觸擴散防止圖案313兩者可由金屬材料中的至少一者形成或包含金屬材料中的至少一者。接觸擴散防止圖案313可由例如鈦、氮化鈦、氮化矽鈦、鉭、氮化鉭或氮化鎢中的至少一者形成或包含其中的至少一者。接觸金屬圖案311可由金屬材料（例如，鎢、鋁及銅）中的至少一者形成或包含金屬材料中的至少一者。接觸擴散防止圖案313可具有圓形底部表面。接觸金屬圖案311可具有圓形底部表面。
第一歐姆接觸層309可插入於儲存節點接觸件BC與儲存節點接墊XP之間。舉例而言，第一歐姆接觸層309可由二維材料中的至少一者形成或包含二維材料中的至少一者。二維材料可指原子經配置以形成單一層的材料。在實施例中，二維材料可包含石墨烯、過渡金屬二硫族化物（transition metal dichalcogenides；TMDC）或黑磷（black phosphorus；BP）中的至少一者。第一歐姆接觸層309可具有圓形部分。替代地，第一歐姆接觸層309可具有圓形底部表面。與第一歐姆接觸層309接觸的儲存節點接墊XP的接觸表面（或頂部表面）亦可具有圓形形狀。
第一歐姆接觸層309可由二維材料（例如，石墨烯）形成或包含二維材料。在此情況下，第一歐姆接觸層309可具有低肖特基（Schottky）障壁及低電阻。在第一歐姆接觸層309插入於儲存節點接觸件BC與第二雜質區3b上的儲存節點接墊XP之間的情況下，由於第一歐姆接觸層309的低電阻，在高雜質濃度下維持儲存節點接墊XP可為不必要的。因此，本文中所揭露的半導體裝置可防止儲存節點接墊XP中的雜質擴散至第二雜質區3b中，且藉此改良半導體記憶體裝置100的可靠度。
著陸接墊LP可分別設置於儲存節點接觸件BC上。當在平面圖中檢視時，著陸接墊LP可彼此間隔開且可具有隔離島狀物形狀。可設置六個著陸接墊LP以形成圍封一個著陸接墊LP的規則六邊形形狀。可配置著陸接墊LP以形成蜂巢形狀。
資料儲存圖案DSP可分別安置於著陸接墊LP上。資料儲存圖案DSP可為包含底部電極、介電層以及頂部電極的電容器。在此情況下，半導體記憶體裝置100可為DRAM裝置。替代地，資料儲存圖案DSP可包含磁性穿隧接面圖案。在此情況下，半導體記憶體裝置100可為MRAM裝置。在實施例中，資料儲存圖案DSP可由相變材料或可變電阻材料形成或包含相變材料或可變電阻材料。在此情況下，半導體記憶體裝置100可為PRAM裝置或ReRAM裝置。
在圖2B中所繪示的部分B-B'中，接觸絕緣圖案DCL可插入於安置於位元線BL下方的位元線接觸件DC與字元線封蓋圖案310之間。接觸絕緣圖案DCL可包含第一接觸絕緣圖案403及第二接觸絕緣圖案405。第一接觸絕緣圖案403可與字元線封蓋圖案310的側表面及層間絕緣圖案420的側表面接觸，所述側表面為下文將描述的接觸孔DCH的側表面。第二接觸絕緣圖案405可與位元線接觸件DC的側表面接觸。第一接觸絕緣圖案403可覆蓋第二接觸絕緣圖案405的底部表面。第一接觸絕緣圖案403及第二接觸絕緣圖案405可由彼此不同的材料形成或包含彼此不同的材料。舉例而言，第一接觸絕緣圖案403可由氮化矽形成或包含氮化矽，且第二接觸絕緣圖案405可由氧化矽形成或包含氧化矽。
圖2C為根據實例實施例的沿著圖1的線A-A'截取的橫截面圖。圖2C的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖2C，當半導體記憶體裝置100在第二方向X2上量測時，位元線接觸件DC的下部部分的寬度可大於上部部分的寬度。位元線接觸件DC的下部部分可完全覆蓋第一雜質區3d。位元線接觸件DC可在下部部分附近具有圓形部分。因此，間隔物襯裡321的下部部分亦可為圓形的。
第一接觸絕緣圖案403可插入於裝置隔離圖案302與填隙絕緣圖案341之間。第一接觸絕緣圖案403的末端部分可鄰近於位元線接觸件DC，且相對末端部分可鄰近於儲存節點接墊XP。間隔物襯裡321的一部分可插入於第一接觸絕緣圖案403與填隙絕緣圖案341之間。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I、圖3J以及圖3K為依序示出根據實例實施例的製造半導體記憶體裝置的製程的橫截面圖。
參考圖3A，裝置隔離圖案302可形成於基底301中。因此，可界定主動部分ACT。詳言之，裝置隔離溝槽可形成於基底301中，且可形成裝置隔離圖案302以填充裝置隔離溝槽。
主動部分ACT及裝置隔離圖案302可經圖案化以形成凹槽。字元線WL可分別形成於凹槽中（例如，參見2B）。各對字元線WL可形成為與主動部分ACT中的各者交叉。在形成字元線WL之前，閘極介電層可形成於凹槽的內部表面上。可使字元線WL凹陷以具有低於主動部分ACT的頂部表面的頂部表面。絕緣層（例如，氮化矽層）可形成於基底301上以填充凹槽，且可經蝕刻以在字元線WL中的各者上形成字元線封蓋圖案310。第一雜質區3b及第二雜質區3d可藉由使用字元線封蓋圖案310及裝置隔離圖案302作為遮罩而將雜質注入至主動部分ACT中來形成。
導電層可形成於基底301上。在實施例中，導電層可為摻雜多晶矽層。可蝕刻導電層以形成導電圖案20p及其間的間隙區。可形成間隙區以部分地暴露裝置隔離圖案302、主動部分ACT以及閘極介電層。可形成接墊分離層以填充間隙區，且可執行回蝕製程以在間隙區中形成接墊分離圖案38。當在平面視圖中檢視時，接墊分離圖案38可具有晶格形狀。
參考圖3B，第一層間絕緣層至第三層間絕緣層可依序堆疊於導電圖案20p及接墊分離圖案38上。在實施例中，第一層間絕緣層可由氧化矽形成或包含氧化矽，第二層間絕緣層可由氮化矽形成或包含氮化矽，且第三層間絕緣層可由氧化矽形成或包含氧化矽。遮罩圖案430可形成於第三層間絕緣層上。遮罩圖案430的厚度可大於第一層間絕緣層至第三層間絕緣層的總厚度。遮罩圖案430可由多晶矽或氮化矽形成或包含多晶矽或氮化矽。
可形成接觸孔DCH以藉由使用遮罩圖案430作為蝕刻遮罩而在第一雜質區3d上蝕刻第一層間絕緣層至第三層間絕緣層來暴露第一雜質區3d。由於第一層間絕緣層至第三層間絕緣層的蝕刻，可形成包含第一層間絕緣圖案407、第二層間絕緣圖案409以及第三層間絕緣圖案411的層間絕緣圖案420。亦可蝕刻鄰近於接墊分離圖案38的導電圖案20p以形成儲存節點接墊XP。
參考圖3C，接觸絕緣層及犧牲層可依序且保形地形成於基底301上，且可對接觸絕緣層及犧牲層執行非等向性蝕刻製程以形成依序覆蓋接觸孔DCH的內側表面的第一接觸絕緣圖案403及第二接觸絕緣圖案405。第一絕緣圖案403及第二接觸絕緣圖案405可由相對於彼此具有蝕刻選擇性的材料形成或包含所述材料。舉例而言，第一接觸絕緣圖案403可由氮化矽形成或包含氮化矽，且第二接觸絕緣圖案405可由氧化矽形成或包含氧化矽。其後，多晶矽間隔物333a可形成於第二接觸絕緣圖案405上。詳言之，多晶矽間隔物333a可藉由形成多晶矽襯裡且蝕刻多晶矽襯裡而形成。
其後，多晶矽層PSL可形成於基底301上。多晶矽層PSL可摻雜有雜質。多晶矽層PSL可填充接觸孔DCH。
參考圖3D，可藉由回蝕製程移除多晶矽層PSL的至少一部分。由於多晶矽層PSL的蝕刻製程，可形成多晶矽圖案PSP。
可移除遮罩圖案430，且可移除第三層間絕緣圖案411。另外，可執行濕式清洗或蝕刻製程以移除第一接觸絕緣圖案403及第二接觸絕緣圖案405的突出部分。
參考圖3E，可依序形成位元線擴散障壁層331L、位元線互連層333L以及位元線封蓋層337L。位元線擴散障壁層331L可形成為具有與多晶矽圖案PSP的頂部表面及第二層間絕緣圖案409的頂部表面共面的底部表面。
參考圖3F，可依序蝕刻位元線封蓋層337L、位元線互連層333L以及位元線擴散障壁層331L以暴露第二層間絕緣圖案409的頂部表面且形成位元線封蓋圖案337及位元線BL。在位元線BL下方，可存在填充接觸孔DCH的多晶矽圖案PSP。多晶矽圖案PSP可稱為初步位元線接觸件PSP。可形成第一保護間隔物413及第二保護間隔物415以依序覆蓋位元線封蓋圖案337及位元線BL的側表面。第一保護間隔物413及第二保護間隔物415可由相對於彼此具有蝕刻選擇性的材料形成或包含所述材料。第二保護間隔物415可由與第二接觸絕緣圖案405相同的材料形成或包含所述材料。第一保護間隔物413可由相對於位元線封蓋圖案337及第二層間絕緣圖案409具有蝕刻選擇性的材料形成或包含所述材料。在實施例中，第一保護間隔物413可由碳氧化矽形成或包含碳氧化矽。
參考圖3G，可移除第二接觸絕緣圖案405以在初步位元線接觸件PSP與第一接觸絕緣圖案403之間形成空隙區VD。在此步驟中，亦可移除由與第二接觸絕緣圖案405相同的材料形成的第二保護間隔物415。因此，可暴露第一保護間隔物413的側表面。第一保護間隔物413可保護位元線封蓋圖案337及位元線BL。
參考圖3G及圖3H，可移除第一保護間隔物413。可藉由使用位元線封蓋圖案337作為蝕刻遮罩而蝕刻初步位元線接觸件PSP來形成位元線接觸件DC。由於空隙區VD的存在，用於蝕刻初步位元線接觸件PSP的蝕刻劑可易於供應至接觸孔DCH中，且因此，位元線接觸件DC可形成為具有均一寬度而不管豎直高度。第一接觸絕緣圖案403可保護儲存節點接墊XP且可防止儲存節點接墊XP被蝕刻。在實施例中，可在蝕刻製程期間移除覆蓋儲存節點接墊XP的側表面的第一接觸絕緣圖案403。在蝕刻製程期間，亦可蝕刻第二層間絕緣圖案409以暴露第一層間絕緣圖案407的頂部表面。
參考圖3I，間隔物襯裡321可形成於基底301上以用位元線接觸件DC保形地覆蓋結構。絕緣填隙層（未繪示）可形成於間隔物襯裡321上以填充接觸孔DCH。可藉由對絕緣填隙層執行回蝕製程而在接觸孔DCH中形成填隙絕緣圖案341。第一間隔物層可保形地形成於基底301上，且可經回蝕以形成覆蓋間隔物襯裡321的側表面的第一間隔物323。亦可蝕刻第一層間絕緣圖案407以暴露儲存節點接墊XP的頂部表面。另外，可部分地暴露填隙絕緣圖案341及間隔物襯裡321。第二間隔物層可保形地形成於基底301上，且可經回蝕以形成覆蓋第一間隔物323的側表面的第二間隔物325。因此，可形成位元線間隔物SP。犧牲填隙層可形成於基底301上以填充位元線BL之間的空間，且因此，犧牲填隙圖案42可形成於位元線BL之間。在實施例中，犧牲填隙圖案42可由氧化矽、正矽酸四乙酯或東燃矽氮烷中的至少一者形成或包含其中的至少一者。犧牲填隙圖案42可與儲存節點接墊XP重疊。節點分離層可形成於基底301的頂部表面上以填充節點分離孔，且接著可經回蝕以形成節點分離圖案。節點分離圖案可由例如氧化矽形成或包含例如氧化矽。
參考圖3J，可移除插入於位元線BL之間的犧牲填隙圖案42以暴露填隙絕緣圖案341及儲存節點接墊XP。可執行蝕刻製程以蝕刻填隙絕緣圖案341及儲存節點接墊XP的位元線BL之間的部分，且因此，可形成儲存節點接觸孔BCH以暴露儲存節點接墊XP。
參考圖3K，第一歐姆接觸層309可形成於儲存節點接墊XP上以及儲存節點接觸孔BCH中。第一歐姆接觸層309可藉由沈積製程形成。詳言之，第一歐姆接觸層309可藉由化學氣相沈積（chemical vapor deposition；CVD）方法、物理氣相沈積（physical vapor deposition；PVD）方法或原子層沈積（atomic layer deposition；ALD）方法形成。第一歐姆接觸層309可由二維材料形成或包含二維材料。作為實例，二維材料可包含石墨烯、過渡金屬二硫族化物或黑磷中的至少一者。
參考圖3K及圖2A，接觸擴散障壁層可保形地形成於基底301上，且接觸金屬層可形成於接觸擴散障壁層上以填充儲存節點接觸孔BCH。接觸擴散障壁層及接觸金屬層兩者可由金屬材料中的至少一者形成或包含金屬材料中的至少一者，且可藉由沈積製程形成，所述沈積製程在比退火製程中的溫度（例如，在約1000℃的溫度下）更低的溫度（例如，數百攝氏度，特別是約300℃至400℃）下執行，且在此情況下，本文中所揭露的製程可減少製程故障發生的機率及/或防止製程故障發生。
此後，可執行CMP製程以暴露位元線封蓋圖案337的頂部表面且形成接觸擴散防止圖案313及接觸金屬圖案311。接觸擴散防止圖案313可包含接觸擴散障壁層的一部分。接觸金屬圖案311可包含接觸金屬層的一部分。接觸擴散防止圖案313及接觸金屬圖案311可形成儲存節點接觸件BC。導電層可形成於儲存節點接觸件BC及位元線封蓋圖案337上，且接著可經蝕刻以形成著陸接墊LP及著陸接墊LP之間的溝槽。著陸接墊分離圖案LPS可藉由用絕緣層填充溝槽且對絕緣層執行回蝕或CMP製程而形成。資料儲存圖案DSP可形成於著陸接墊LP上。因此，可製造半導體記憶體裝置100。
圖4A及圖4B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。根據圖4A及圖4B的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖4A及圖4B，根據本揭露的實施例的半導體記憶體裝置110可更包含插入於位元線接觸件DC與第一雜質區3d之間的第二歐姆接觸層350。根據本揭露的實施例，位元線接觸件DC可由金屬材料中的至少一者形成或包含金屬材料中的至少一者。舉例而言，位元線接觸件DC可由鎢、鈦、鋁、銅、釕、銥或鉬中的至少一者形成或包含其中的至少一者。
第二歐姆接觸層350可插入於第一雜質區3d與位元線接觸件DC之間。第二歐姆接觸層350的側表面可鄰近於接觸絕緣圖案DCL的側表面。第一雜質區3d及位元線接觸件DC可在第四方向X4上彼此間隔開，其中第二歐姆接觸層350插入於第一雜質區3d與位元線接觸件DC之間。
第二歐姆接觸層350可由如第一歐姆接觸層309的二維材料形成或包含所述二維材料。第二歐姆接觸層350可由石墨烯、過渡金屬二硫族化物或BP中的至少一者形成或包含其中的至少一者。
由於位元線接觸件DC包含金屬材料且第二歐姆接觸層350插入於第一雜質區3d與位元線接觸件DC之間，因此包含雜質區的電流路徑的電阻可減小。因此，可改良半導體裝置110的可靠度。
圖5為示出根據實例實施例的製造圖4A的半導體記憶體裝置的製程的橫截面圖。
參考圖3C及圖5，在接觸孔DCH的側表面上形成第一接觸絕緣圖案403、第二接觸絕緣圖案405以及多晶矽間隔物333a之後，可形成第二歐姆接觸層350以覆蓋接觸孔DCH的底部表面。多晶矽層PSL可形成於第二歐姆接觸層350上。第二歐姆接觸層350可藉由形成第二歐姆接觸層且對第二歐姆接觸層執行回蝕製程而形成。第二歐姆接觸層350可形成為具有鄰近於第一接觸絕緣圖案403的側表面及第二接觸絕緣圖案405的側表面的側表面。後續製程可以與參考圖3D至圖3K所描述的製程實質上相同的方式執行。
圖6A及圖6B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。根據圖6A及圖6B的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
位元線金屬圖案354可插入於位元線接觸件DC與位元線BL之間。第三歐姆接觸層352可插入於位元線接觸件DC與位元線金屬圖案354之間。第三歐姆接觸層352的側表面及位元線金屬圖案354的側表面可鄰近於間隔物襯裡321的側表面。此外，第三歐姆接觸層352的側表面及位元線金屬圖案354的側表面可鄰近於接觸絕緣圖案DCL的側表面。
第三歐姆接觸層352可由石墨烯、TMDC或BP中的至少一者形成或包含其中的至少一者。位元線金屬圖案354可由鎢、鈦、鋁、銅、釕、銥或鉬中的至少一者形成或包含其中的至少一者。
圖7A及圖7B為示出根據實例實施例的製造圖6A的半導體記憶體裝置的製程的橫截面圖。
參考圖3C、圖3D以及圖7A，藉由調整蝕刻製程的製程時間，多晶矽圖案PSP的頂部表面可置放於低於圖3D的多晶矽圖案PSP的頂部表面的層級處。可考慮到半導體記憶體裝置120的技術要求而調整多晶矽圖案PSP的頂部表面的層級。
參考圖7B，第三歐姆接觸層352及位元線金屬圖案354可依序形成於多晶矽圖案PSP上。第三歐姆接觸層352可藉由沈積第三歐姆接觸層且對第三歐姆接觸層執行回蝕製程而形成。位元線金屬圖案354可藉由沈積位元線金屬層且對位元線金屬層執行回蝕製程而形成。後續製程可以與參考圖3D至圖3K所描述的製程實質上相同的方式執行。
圖8為示出根據本揭露的實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。根據圖8的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖8，第四歐姆接觸層362可插入於第二雜質區3b與儲存節點接墊XP之間。儲存節點多晶矽圖案360可插入於第四歐姆接觸層362與第二雜質區3b之間。第四歐姆接觸層362及儲存節點多晶矽圖案360可在第四方向X4上與儲存節點接墊XP重疊。可形成儲存節點多晶矽圖案360以覆蓋裝置隔離圖案302的頂部表面的一部分。儲存節點多晶矽圖案360的側表面及第四歐姆接觸層362的側表面可鄰近於接墊分離圖案38的側表面及間隔物襯裡321的側表面。
在實施例中，儲存節點多晶矽圖案360可由摻雜多晶矽材料形成或包含摻雜多晶矽材料。第四歐姆接觸層362可由石墨烯、過渡金屬二硫族化物或黑磷中的至少一者形成或包含其中的至少一者。
不同於圖2A的先前實施例，儲存節點接墊XP可由金屬材料形成或包含金屬材料。在實施例中，金屬材料可由鎢、鈦、鋁、銅、釕、銥或鉬中的至少一者形成。由於儲存節點接墊XP包含金屬材料且第四歐姆接觸層362插入於第二雜質區3b與儲存節點接墊XP之間，因此包含雜質區的電流路徑的電阻可減小。因此，半導體裝置及用於形成本文中所揭露的半導體裝置的製程可改良半導體裝置130的可靠度。
圖9為示出根據實例實施例的製造圖8的半導體記憶體裝置的製程的橫截面圖。
參考圖3A及圖9，在基底301上形成導電層之前，可依序形成儲存節點多晶矽圖案層及第四歐姆接觸層。導電層的厚度可小於圖3A的導電層的厚度。此後，可蝕刻導電層、儲存節點多晶矽圖案層以及第四歐姆接觸層以形成導電圖案20p、儲存節點多晶矽圖案360P、第四歐姆接觸圖案362P以及間隙區。後續製程可以與參考圖3B至圖3K所描述的製程實質上相同的方式執行。
圖10為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。根據圖10的半導體記憶體裝置140可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖10，第五歐姆接觸層370可插入於第二雜質區3b與儲存節點接墊XP之間。可形成第五歐姆接觸層370以覆蓋第二雜質區3b的頂部表面。第五歐姆接觸層370可覆蓋儲存節點接墊XP的整個底部表面及側表面的至少一部分。儲存節點接墊XP及第二雜質區3b可彼此間隔開，其中第五歐姆接觸層370插入於儲存節點接墊XP與第二雜質區3b之間。
圖11為示出根據實例實施例的製造圖10的半導體記憶體裝置的製程的橫截面圖。
參考圖3A及圖11，在基底301上形成導電層之前，可部分地蝕刻第二雜質區3b。由於蝕刻製程，第二雜質區3b的頂部表面可位於低於圖3A的第二雜質區3b的頂部表面的層級處。此後，第五歐姆接觸層370可藉由沈積第五歐姆接觸層且對第五歐姆接觸層執行回蝕製程而形成。第五歐姆接觸層370可覆蓋第二雜質區3b的頂部表面及裝置隔離圖案302的側表面的部分。後續製程可以與參考圖3B至圖3K所描述的製程實質上相同的方式執行。
圖12為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。根據圖12的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖12，第五歐姆接觸層370可插入於第二雜質區3b與儲存節點接墊XP之間。裝置隔離圖案302的頂部表面可低於第二雜質區3b的頂部表面。第五歐姆接觸層370可覆蓋第二雜質區3b的頂部表面、第二雜質區3b的上部部分的側表面的一部分以及裝置隔離圖案302的頂部表面的一部分。在實施例中，第五歐姆接觸層370可不覆蓋裝置隔離圖案302的頂部表面，儘管未在圖式中繪示。儲存節點接墊XP及第二雜質區3b可彼此間隔開，其中第五歐姆接觸層370插入於儲存節點接墊XP與第二雜質區3b之間。
圖13為示出根據實例實施例的製造圖12的半導體記憶體裝置的製程的橫截面圖。
參考圖3A及圖13，在基底301上形成導電層之前，可部分地移除裝置隔離圖案302。可使用回蝕製程或清洗製程來執行裝置隔離圖案302的部分移除。裝置隔離圖案302的頂部表面可位於低於圖3A的實施例中的頂部表面的層級處。此後，可沈積第五歐姆接觸層370a。在形成圖3B的接觸孔DCH的步驟中，可蝕刻第五歐姆接觸層370a以形成第五歐姆接觸層370。後續製程可以與參考圖3B至圖3K所描述的製程實質上相同的方式執行。
圖14為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。根據圖14的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖14，第六歐姆接觸層380可插入於第一雜質區3d與位元線接觸件DC之間。不同於圖4A的第二歐姆接觸層350，圖14的第六歐姆接觸層380可具有向上凸出形狀。第六歐姆接觸層380可覆蓋第一雜質區3d的頂部表面及第一雜質區3d的上部部分的側表面的一部分。位元線接觸件DC及第一雜質區3d可彼此間隔開，其中第六歐姆接觸層380插入於位元線接觸件DC與第一雜質區3d之間。
圖15為示出根據實例實施例的製造圖14的半導體記憶體裝置的製程的橫截面圖。
參考圖3B及圖15，在接觸孔DCH的形成之後，可部分地蝕刻鄰近於第一雜質區3d的裝置隔離圖案302。蝕刻製程可使用乾式蝕刻製程來執行。在蝕刻製程之後，第六歐姆接觸層380可藉由沈積第六歐姆接觸層且對第六歐姆接觸層執行回蝕製程而形成。後續製程可以與參考圖3C至圖3K所描述的製程實質上相同的方式執行。
圖16A及圖16B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。根據圖16A及圖16B的半導體記憶體裝置可具有與參考圖1、圖2A以及圖2B所描述的特徵實質上相同的特徵，且因此，可省略對其的重疊描述。
參考圖16A及圖16B，第六歐姆接觸層380可插入於位元線接觸件DC與第一雜質區3d之間。不同於圖14的第六歐姆接觸層380，圖16A及圖16B的第六歐姆接觸層380可具有向下凸出形狀。第六歐姆接觸層380可覆蓋位元線接觸件DC的底部表面及位元線接觸件DC的下部部分的側表面的一部分。位元線接觸件DC及第一雜質區3d可彼此間隔開，其中第六歐姆接觸層380插入於位元線接觸件DC與第一雜質區3d之間。
圖17為示出根據實例實施例的製造圖16A的半導體記憶體裝置的製程的橫截面圖。
參考圖3B及圖17，在接觸孔DCH的形成之後，可蝕刻第一雜質區3d的一部分。此後，第六歐姆接觸層380可藉由沈積第六歐姆接觸層且對第六歐姆接觸層執行回蝕製程而形成。後續製程可以與參考圖3C至圖3K所描述的製程實質上相同的方式執行。
根據本揭露的實施例，一種半導體裝置可包含由裝置隔離圖案界定的主動部分，且主動部分可包含第一雜質區及第二雜質區。歐姆接觸層可安置於第一雜質區與位元線之間以及第二雜質區與儲存節點接觸件之間的區中的至少一者中。歐姆接觸層可包含二維材料（例如，石墨烯）。在此情況下，歐姆接觸層可具有低肖特基障壁及低電阻。在歐姆接觸層插入於儲存節點接觸件與第二雜質區上的儲存節點接墊之間的情況下，由於歐姆接觸層的低電阻，在高雜質濃度下形成儲存節點接墊可為不必要的。因此，半導體裝置及用於形成本文中所揭露的半導體裝置的製程可防止儲存節點接墊中的雜質擴散至第二雜質區中，且藉此改良半導體裝置的可靠度。
在實施例中，位元線接觸件及儲存節點接墊中的各者可由金屬材料形成或包含金屬材料。在歐姆接觸層分別插入於第一雜質區與位元線接觸件之間以及第二雜質區與儲存節點接墊之間的情況下，半導體裝置及用於形成本文中所揭露的半導體裝置的製程可減小半導體裝置的電阻。
雖然已特別地繪示及描述實例實施例，但所屬領域中具有通常知識者將理解，可在不脫離所附申請專利範圍的精神及範疇的情況下在本文中進行形式及細節的變化。
3b:第二雜質區
3d:第一雜質區
38:接墊分離圖案
20p:導電圖案
42:犧牲間隙填充圖案
100、110、120、140:半導體記憶體裝置
130:半導體裝置
301:基底
302:裝置隔離圖案
307:閘極介電層
309:第一歐姆接觸層
310:字元線封蓋圖案
311:接觸金屬圖案
313:接觸擴散防止圖案
321:間隔物襯裡
323:第一間隔物
325:第二間隔物
331:位元線擴散防止圖案
331L:位元線擴散障壁層
333:位元線互連圖案
333a:多晶矽間隔物
333L:位元線互連層
337:位元線封蓋圖案
337L:位元線封蓋層
341:下部填隙絕緣圖案
350:第二歐姆接觸層
352:第三歐姆接觸層
354:位元線金屬圖案
360:儲存節點多晶矽圖案
360P:儲存節點多晶矽圖案
362:第四歐姆接觸層
362P:第四歐姆接觸圖案
370、370a:第五歐姆接觸層
380:第六歐姆接觸層
403:第一接觸絕緣圖案
405:第二接觸絕緣圖案
407:第一層間絕緣圖案
409:第二層間絕緣圖案
411:第三層間絕緣圖案
413:第一保護間隔物
415:第二保護間隔物
420:層間絕緣圖案
430:遮罩圖案
A-A'、B-B':線
ACT:主動部分
BC:儲存節點接觸件
BCH:儲存節點接觸孔
BL:位元線
DC:位元線接觸件
DCH:接觸孔
DCL:接觸絕緣圖案
DSP:資料儲存圖案
LP:著陸接墊
LPS:著陸接墊分離圖案
GR:凹槽
PSL:多晶矽層
PSP:多晶矽圖案/初步位元線接觸件
R:凹陷區
SP:位元線間隔物
VD:空隙區
WL:字元線
X1:第一方向
X2:第二方向
X3:第三方向
X4:第四方向
XP:儲存節點接墊
本揭露的某些實例實施例的以上及其他態樣、特徵以及優勢將自結合隨附圖式進行的以下描述更顯而易見，在隨附圖式中：
圖1為示出根據實例實施例的半導體記憶體裝置的圖。
圖2A為根據實例實施例的沿著圖1的線A-A'截取的橫截面圖。
圖2B為根據實例實施例的沿著圖1的線B-B'截取的橫截面圖。
圖2C為根據實例實施例的沿著圖1的線A-A'截取的橫截面圖。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I、圖3J以及圖3K為依序示出根據實例實施例的製造半導體記憶體裝置的製程的橫截面圖。
圖4A及圖4B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。
圖5為示出根據實例實施例的製造圖4A的半導體記憶體裝置的製程的橫截面圖。
圖6A及圖6B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。
圖7A及圖7B為示出根據實例實施例的製造圖6A的半導體記憶體裝置的製程的橫截面圖。
圖8為示出根據本揭露的實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。
圖9為示出根據實例實施例的製造圖8的半導體記憶體裝置的製程的橫截面圖。
圖10為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。
圖11為示出根據實例實施例的製造圖10的半導體記憶體裝置的製程的橫截面圖。
圖12為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。
圖13為示出根據實例實施例的製造圖12的半導體記憶體裝置的製程的橫截面圖。
圖14為示出根據實例實施例的半導體記憶體裝置的沿著圖1的線A-A'截取的橫截面圖。
圖15為示出根據實例實施例的製造圖14的半導體記憶體裝置的製程的橫截面圖。
圖16A及圖16B為示出根據實例實施例的半導體記憶體裝置的分別沿著圖1的線A-A'及線B-B'截取的橫截面圖。
圖17為示出根據實例實施例的製造圖16A的半導體記憶體裝置的製程的橫截面圖。
3b:第二雜質區
3d:第一雜質區
38:接墊分離圖案
100:半導體記憶體裝置
301:基底
302:裝置隔離圖案
309:第一歐姆接觸層
311:接觸金屬圖案
313:接觸擴散防止圖案
321:間隔物襯裡
323:第一間隔物
325:第二間隔物
331:位元線擴散防止圖案
333:位元線互連圖案
337:位元線封蓋圖案
341:下部填隙絕緣圖案
407:第一層間絕緣圖案
409:第二層間絕緣圖案
420:層間絕緣圖案
A-A':線
ACT:主動部分
BC:儲存節點接觸件
BCH:儲存節點接觸孔
BL:位元線
DC:位元線接觸件
DSP:資料儲存圖案
LP:著陸接墊
LPS:著陸接墊分離圖案
R:凹陷區
SP:位元線間隔物
X2:第二方向
X3:第三方向
X4:第四方向
XP:儲存節點接墊
Claims (10)
- 一種半導體記憶體裝置，包括：主動部分，由裝置隔離圖案界定，所述主動部分包括位於所述主動部分的中心部分處的第一雜質區及位於所述主動部分的末端部分處的第二雜質區；字元線，設置於所述主動部分上且在第一方向上延伸；位元線，設置於所述字元線上且在與所述第一方向交叉的第二方向上延伸；位元線接觸件，設置於所述位元線與所述主動部分的所述第一雜質區之間；儲存節點接墊，設置於所述主動部分的所述第二雜質區上；儲存節點接觸件，設置於所述儲存節點接墊上且在所述位元線的一側處；以及歐姆接觸層，設置於所述第一雜質區與所述位元線之間的第一區及所述第二雜質區與所述儲存節點接觸件之間的第二區中的至少一者中，其中所述歐姆接觸層包括二維材料，其中所述儲存節點接墊在所述第二方向或與所述第二方向相反的方向上延伸超過所述第二雜質區。
- 如請求項1所述的半導體記憶體裝置，其中所述歐姆接觸層包括石墨烯、過渡金屬二硫族化物(transition metal dichalcogenides，TMDC)以及黑磷(black phosphorus，BP)中的至少一者。
- 如請求項1所述的半導體記憶體裝置，其中所述位 元線接觸件包括金屬材料，以及其中所述歐姆接觸層設置於所述第一雜質區與所述位元線接觸件之間。
- 如請求項1所述的半導體記憶體裝置，其中所述儲存節點接墊包括多晶矽。
- 如請求項4所述的半導體記憶體裝置，其中所述歐姆接觸層設置於所述儲存節點接墊與所述儲存節點接觸件之間。
- 如請求項1所述的半導體記憶體裝置，其中所述儲存節點接墊包括金屬材料。
- 如請求項6所述的半導體記憶體裝置，其中所述歐姆接觸層設置於所述儲存節點接墊與所述第二雜質區之間。
- 一種半導體記憶體裝置，包括：主動部分，由裝置隔離圖案界定，所述主動部分包括第一雜質區及第二雜質區；字元線，設置於所述主動部分上且在第一方向上延伸；位元線，設置於所述字元線上且在與所述第一方向交叉的第二方向上延伸；位元線接觸件，設置於所述位元線與所述主動部分的所述第一雜質區之間；儲存節點接墊，設置於所述主動部分的所述第二雜質區上；以及儲存節點接觸件，設置於所述儲存節點接墊上且在所述位元線的一側處，其中所述位元線接觸件及所述儲存節點接墊包括金屬材料， 其中所述位元線接觸件與所述主動部分的所述第一雜質區利用位於所述位元線接觸件與所述主動部分的所述第一雜質區之間的第一歐姆接觸層豎直地間隔開，其中所述儲存節點接墊與所述主動部分的所述第二雜質區利用位於所述儲存節點接墊與所述主動部分的所述第二雜質區之間的第二歐姆接觸層豎直地間隔開，其中所述儲存節點接墊在所述第二方向或與所述第二方向相反的方向上延伸超過所述第二雜質區。
- 如請求項8所述的半導體記憶體裝置，其中所述第一歐姆接觸層及所述第二歐姆接觸層包括石墨烯、過渡金屬二硫族化物以及黑磷中的至少一者。
- 一種半導體記憶體裝置，包括：裝置隔離圖案，界定包括第一雜質區及第二雜質區的主動部分；字元線，在第一方向上延伸以與所述主動部分交叉；位元線，與所述第一雜質區豎直地重疊，所述位元線設置於所述字元線上，且在與所述第一方向交叉的第二方向上延伸；位元線接觸件，設置於所述位元線與所述第一雜質區之間；位元線封蓋圖案，在所述位元線接觸件上；儲存節點接墊，在所述第二雜質區上；第一歐姆接觸層，在所述儲存節點接墊上；儲存節點接觸件，設置於所述位元線的一側處且鄰近於所述第一歐姆接觸層；著陸接墊，在所述儲存節點接觸件上； 填隙絕緣圖案，設置於所述儲存節點接墊與所述位元線接觸件之間；以及位元線間隔物，設置於所述位元線與所述儲存節點接觸件之間，其中所述第一歐姆接觸層包括石墨烯、過渡金屬二硫族化物以及黑磷中的至少一者，且其中所述儲存節點接墊在所述第二方向或與所述第二方向相反的方向上延伸超過所述第二雜質區。
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| US20220077154A1 (en) * | 2020-09-08 | 2022-03-10 | Samsung Electronics Co., Ltd. | Semiconductor devices having buried gates |
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- 2023-01-05 US US18/093,561 patent/US20230320080A1/en active Pending
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|---|---|---|---|---|
| US20220013467A1 (en) * | 2020-07-13 | 2022-01-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating thereof |
| US20220077154A1 (en) * | 2020-09-08 | 2022-03-10 | Samsung Electronics Co., Ltd. | Semiconductor devices having buried gates |
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|---|---|
| US20230320080A1 (en) | 2023-10-05 |
| CN116896867A (zh) | 2023-10-17 |
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