KR102238951B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 제1플러그; 상기 제1플러그 상의 비트라인; 상기 비트라인에 이웃하는 제1부분 및 상기 제1플러그에 이웃하는 제2부분을 포함하는 제2플러그; 상기 제2플러그의 제1부분과 비트라인 사이에 위치하는 제1더블에어갭; 상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제2더블에어갭; 상기 제1더블에어갭의 상부를 캡핑하는 캡핑층; 상기 제2플러그 상의 제3플러그; 및 상기 제3플러그 상의 메모리요소를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 제1플러그; 상기 제1플러그 상에서 상기 제1플러그와 접촉하며 어느 한 방향으로 연장되는 비트라인; 상기 비트라인에 이웃하는 제1부분 및 상기 제1플러그에 이웃하는 제2부분을 포함하는 제2플러그; 상기 제2플러그의 제1부분과 비트라인 사이에 위치하되, 상기 제2플러그의 제1부분을 에워싸는 제1에어갭과 상기 비트라인의 측벽에 평행하는 제2에어갭을 포함하는 더블에어갭; 및 상기 제1에어갭과 제2에어갭을 캡핑하는 캡핑층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 리세스된 제1표면과 리세스된 제2표면을 포함하는 기판; 상기 제1표면에 접속된 제1플러그; 상기 제1플러그 상의 비트라인; 상기 비트라인에 이웃하는 제1부분 및 상기 제1플러그에 이웃하며 상기 제2표면에 접속된 제2부분을 포함하는 제2플러그; 상기 제2플러그의 제1부분과 비트라인 사이에 위치하는 제1에어갭과 제2에어갭; 상기 제2플러그의 제1부분과 제1플러그 사이에 위치하는 제3에어갭; 상기 제1에어갭과 제2에어갭의 상부를 캡핑하는 캡핑층; 상기 제2플러그 상의 제3플러그; 및 상기 제3플러그 상의 메모리요소를 포함할 수 있다. 상기 제1에어갭은 상기 제2플러그의 제1부분을 에워싸는 서라운딩형상이고, 상기 제2에어갭은 상기 비트라인의 측벽에 평행하게 연장되는 라인 형상일 수 있다. 상기 제2플러그의 제1부분과 상기 제3에어갭 사이에 위치하는 제4에어갭을 더 포함하고, 상기 제3에어갭은 상기 제2에어갭과 수직하게 연결되고, 상기 제4에어갭은 상기 제1에어갭과 수직하게 연결될 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1표면과 제2표면을 포함하는 기판을 준비하는 단계; 상기 제1표면에 접속되는 제1플러그 및 상기 제1플러그 상에 위치하는 비트라인을 형성하는 단계; 상기 비트라인에 이웃하는 제1부분 및 상기 제2표면에 접속되면서 상기 제1플러그에 이웃하는 제2부분을 포함하는 제2플러그를 형성하는 단계; 상기 제2플러그를 형성하는 단계에 앞서 상기 비트라인과 제2플러그 사이에 위치하는 제1희생스페이서와 제2희생스페이서를 포함하는 절연스페이서를 형성하는 단계; 및 상기 제2희생스페이서와 제1희생스페이서를 제거하여 상기 비트라인과 제2플러그 사이에 제1에어갭과 제2에어갭을 형성하는 단계를 포함할 수 있다. 상기 제1에어갭과 제2에어갭을 형성하는 단계 이후에, 상기 제1에어갭과 제2에어갭을 캡핑하는 캡핑층을 형성하는 단계; 및 상기 제2플러그 상에 제3플러그를 형성하는 단계를 더 포함할 수 있다. 상기 제1에어갭과 제2에어갭을 형성하는 단계는 상기 제2희생스페이서를 제거하여 상기 제2플러그의 제1부분을 에워싸는 제1에어갭을 형성하는 단계; 상기 제1에어갭을 캡핑하는 제1캡핑층을 형성하는 단계; 상기 제2플러그 상에 제3플러그를 형성하는 단계; 상기 제1희생스페이서를 제거하여 상기 비트라인의 측벽에 평행하는 제2에어갭을 형성하는 단계; 및 상기 제2에어갭을 캡핑하는 제2캡핑층을 형성하는 단계를 포함할 수 있다.
본 기술은 제1플러그 및 비트라인에 이웃하는 제2플러그 사이에 더블에어갭을 형성하므로써 에어갭의 크기를 충분히 크게 형성할 수 있다.
본 기술은 제1플러그 및 비트라인에 이웃하는 제2플러그 사이에 수평방향으로 위치하는 더블에어갭과 수직방향으로 위치하는 더블에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있다.
결국, 본 기술은 기생캐패시턴스를 감소시킴에 따라 반도체장치의 동작속도를 향상시킬 수 있다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2c는 제1더블에어갭(DA1)을 확대한 평면도이다.
도 2d는 제2더블에어갭(DA2)을 확대한 평면도이다.
도 2e는 제1더블에어갭과 제2더블에어갭의 연결관계를 설명하기 위한 평면도이다.
도 3a 내지 도 3p는 본 실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다.
도 4a 내지 도 4p는 도 3a 내지 도 3p의 A-A'선에 따른 단면도이다.
도 5a 내지 도 5p는 도 3a 내지 도 3p의 B-B'선에 따른 단면도이다.
도 6a 내지 도 6e는 제2실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
도 6f 및 도 6g는 제2실시예에 따른 제2에어갭의 형성 방법을 설명하기 위한 평면도이다.
도 7a 내지 도 7j는 제3실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
도 7k는 제3실시예에 따른 싱글에어갭을 확대한 평면도이다.
도 8a 내지 도 8e는 제4실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다. 도 1의 반도체장치(100)는 메모리셀어레이(Memory cell array)를 도시하고 있다.
도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 2c는 제1더블에어갭(DA1)을 확대한 평면도이다. 도 2d는 제2더블에어갭(DA2)을 확대한 평면도이다. 도 2e는 제1더블에어갭(DA1)과 제2더블에어갭(DA2)의 연결 관계를 설명하기 위한 평면도이다.
반도체장치(100)는 복수의 매립워드라인(Buried wordline, 107), 복수의 비트라인(Bitline, 115)을 포함할 수 있다. 매립워드라인(107)은 기판(101) 내에 형성될 수 있다. 비트라인(115)은 기판(101) 상부에 형성될 수 있다. 매립워드라인(107)과 비트라인(115)은 교차하는 방향을 갖고 배열될 수 있다. 비트라인(115)과 기판(101) 사이에 제1플러그(114)가 형성될 수 있다. 메모리요소(120)와 기판(101) 사이에 제2플러그(117), 오믹콘택층(118) 및 제3플러그(119)의 적층구조가 형성될 수 있다. 제2플러그(117)는 비트라인(115)과 제1플러그(114)에 이웃하도록 연장되어 기판(101)에 연결될 수 있다. 제2플러그(117)는 비트라인(115)에 이웃하는 제1부분(117A) 및 제1플러그(114)에 이웃하는 제2부분(117B)을 포함할 수 있다. 제2플러그(117)는 이웃하는 비트라인(115) 사이에 위치할 수 있고, 이웃하는 제2플러그(117)는 플러그분리층(128)에 의해 분리될 수 있다. 평면상으로 볼 때, 비트라인(115)과 플러그분리층(128)은 교차할 수 있다.
비트라인(115)과 제2플러그(117)의 제1부분(117A) 사이에 제1더블에어갭(DA1)을 포함하는 스페이서구조물(S)이 형성될 수 있다. 제1더블에어갭(DA1)은 제1에어갭(122) 및 제2에어갭(124)을 포함할 수 있다. 스페이서구조물(S)은 제1스페이서(121), 제2스페이서(123), 제1에어갭(122) 및 제2에어갭(124)을 포함할 수 있다.
제1플러그(114)와 제2플러그(117)의 제2부분(117B) 사이에 제2더블에어갭(DA2)을 포함하는 절연플러그(P)가 형성될 수 있다. 제2더블에어갭(DA2)은 제3에어갭(125) 및 제4에어갭(126)을 포함할 수 있다. 절연플러그(P)는 라이닝층(121P), 필라(123P), 제3에어갭(125) 및 제4에어갭(126)을 포함할 수 있다.
반도체장치(100)를 자세히 살펴보기로 한다.
기판(101)에 소자분리층(Isolation layer, 103)이 형성된다. 소자분리층(103)은 분리트렌치(102)에 형성된다. 소자분리층(103)에 의해 복수의 활성영역(Active region, 104)이 정의된다.
활성영역(104)과 소자분리층(103)을 가로지르는 게이트트렌치(Gate trench, 105)가 형성된다. 게이트트렌치(105)의 표면 상에 게이트절연층(Gate dielectric, 106)이 형성된다. 게이트절연층(106) 상에 게이트트렌치(106)를 부분적으로 채우는 매립워드라인(107)이 형성된다. 매립워드라인(107) 상에 실링층(Sealing layer, 108)이 형성된다. 실링층(108)은 기판(101)의 표면과 동일한 높이를 가질 수 있다.
활성영역(104)에 제1불순물영역(109) 및 제2불순물영역(110)이 형성될 수 있다. 제1불순물영역(109)과 제2불순물영역(110)은 게이트트렌치(105)에 의해 서로 분리될 수 있다. 제1불순물영역(109) 및 제2불순물영역(110)은 소스영역 및 드레인영역이라고 지칭될 수 있다. 이로써, 매립워드라인(107), 제1불순물영역(109) 및 제2불순물영역(110)은 매립게이트형 트랜지스터가 될 수 있다. 매립게이트형 트랜지스터는 매립워드라인(107)에 의해 숏채널효과를 개선할 수 있다. 제1불순물영역(109) 및 제2불순물영역(110)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1불순물영역(109)의 상부면은 제2불순물영역(110)의 상부면보다 낮을 수 있다. 예컨대, 제1불순물영역(109)은 리세스된 표면을 갖는다.
기판(101) 상에 제1플러그(114)가 형성된다. 제1플러그(114)는 제1불순물영역(109)에 접속된다. 제1플러그(114)는 제1오픈부(first opening, 112) 내에 위치한다. 제1오픈부(112)는 층간절연층(Inter-Layer-Dielectric, 111)에 형성된다. 층간절연층(111)은 기판(101) 상에 형성된다. 제1오픈부(112)는 제1불순물영역(109)을 노출시키는 콘택홀이다. 제1플러그(114)는 비트라인콘택플러그(bitline contact plug)라고 지칭될 수 있다. 제1플러그(114)의 하부면은 기판(101)의 상부면보다 낮을 수 있다. 제1플러그(114)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 제1플러그(114)는 제1오픈부(112)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 제1플러그(114) 양측에 각각 갭(Gap, G)이 형성된다. 갭(G)은 제1플러그(114)를 에워싸는 서라운딩 형상이 아니라, 제1플러그(114)의 양측에 독립적으로 형성된다. 결국, 제1오픈부(112) 내에는 하나의 제1플러그(114)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 제1플러그(114)에 의해 분리된다. 제1플러그(114)와 제2플러그(117)의 제2부분(117B) 사이에 갭(G)이 위치할 수 있다.
제1플러그(114) 상에 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(115)과 비트라인(115) 상의 비트라인하드마스크(116)를 포함한다. 비트라인구조물은 매립워드라인(107)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(115)의 일부는 제1플러그(114)와 접속된다. A-A' 방향에서 볼 때, 비트라인(115)과 제1플러그(114)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(115)은 제1플러그(114)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(115)은 식각정지층(113) 상에 위치하여 연장될 수 있다. 식각정지층(113)은 층간절연층(111) 상에 형성되며 비트라인(115)과 동일한 선폭을 갖는 라인 형상일 수 있다. 비트라인(115)는 금속물질을 포함할 수 있다. 비트라인하드마스크(116)와 식각정지층(113)은 절연물질을 포함할 수 있다. 비트라인하드마스크(116)와 식각정지층(113)은 실리콘질화물로 형성될 수 있다.
이웃하는 비트라인구조물 사이에 제2플러그(117)가 형성될 수 있다. 제2플러그(117)는 제2오픈부(129)에 형성된다. 제2플러그(117)는 제2불순물영역(110)에 접속될 수 있다. 제2플러그(117)는 제1부분(117A)과 제2부분(117B)을 포함할 수 있다. 제1부분(117A)은 비트라인(115)에 이웃할 수 있다. 제2부분(117B)은 제1플러그(114)에 이웃할 수 있다. 제2부분(117B)은 벌브 형상(bulb type)을 가질 수 있다. 이로써 제2불순물영역(110)과의 접촉면적을 증가시킬 수 있다.
비트라인(115)와 제2플러그(117) 사이 및 제1플러그(114)와 제2플러그(117) 사이에는 절연스페이서가 위치할 수 있다. 절연스페이서는 스페이서구조물(S)과 절연플러그(P)를 포함할 수 있다.
제1스페이서(121)와 제2스페이서(123)는 비트라인(115)의 측벽에서 평행하게 연장될 수 있다. 제2에어갭(124)은 비트라인(115)의 측벽에 평행하게 연장될 수 있다. 제2에어갭(124)은 라인형 에어갭(Line type Air gap)이 될 수 있다. 제2에어갭(124)은 제1스페이서(121)와 제2스페이서(123) 사이에 형성될 수 있다. 제1에어갭(122)은 제2플러그(117)의 제1부분(117A)을 에워싸는 형태일 수 있다. 제1에어갭(122)은 서라운딩형 에어갭(Surrounding type Air gap)이 될 수 있다. 위와 같이, 비트라인(115)과 제2플러그(117) 사이에는 제1에어갭(122)과 제2에어갭(124)으로 이루어진 제1더블에어갭(First Double Air gap; DA1)이 형성될 수 있다. 제1에어갭(122)과 제2에어갭(124)은 수평 방향으로 위치할 수 있다. 제1에어갭(122)과 제2에어갭(124)은 서로 연결될 수 있다. 제2에어갭(124)은 제1에어갭(122)보다 크기(size)가 더 클 수 있다.
제1오픈부(112)의 갭(G) 내에 절연플러그(P)가 채워질 수 있다. 절연플러그(P)는 제1플러그(114)와 제2플러그(117)의 제2부분(117B) 사이에 위치할 수 있다. 절연플러그(P)는 라이닝층(121P), 필라(123P), 제3에어갭(125) 및 제4에어갭(126)을 포함한다. 라이닝층(121P)은 갭(G)의 저면 및 측벽을 덮는다. 필라(123P)는 갭(G)의 중심에 위치할 수 있다. 필라(123P)의 양측에 제3에어갭(125)과 제4에어갭(126)이 위치할 수 있다. 위와 같이, 제1플러그(114)와 제2플러그(117) 사이에는 제3에어갭(125)과 제4에어갭(126)으로 이루어진 제2더블에어갭(Second Double Air gap; DA2)이 형성될 수 있다. 제3에어갭(125)과 제4에어갭(126)은 수평 방향으로 위치할 수 있다. 제3에어갭(125)의 바텀부와 제4에어갭(126)의 바텀부가 연결될 수 있다. 이에 따라, 제3에어갭(125)과 제4에어갭(126)은 필라(123P)의 하부 및 측벽을 에워싸는 루프형 U자 형상이 될 수 있다.
스페이서구조물(S)과 절연플러그(P)는 서로 연결될 수 있다. 제1에어갭(122)과 제4에어갭(126)이 연결되고, 제2에어갭(124)과 제3에어갭(125)이 연결될 수 있다. 결국, 제1더블에어갭(DA1)과 제2더블에어갭(DA2)은 서로 연결될 수 있다.
제1스페이서(121)와 라이닝층(121P)은 일체형일 수 있다. 제1스페이서(121)는 갭(G)의 내부까지 연장된 제1연장부분(E1)과 제2연장부분(E2)을 포함할 수 있다. 제1연장부분(E1)과 제2연장부분(E2)은 갭(G)의 측벽 및 저면을 라이닝할 수 있다. 제1연장부분(E1)으로부터 제2연장부분(E2)까지 연속될 수 있다. 제1연장부분(E1)과 제2연장부분(E2)을 라이닝층(121P)이라고 지칭할 수 있다. 제1스페이서(121)와 라이닝층(121P)은 절연물질로 형성될 수 있다. 제1스페이서(121)와 라이닝층(121P)은 실리콘질화물을 포함할 수 있다.
제2스페이서(123)와 필라(123P)는 일체형일 수 있다. 제2스페이서(123)의 바텀부가 갭(G)의 내부까지 연장되어 필라(123P)가 될 수 있다. 제2스페이서(123)와 필라(123P)는 절연물질로 형성될 수 있다. 제2스페이서(123)와 필라(123P)는 실리콘질화물을 포함할 수 있다.
제1에어갭(122)과 제4에어갭(126)이 수직방향으로 위치할 수 있고, 제2에어갭(124)과 제3에어갭(125)이 수직방향으로 위치할 수 있다. 이로써, 제1에어갭(122)과 제4에어갭(126)은 제4더블에어갭(DA4)이 될 수도 있다. 제2에어갭(124)와 제3에어갭(125)은 제3더블에어갭(DA3)이 될 수도 있다. 제3더블에어갭(DA3)과 제4더블에어갭(DA4)은 서로 연결될 수 있다. 제1더블에어갭(DA1)은 제1에어갭(122)과 제2에어갭(124)이 수평방향으로 위치하는 더블에어갭이다. 제2더블에어갭(DA2)은 제3에어갭(125)과 제4에어갭(126)이 수평방향으로 위치하는 더블에어갭이다. 제3더블에어갭(DA3)은 제2에어갭(124)와 제3에어갭(125)이 수직방향으로 위치하는 더블에어갭이다. 제4더블에어갭(DA4)은 제1에어갭(122)와 제4에어갭(126)이 수직방향으로 위치하는 더블에어갭이다.
제1더블에어갭(DA1)의 상부는 제1캡핑층(127A)과 제2캡핑층(127B)에 의해 캡핑된다. 제1캡핑층(127A)은 제1에어갭(122)을 캡핑하고, 제2캡핑층(127B)은 제2에어갭(124)을 캡핑한다. 제1캡핑층(127A)과 제2캡핑층(127B)은 절연물질로 형성될 수 있다.
플러그분리층(Plug isolation layer, 128)의 일부가 비트라인하드마스크(116), 제1스페이서(121), 제2스페이서(123), 제2캡핑층(127B)을 덮을 수 있다.
제2플러그(117) 상에 오믹콘택층(118) 및 제3플러그(119)가 적층될 수 있다. 제2플러그(117)는 폴리실리콘을 포함할 수 있고, 제3플러그(119)는 텅스텐을 포함할 수 있다. 따라서, 제2플러그(117)는 실리콘플러그(Silicon plug)가 될 수 있고, 제3플러그(119)는 금속플러그(Metal plug)가 될 수 있다. 제2플러그(117)과 제3플러그(119)는 세미메탈플러그(Semi-Metal Plug; SMP)라고 지칭될 수 있다. 오믹콘택층(118)은 제2플러그(117)와 제3플러그(119) 사이에 형성된다. 오믹콘택층(118)은 금속실리사이드(Metal silicide)를 포함할 수 있다. 오믹콘택층(118)에 의해 콘택저항이 감소한다. 제3플러그(119)는 비트라인구조물 상부에 오버랩되는 확장부를 갖는다. 이로써 메모리요소(120)의 오버랩마진(overlap margin)을 확보할 수 있다.
메모리요소(120)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 다른 실시예에서, 제3플러그(119) 상에 다양하게 구현된 메모리요소가 연결될 수 있다. 메모리요소(120)가 스토리지노드를 포함하는 경우, 제2플러그(117), 오믹콘택층(118) 및 제3플러그(119)의 적층구조는 스토리지노드콘택플러그(Storagenode contact plug)라고 지칭될 수 있다.
상술한 제1실시예에 따르면, 반도체장치(100)는 매립워드라인(107), 비트라인(115) 및 메모리요소(120)를 포함한다. 반도체장치(100)는 메모리셀어레이를 포함할 수 있다. 기판(101)과 비트라인(115)은 제1플러그(114)에 의해 전기적으로 연결된다. 제1플러그(114)와 비트라인(115)은 제2플러그(117), 오믹콘택층(118) 및 제3플러그(119)의 적층구조에 이웃한다.
제2플러그(117)와 비트라인(115) 사이에 제1더블에어갭(DA1)이 형성됨에 따라 비트라인(115)과 제2플러그(117)간의 기생캐패시턴스를 감소시킬 수 있다.
또한, 제1플러그(114)와 제2플러그(117) 사이에 제2더블에어갭(DA2)이 형성됨에 따라 제1플러그(114)와 제2플러그(117)간의 기생캐패시턴스를 감소시킬 수 있다.
또한, 비트라인(115)으로부터 제1플러그(114)에 이르는 제3더블에어갭(DA3)이 형성됨에 따라, 기생캐패시턴스를 더욱 감소시킬 수 있다.
한편, 본 실시예의 비교예로서, 비트라인(115)과 제2플러그(117) 사이에 싱글에어갭(Single air gap)이 형성될 수 있다. 또한, 다른 비교예로서, 제1플러그(114)와 제2플러그(117) 사이에 싱글에어갭이 형성될 수 있다. 이에 반해, 본 실시예는 제1더블에어갭(DA1), 제2더블에어갭(DA2) 및 제3더블에어갭(DA3)을 포함한다. 더블에어갭은 싱글에어갭보다 에어갭의 크기가 더 크므로 기생캐패시턴스 감소 효과가 더 크다. 결국, 더블에어갭에 의해 반도체장치(100)의 동작속도를 더욱 향상시킬 수 있다.
도 3a 내지 도 3p는 본 실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다. 도 4a 내지 도 4p는 도 3a 내지 도 3p의 A-A'선에 따른 단면도이다. 도 5a 내지 도 5p는 도 3a 내지 도 3p의 B-B'선에 따른 단면도이다.
도 3a, 도 4a 및 도 5a를 참조하면, 기판(11)에 소자분리층(13)이 형성된다. 기판(11)은 반도체물질을 포함한다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(13)은 분리트렌치(isolation trench, 12)에 형성된다. 소자분리층(13)에 의해 활성영역(14)이 정의된다. 활성영역(14)은 섬형태(Island type)가 될 수 있다. 복수의 활성영역(14)이 소자분리층(13)에 의해 분리된다. 소자분리층(13)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합에 의해 형성될 수 있다.
매립워드라인(buried wordline, 17)을 포함하는 트랜지스터가 형성된다. 기판(11)에 매립워드라인(17)이 매몰된다. 매립워드라인(17)은 게이트트렌치(15) 내에 형성된다. 기판(11) 내에 일정 깊이를 갖는 게이트트렌치(15)가 형성된다. 게이트트렌치(15)는 분리트렌치(12)보다 더 얕은 깊이를 갖는다. 게이트트렌치(15)는 어느 한 방향으로 연장된 라인형태가 될 수 있다. 게이트트렌치(15)는 활성영역(14) 및 소자분리층(12)을 식각하여 형성될 수 있다. 게이트트렌치(15)는 활성영역(14)과 소자분리층(13)을 가로지르는 형태로서, 게이트트렌치(15)의 일부는 활성영역(14) 내에 형성되고, 게이트트렌치(15)의 나머지는 소자분리층(13) 내에 형성된다. 다른 실시예에서, 게이트트렌치(15)의 일부, 즉 소자분리층(13) 내에 형성되는 부분은 활성영역(14) 내에 형성된 부분보다 더 깊은 깊이를 가질 수 있다. 이로써, 활성영역(14)은 핀채널영역(Fin channel region, 도시 생략)을 포함할 수 있다.
게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질(High-k material), 산화물(oxide), 질화물(nitride), 산화 질화물(oxynitride) 또는 이들의 조합에 의해 형성될 수 있다. 고유전물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO) 또는 하프늄실리케이트질화물(HfSiON) 등과 같은 금속산화물(Metal oxide)을 포함할 수 있다.
게이트절연층(16) 상에 매립워드라인(17)이 형성된다. 매립워드라인(17) 상에 실링층(18)이 형성된다. 매립워드라인(17)은 기판(11)의 표면보다 낮게 리세스되어 형성될 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN), 텅스텐(W) 또는 이들이 조합을 포함할 수 있다. 예를 들어, 매립워드라인(17)은 티타늄질화물(TiN) 상에 텅스텐(W)을 적층하는 TiN/W과 같은 2층 구조로 형성할 수 있다. 다른 실시예에서, 매립워드라인(17)은 일함수 금속층(workfunction metal layer)을 포함할 수도 있다. 실링층(18)은 매립워드라인(17) 상에서 게이트트렌치(15)를 채운다. 실링층(18)은 후속 공정으로부터 매립워드라인(17)을 보호하는 역할을 수행할 수 있다. 실링층(18)은 절연물질을 포함할 수 있다. 실링층(18)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
실링층(18) 형성후에 활성영역(14)에 제1불순물영역(19) 및 제2불순물영역(20)을 형성할 수 있다. 제1불순물영역(19) 및 제2불순물영역(20)은 소스영역 및 드레인영역이라고 지칭될 수 있다. 이로써, 매립워드라인(17)을 포함하는 매립게이트형 트랜지스터가 형성된다. 임플란트 등의 도핑 공정에 의해 제1불순물영역(19) 및 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19) 및 제2불순물영역(20)은 동일 도전형, 예컨대 N형 불순물로 도핑될 수 있다.
도 3b, 도 4b 및 도 5b에 도시된 바와 같이, 기판(11) 상부에 층간절연층(21)이 형성된다. 층간절연층(21) 상에 식각정지층(22)이 형성된다. 층간절연층(21)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 식각정지층(22)은 실리콘질화물을 포함할 수 있다.
제1오픈부(First opening, 24)가 형성된다. 제1마스크패턴(23)을 식각마스크로 하여 식각정지층(22)과 제1층간절연층(21)을 식각하므로써 제1오픈부(24)가 형성된다. 제1마스크패턴(23)은 감광막패턴을 포함할 수 있다. 제1오픈부(24)는 평면상으로 볼 때 홀 형상(hol type)을 가질 수 있다. 제1오픈부(24)는 제1콘택홀이라 지칭될 수 있다. 제1오픈부(24)에 의해 기판(11)의 일부분이 노출된다. 제1오픈부(24)는 일정 선폭으로 제어된 직경을 가질 수 있다. 제1오픈부(24)는 원형 또는 타원형일 수 있다. 제1오픈부(24)는 매립워드라인(17) 사이의 활성영역(14)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1오픈부(24)에 의해 제1불순물영역(19)이 노출된다. 제1오픈부(24)는 제1불순물영역(19)의 폭보다 넓게 형성될 수 있다. 따라서, 제1오픈부(24)에 의해 제1불순물영역(19) 주변의 소자분리층(13) 및 실링층(18)도 노출될 수 있다.
제1오픈부(24) 아래의 노출된 제1불순물영역(19)이 일정 깊이 리세스된다. 이를 제1리세스(R1)라 한다. 제1불순물영역(19)뿐만 아니라 제1불순물영역(19)에 이웃하는 소자분리층(13)의 일부 및 실링층(18)의 일부도 리세스될 수 있다. 제1리세스(R1)는 제1오픈부(24)와 연결될 수 있다. 제1리세스(R1)에 의해 노출된 제1불순물영역(19), 소자분리층(13) 및 실링층(18)의 상부면은 기판(11)의 상부면보다 낮을 수 있다. 제1리세스(R1)가 형성될 때, 제1오픈부(24)의 입구가 라운딩(rounding)되어 넓어질 수 있다.
도 3c, 도 4c 및 도 5c에 도시된 바와 같이, 제1마스크패턴(23)이 제거된다. 다음으로, 예비 제1플러그(pre-first plug, 25A)가 형성된다. 예비 제1플러그(25A)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1오픈부(24)를 포함한 전면에 제1오픈부(24)를 채우는 제1도전층(도시 생략)을 형성한다. 다음으로, 식각정지층(22)의 표면이 노출되도록 제1도전층이 평탄화된다. 이로써, 제1오픈부(24) 및 제1리세스(R1)를 채우는 예비 제1플러그(25A)가 형성된다. 예비 제1플러그(25A)의 표면은 식각정지층(23)의 표면과 동일한 높이를 갖거나 더 낮은 높이를 가질 수 있다. 후속하여, 임플란트(implantation) 등의 도핑공정(doping process)에 의해 예비 제1플러그(25A)에 불순물(impurity)이 도입될 수 있다. 본 실시예에서, 예비 제1플러그(25A)는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 예비 제1플러그(25A)는 금속함유물질로 형성될 수도 있다. 예비 제1플러그(25A)은 제1불순물영역(19)과 접촉될 수 있다.
도 3d, 도 4d 및 도 5d에 도시된 바와 같이, 예비 제1플러그(25A) 및 식각정지층(22) 상에 제2도전층(26A)과 하드마스크층(27A)을 적층한다. 제2도전층(26A)은 금속함유물질로 형성될 수 있다. 제2도전층(26A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전층(26A)은 텅스텐(W) 또는 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 제2도전층(26A)은 배리어층과 금속층을 적층하여 형성할 수도 있다. 배리어층은 예비 제1플러그(25A)와 금속층간의 확산을 방지한다. 하드마스크층(27A)은 절연물질로 형성된다. 하드마스크층(27A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 하드마스크층(27A)은 실리콘질화물로 형성될 수 있다.
다음으로, 하드마스크층(27A) 상에 제2마스크패턴(28)이 형성된다. 제2마스크패턴(28)은 감광막패턴을 포함한다. 제2마스크패턴(28)은 어느 한 방향으로 연장된 라인 형상을 갖는다. 제2마스크패턴(28)은 제1오픈부(24)의 직경보다 작은 선폭을 가질 수 있다.
도 3e, 도 4e 및 도 5e에 도시된 바와 같이, 비트라인구조물(Bitline structure)과 제1플러그(25)가 형성된다.
제2마스크패턴(28)을 식각마스크로 하여 하드마스크층(27A)과 제2도전층(26A)을 식각한다. 이에 따라, 비트라인(26) 및 비트라인하드마스크(27)을 포함하는 비트라인구조물이 형성된다. 비트라인하드마스크(27)는 하드마스크층(27A)의 식각에 의해 형성될 수 있다. 비트라인(26)을 형성하기 위한 제2도전층(26A)의 식각 공정은 식각정지층(22)에서 멈출 수 있다.
제2마스크패턴(28)을 식각마스크로 하여 식각정지층(22)을 식각한다. 식각정지층(22)또한 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다.
제2마스크패턴(28)을 식각마스크로 하여 예비 제1플러그(25A)를 식각한다. 이에 따라 제1플러그(25)가 형성된다. 예비 제1플러그(25A)는 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다. 제1플러그(25)는 제1불순물영역(19) 상에 형성된다. 제1플러그(25)는 제1불순물영역(19)과 비트라인(26)을 상호 접속시킨다. 제1플러그(25)는 제1오픈부(24) 내에 형성된다. 제1플러그(25)의 선폭은 제1오픈부(24)의 직경보다 작다. 따라서, 제1플러그(25)의 양측에 갭(29)이 형성된다.
다음으로, 제2마스크패턴(28)이 제거된다.
상술한 바와 같이, 제1플러그(25)가 형성되므로써 제1오픈부(24) 내에 갭(29)이 형성된다. 이는 제1플러그(25)가 제1오픈부(24)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(29)은 제1플러그(25)를 에워싸는 서라운딩 형상이 아니라, 제1플러그(25)의 양측벽에 독립적으로 형성된다. 결국, 제1오픈부(24) 내에는 하나의 제1플러그(25)와 한 쌍의 갭(29)이 위치하며, 한 쌍의 갭(29)은 제1플러그(25)에 의해 분리된다.
비트라인구조물은 제1플러그(25)를 커버링하면서 어느 한 방향으로 연장된다. 예컨대, 비트라인구조물은 매립워드라인(17)과 교차하는 방향으로 연장될 수 있다. 비트라인(26)은 식각정지층(22) 상에서 라인 형상을 갖고 연장되며, 비트라인(26)의 일부는 제1플러그(25)와 접속된다. 비트라인(26)은 제1플러그(25)에 의해 제1불순물영역(19)과 전기적으로 연결될 수 있다.
제1플러그(25)를 형성하는 동안에 제1플러그(25) 주변의 소자분리층(13) 및 실링층(18)이 과도식각될 수 있다. 이를 제2리세스(R2)라 한다. 제2리세스(R2)는 제1리세스(R1)보다 더 깊을 수 있다.
도시하지 않았으나, 비트라인구조물 및 제1플러그(25)를 형성한 후에 또는 비트라인구조물과 제1플러그(25) 형성시 기판(11)의 주변회로영역에 플라나게이트구조물(Planar gate structure)을 포함하는 비매립게이트형 트랜지스터(Non-buried gate type transistor)가 형성될 수 있다. 플라나게이트구조물은 제1전극, 제2전극 및 게이트하드마스크층을 포함할 수 있다. 제1전극은 예비 제1플러그(25A)로 사용된 제1도전층의 식각에 의해 형성되고, 제2전극은 비트라인(26)으로 사용된 제2도전층(26A)의 식각에 의해 형성된다. 게이트하드마스크층은 하드마스크층(27A)의 식각에 의해 형성된다. 플라나게이트구조물 형성후에 주변회로영역의 기판(11)에 소스영역 및 드레인영역을 형성할 수 있다. 이와 같이, 주변회로영역에 비매립게이트형 트랜지스터가 형성된다. 매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)은 기판(11)의 셀영역에 형성된다.
도 3f, 도 4f 및 도 5f에 도시된 바와 같이, 비트라인구조물 상에 제1스페이서층(First spacer layer, 30A)이 형성된다. 제1스페이서층(30A)은 비트라인구조물을 포함한 기판(11)의 전면에 형성된다. 제1스페이서층(30A)은 기생캐패시턴스를 감소시킬 수 있도록 저유전물질로 형성될 수 있다. 제1스페이서층(30A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제1스페이서층(30A)은 실리콘질화물로 형성될 수 있다. 제1스페이서층(30A)은 갭(29)을 채우지 않고 컨포멀하게(conformal) 형성된다. 제1스페이서층(30A)은 후속 공정으로부터 비트라인(26) 및 제1플러그(25)를 보호한다. 제1스페이서층(30A)은 원자층증착(ALD) 또는 화학기상증착(CVD)에 의해 형성될 수 있다.
제1스페이서층(30A) 상에 제1희생스페이서층(First sacrificial layer, 31A)이 형성된다. 제1희생스페이서층(31A)은 절연물질로 형성될 수 있다. 제1희생스페이서층(31A)은 제1스페이서층(30A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생스페이서층(31A)은 실리콘산화물로 형성될 수 있다. 제1희생스페이서층(31A)은 제1스페이서층(30A) 상에 컨포멀하게 형성될 수 있다. 제1희생스페이서층(31A)은 갭(29)을 채우지 않는다. 제1희생스페이서층(31A)은 원자층증착(ALD)에 의해 형성될 수 있다.
제1희생스페이서층(31A) 상에 제2스페이서층(32A)이 형성된다. 제2스페이서층(32A)은 기생캐패시턴스를 감소시킬 수 있도록 저유전물질로 형성될 수 있다. 아울러, 제2스페이서층(32A)은 제1희생스페이서층(31A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2스페이서층(32A)은 실리콘질화물로 형성될 수 있다. 제2스페이서층(32A)은 제1희생스페이서층(31A) 상에서 갭(29)을 채우는 두께로 형성될 수 있다.
위와 같이, 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)으로 갭(29)이 채워진다. 제1희생스페이서층(31A)은 제1스페이서층(30A)과 제2스페이서층(32A)보다 두께가 두꺼울 수 있다. 도 5f에 도시된 것처럼, B-B' 방향에서는 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)이 층간절연층(21) 상에 형성될 수 있다.
도시하지 않았으나, 제2스페이서층(32A) 상에 제3스페이서층이 더 형성될 수 있다. 제3스페이서층은 실리콘산화물로 형성될 수 있다. 후속 희생층패턴(33)의 제거공정에서 제3스페이서층이 제거될 수 있다. 이처럼, 제3스페이서층은 주변회로영역에만 형성될 수 있고, 셀영역에서는 제거될 수 있다. 제1희생스페이서층(31A), 제2스페이서층(32A) 및 제3스페이서층은 주변회로영역의 플라나게이트구조물의 게이트스페이서로 사용될 수 있다. 제1희생스페이서층(31A), 제2스페이서층(32A) 및 제3스페이서층은 인시튜로 형성될 수 있다. 이에 따라, 공정을 단순화시킬 수 있다. 또한, 비교예로서, 제1희생스페이서층(31A)으로서 실리콘산화물 외에 티타늄질화물(TiN)이 형성될 수 있다. 티타늄질화물은 도전물질이므로 플라나게이트구조물의 측벽에서 제거되어야 하며, 이에 따라 마스크 및 식각 공정이 더 필요하다. 따라서, 본 실시예는 마스크 및 식각 공정이 불필요하므로 공정을 단순화시킬 수 있다.
도 3g, 도 4g 및 도 5g에 도시된 바와 같이, 희생층(33A)이 형성된다. 희생층(33A)은 비트라인구조물 사이의 공간을 채운다. 희생층(33A)은 절연물질로 형성될 수 있다. 희생층(33A)은 실리콘산화물로 형성될 수 있다. 희생층(33A)은 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다. 후속하여 희생층(33A)은 비트라인하드마스크(27)의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물 사이에 라인 형상의 희생층(33A)이 형성될 수 있다. 희생층(33A)은 비트라인구조물과 평행하게 연장될 수 있다. 희생층(33A)의 평탄화 공정시에 비트라인하드마스크(27)의 표면이 노출되도록 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)이 평탄화될 수 있다. 평면상으로 볼 때, 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)은 비트라인(26)의 측벽에서 평행하게 연장되는 라인 형상을 가질 수 있다.
도 3h, 도 4h 및 도 5h에 도시된 바와 같이, 비트라인구조물 및 희생층(33A) 상에 제3마스크패턴(34)이 형성된다. 제3마스크패턴(34)은 비트라인구조물과 교차하는 방향으로 패터닝된다. 제3마스크패턴(34)은 라인 형상을 갖는다. 제3마스크패턴(34)은 감광막패턴을 포함할 수 있다. 제3마스크패턴(34)은 매립워드라인(17)과 선폭이 동일하거나 더 클 수 있다. 평면상으로 볼 때, 제3마스크패턴(34)은 매립워드라인(17)과 오버랩되는 라인형상을 가질 수 있다. 제3마스크패턴(34)에 의해 비트라인하드마스크(27), 제1스페이서층(30A), 제1희생스페이서층(31A), 제2스페이서층(32A) 및 희생층(33A)의 일부분들이 노출될 수 있다.
희생층(33A)에 예비 분리부(Pre-isolation part, 35)가 형성된다. 제3마스크패턴(34)을 식각마스크로 이용하여 희생층(33A)을 식각한다. 이에 따라, 예비 분리부(35)가 형성되며, 이웃하는 예비 분리부(35) 사이에 희생층패턴(33)이 잔류할 수 있다.
희생층(33A)을 식각할 때, 비트라인하드마스크(27), 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)이 일정 깊이 식각될 수 있다. 예비 분리부(35)는 비트라인구조물과 교차하는 라인형상을 가질 수 있다. 예비 분리부(35)의 일부(35A)는 비트라인구조물 내에 일정 깊이를 갖고 위치할 수 있다. 예비 분리부(35)의 일부(35A)는 비트라인(26)을 노출시키지 않도록 깊이가 제어될 수 있다. 예비 분리부(35)는 매립워드라인(17)에 오버랩되는 형태가 될 수 있다. 다른 실시예에서, 예비 분리부(35)는 매립워드라인(17)보다 작은 선폭을 가질 수 있다.
도 3i, 도 4i 및 도 5i에 도시된 바와 같이, 제3마스크패턴(34)이 제거된다. 예비 분리부(35)에 플러그분리층(Plug isolation layer, 36)이 형성된다. 플러그분리층(36)은 예비 분리부(35)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 플러그분리층(36)은 비트라인구조물과 교차하는 방향으로 연장되는 라인 형상을 갖는다. 플러그분리층(36)과 비트라인구조물이 교차하면서 노출되는 공간에는 희생층패턴(33)이 잔류할 수 있다. 플러그분리층(36)은 예비 분리부(35) 및 예비 분리부(35)의 일부(35A)를 채울 수 있다.
도 3j, 도 4j 및 도 5j에 도시된 바와 같이, 희생층패턴(33)이 제거된다. 희생층패턴(33)이 제거된 공간은 제2오픈부(37)가 된다. 제2오픈부(37)는 플러그분리층(36) 사이에 형성된다. 제2오픈부(37)는 비트라인구조물과 플러그분리층(36)에 의해 고립된 형상을 갖고 배열될 수 있다. 희생층패턴(33)을 제거하기 위해 딥아웃(Dip-out) 공정이 적용될 수 있다. 딥아웃 공정에 의해 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)의 손실없이 선택적으로 희생층패턴(33)을 제거할 수 있다. 제2오픈부(37)는 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다. 제2오픈부(37)는 비트라인구조물의 양측에 위치할 수 있다. 이웃하는 제2오픈부(27)는 플러그분리층(36)에 의해 분리될 수 있다.
후속하여 트리밍 공정을 실시한다. 트리밍 공정에 의해 제2오픈부(37)의 측면 확장(lateral widening) 및 하부 확장이 이루어질 수 있다. 트리밍 공정을 실시하면 후속 제2플러그(39) 및 제3플러그(43)가 형성될 공간, 즉 제2오픈부(37)의 오픈면적을 충분히 확보할 수 있다. 트리밍 공정에 의해 층간절연층(21)의 표면에서 제2스페이서층(32A), 제1희생스페이서층(31A) 및 제1스페이서층(30A)이 제거될 수 있다. 따라서, 비트라인(26)의 측벽에는 제1스페이서(30), 제1희생스페이서(31), 제2스페이서(32)가 형성될 수 있다. 부연하면, 제2스페이서층(32A)의 식각에 의해 제2스페이서(32)가 형성된다. 제2스페이서(32)의 측벽에 정렬시켜 제1희생스페이서층(31A)과 제1스페이서층(30A)을 식각하여 각각 제1희생스페이서(31)와 제1스페이서(30)를 형성한다.
도 3k, 도 4k 및 도 5k에 도시된 바와 같이, 제2희생스페이서층(38A)이 형성된다. 제2희생스페이서층(38A)은 제2오픈부(37)를 포함한 전면에 컨포멀하게 형성된다. 제2희생스페이서층(38A)은 제1스페이서(30) 및 제2스페이서(32)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2희생스페이서층(38A)은 금속질화물로 형성될 수 있다. 이하, 실시예에서, 제2희생스페이서층(38A)은 티타늄질화물(Titanium nitride, TiN)로 형성될 수 있다. 제2희생스페이서층(38A)은 제1희생스페이서(31)와 적어도 동일한 두께로 형성될 수 있다.
도 3l, 도 4l 및 5l에 도시된 바와 같이, 제2희생스페이서(38)가 형성된다. 제2희생스페이서(38)는 제2희생스페이서층(38A)의 에치백 공정에 의해 형성될 수 있다. 제2희생스페이서(38)는 제2오픈부(37)의 측벽 상에 형성된다. 평면상으로 볼 때, 제2희생스페이서(38)는 제2오픈부(37)의 측벽을 에워싸는 서라운딩 형상(Surrounding type)을 가질 수 있다.
다음으로, 제2오픈부(37)의 바텀부를 확장시킨다. 이를 위해 제2희생스페이서(38)에 자기정렬시켜 층간절연층(21)을 식각한다. 층간절연층(21)은 건식식각에 의해 식각될 수 있다. 예컨대, 층간절연층(21)은 등방성식각에 의해 식각될 수 있다. 이에 따라, 제2오픈부(37) 아래에 제2불순물영역(20)이 노출된다. 후속하여 제2불순물영역(20) 및 소자분리층(13)의 일부가 일정 깊이 리세스될 수 있다. 제2오픈부(37)의 저면은 식각선택비 차이에 의해 'V자형'의 프로파일을 가질 수 있다. 아울러, 등방성식각에 의해 제2오픈부(37)의 바텀부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다. 이때, 제2오픈부(37)의 바텀부에 의해 제1플러그(25)의 측벽이 노출되지 않도록 등방성식각이 조절될 수 있다.
제2오픈부(37)를 확장시킴에 따라, 제1플러그(25) 및 비트라인(26)의 측벽에 절연스페이서가 형성될 수 있다. 절연스페이서는 제1스페이서(30), 제1희생스페이서(31), 제2스페이서(32) 및 제2희생스페이서(38)를 포함할 수 있다. 제1스페이서(30), 제1희생스페이서(31), 제2스페이서(32)는 비트라인(26)의 측벽에 평행하게 연장되는 라인 형상을 갖는다. 제2희생스페이서(38)는 제2오픈부(37)의 측벽을 에워싸는 서라운딩 형상을 갖는다. 제2희생스페이서(38)의 바텀부는 제1플러그(25)의 측벽에 위치하지 않는다. 절연스페이서의 일부가 제1플러그(25)의 측벽에 형성되도록 연장될 수 있다. 제1플러그(25)의 측벽에는 제1스페이서(30), 제1희생스페이서(31) 및 제2스페이서(32)가 형성될 수 있다. 제1스페이서(30), 제1희생스페이서(31) 및 제2스페이서(32)는 갭(29)의 내부에 채워질 수 있다. 제1스페이서(30) 및 제1희생스페이서(31)는 제1연장부분(E1)과 제2연장부분(E2)을 포함할 수 있다. 제1연장부분(E1)은 제1플러그(25)의 측벽에 위치할 수 있고, 제2연장부분(E2)은 제2오픈부(37)의 측벽에 위치할 수 있다. 제2스페이서(32)는 갭(29)의 중심에 위치할 수 있다. 제1연장부분(E1)으로부터 제2연장부분(E2)까지 연속될 수 있다. 이하, 제1스페이서(30)의 제1연장부분(E1) 및 제2연장부분(E2)을 라이닝층(30P)라 지칭하기로 한다. 제1희생스페이서(31)의 제1연장부분(E1) 및 제2연장부분(E2)을 희생라이닝층(31P)라 지칭하기로 한다. 제2스페이서(32)의 연장부분을 필라(32P)라고 지칭하기로 한다.
제1스페이서(30), 제2스페이서(32), 라이닝층(30P) 및 필라(32P)는 실리콘질화물을 포함할 수 있다. 제1희생스페이서(31)와 희생라이닝층(31P)은 실리콘산화물을 포함할 수 있다. 제2희생스페이서(38)는 티타늄질화물을 포함할 수 있다. 따라서, 비트라인(26)의 측벽에는 Nitride-Oxide-Nitride-TiN(N-O-N-TiN)의 절연스페이서가 형성될 수 있다. 제1플러그(25)의 측벽에는 Nitride-Oxide-Nitride-Oxide-Nitride(N-O-N-O)의 절연스페이서가 형성될 수 있다.
도 3m, 도 4m 및 도 5m에 도시된 바와 같이, 제2플러그(39)가 형성된다. 제2플러그(39)는 제2오픈부(37) 내부에 리세스되어 형성될 수 있다. 제2플러그(39)는 실리콘함유층을 포함할 수 있다. 제2플러그(39)는 폴리실리콘층을 포함할 수 있다. 폴리실리콘층은 불순물이 도핑될 수 있다. 제2플러그(39)는 제2불순물영역(20)과 접속된다. 제2플러그(39)의 리세스된 표면은 비트라인(26)의 상부 표면보다 높을 수 있다. 제2플러그(39)를 형성하기 위해 폴리실리콘층을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다. 제2플러그(39)를 형성하는 공정으로서, 제2희생스페이서(38)가 형성된 이후에 폴리실리콘층을 증착하므로 보이드(void)를 최소화할 수 있다. 라이닝층(30P)과 희생라이닝층(31P)은 제1플러그(25)와 제2플러그(39)의 측벽에 위치할 수 있다.
위와 같이, 제1플러그(25) 및 비트라인(26)은 절연스페이서를 사이에 두고 제2플러그(39)와 이웃할 수 있다. 비트라인(26)과 제2플러그(39) 사이에는 제1스페이서(30), 제1희생스페이서(31), 제2스페이서(32) 및 제2희생스페이서(38)를 포함하는 절연스페이서가 형성될 수 있다. 제1플러그(25)와 제2플러그(39) 사이에는 라이닝층(30P), 희생라이닝층(31P) 및 필라(32P)를 포함하는 절연스페이서가 형성될 수 있다.
도 3n, 도 4n 및 도 5n에 도시된 바와 같이, 제2희생스페이서(38)가 제거된다. 이에 따라, 제1에어갭(40)이 형성된다. 제2희생스페이서(38)를 제거하기 위해 습식 방식이 적용될 수 있다. 예컨대, 티타늄질화물을 선택적으로 제거할 수 있는 황산(sulfuric acid, H2SO4)과 과수(hydrogen peroxide, H2O2)의 혼합이 사용될 수 있다.
제1희생스페이서(31)와 희생라이닝층(31P)이 제거된다. 이에 따라, 제2에어갭(41)이 형성된다. 비트라인(26)과 제2플러그(39) 사이에 제2에어갭(41)이 형성되고, 제2에어갭(41)은 제1플러그(25)와 제2플러그(39) 사이까지 연장될 수 있다. 설명의 편의를 위해, 제2에어갭(41)의 연장부분, 즉, 제1플러그(25)와 제2플러그(39) 사이에 형성되는 제2에어갭(41)을 제3에어갭(42) 및 제4에어갭(43)이라 지칭한다. 희생라이닝층(31P)과 제1희생스페이서(31)가 동일한 물질이므로, 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)이 인시튜로 형성될 수 있다. 이로써, 공정을 단순화시킬 수 있다.
제1희생스페이서(31)와 희생라이닝층(31P)을 제거하기 위해 습식 방식이 적용될 수 있다. 예컨대, 실리콘산화물을 선택적으로 제거할 수 있는 BOE(Buffered oxide etchant)가 사용될 수 있다. BOE는 불화암모늄(Ammonium fluoride, NH4F)와 불화수소(Hydrogen fluoride, HF)의 혼합(mixture)을 포함할 수 있다.
제1에어갭(40)과 제2에어갭(41)은 제1더블에어갭(DA1)이 될 수 있다. 제3에어갭(42)과 제4에어갭(43)은 제2더블에어갭(DA2)이 될 수 있다.
제1더블에어갭(DA1)은 비트라인(26)과 제2플러그(39) 사이에 위치할 수 있다. 제1에어갭(40)은 서라운딩 형상을 갖고, 제2에어갭(41)은 라인 형상을 갖는다. 제2에어갭(41)은 비트라인(26)의 측벽에서 평행하게 연장된다. 제2에어갭(41)은 제1스페이서(30)와 제2스페이서(32) 사이에 위치한다. 제1에어갭(40)은 제2스페이서(32)와 제2플러그(39) 사이에 위치한다. 제1에어갭(40)은 제2플러그(39)의 측벽을 에워싸는 서라운딩 형상을 갖는다. 제1에어갭(40)과 제2에어갭(41)은 서로 연결될 수 있다. 제2에어갭(41)의 일부는 플러그분리층(36)에 의해 캡핑될 수 있다.
제2더블에어갭(DA2)은 제1플러그(25)와 제2플러그(39) 사이의 갭(29) 내에 위치할 수 있다. 제3에어갭(42)과 제4에어갭(43)은 서로 연결될 수 있다. 이는 희생라이닝층(31P)이 제거되어 제3에어갭(42)과 제4에어갭(43)이 형성되기 때문이다. 라이닝층(30P)은 제1연장부분(E1)과 제2연장부분(E2)을 포함할 수 있다. 제1연장부분(E1)과 제2연장부분(E2)은 갭(29)의 측벽 및 저면을 라이닝할 수 있다. 제1연장부분(E1)으로부터 제2연장부분(E2)까지 연속될 수 있다. 제1연장부분(E1)은 제1플러그(25)에 접촉하며, 제2연장부분(E2)은 제2플러그(39)에 접촉할 수 있다. 라이닝층(30P)이 갭(29)의 저면 및 측벽에 형성되고, 필라(32P)가 갭(29)의 중심에 위치한다. 제3에어갭(42)과 제4에어갭(43)은 필라(32P)의 저부 및 측벽을 에워싸는 서라운딩 형태가 될 수 있다. 갭(29) 내에 위치하는 라이닝층(30P), 필라(32P) 및 제2더블에어갭(DA2)은 '절연플러그(Dielectric plug; P)'라고 지칭될 수 있다. 제1플러그(25)와 제2플러그(39)는 도전플러그이고, 제1플러그(25)와 제2플러그(39) 사이에 절연플러그(P)가 위치할 수 있다. 따라서, 제2더블에어갭(DA2)은 플러그형 에어갭(Plug type air gap)이라고 지칭될 수 있다.
제2에어갭(41)과 제3에어갭(42)은 서로 연결될 수 있다. 이는, 제1희생스페이서(31)와 희생라이닝층(31P)이 동시에 제거되기 때문이다. 아울러, 제1에어갭(40)과 제4에어갭(43)이 서로 연결될 수 있다. 이는 서로 접촉하고 있는 희생라이닝층(31P)과 제2희생스페이서(38)이 제거되기 때문이다.
제1에어갭(40), 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)은 서로 연결되어 일체형이 될 수 있다.
상술한 바와 같이, 제1플러그(25) 및 비트라인(26)은 절연스페이서를 사이에 두고 제2플러그(39)와 이웃할 수 있다. 제1에어갭(40), 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)은 절연스페이서에 내장될 수 있다. 절연스페이서는 스페이서구조물(S)과 절연플러그(P)를 포함할 수 있다. 스페이서구조물(S)로부터 절연플러그(P)가 연속될 수 있다.
비트라인(26)과 제2플러그(39) 사이에 스페이서구조물(S)이 위치할 수 있다. 스페이서구조물(S)은 제1스페이서(30), 제2스페이서(32) 및 제1더블에어갭(DA1)을 포함한다. 제1스페이서(30)와 제2스페이서(32)가 실리콘질화물을 포함하므로, 스페이서구조물(S)은 'Nitride-Air1-Nitride-Air2(NANA)' 구조가 될 수 있다. 이처럼, 제1에어갭(40)과 제2에어갭(41)은 스페이서구조물(S) 내에 내장될 수 있다. 제1에어갭(40)과 제2에어갭(41)의 제1더블에어갭(DA1)을 형성하므로써 에어갭의 크기(Size)를 충분히 크게 형성할 수 있다. 이에 따라, 비트라인(26)과 제2플러그(39)간의 기생캐패시턴스를 현저히 낮출 수 있다. 비교예로서, 비트라인(26)과 제2플러그(39) 사이에 제1에어갭(40) 또는 제1에어갭(41)만으로 이루어진 싱글에어갭(Single air gap)이 위치할 수 있다. 제1더블에어갭(DA1)이 형성된 본 실시예는 비교예보다 기생캐패시턴스 감소효과가 크다.
제1플러그(25)와 제2플러그(39) 사이에는 절연플러그(P)가 형성된다. 절연플러그(P)는 라이닝층(30P), 필라(32P) 및 제2더블에어갭(DA2)을 포함한다. 라이닝층(30P)과 필라(32P)가 실리콘질화물을 포함하므로, 절연플러그(P)는 'Nitride-Air3-Nitride-Air4(NANA)' 구조가 된다. 이처럼, 제3에어갭(42)과 제4에어갭(43)은 절연플러그(P) 내에 내장될 수 있다.
제1에어갭(40)과 제4에어갭(43)이 수직방향으로 위치할 수 있고, 제2에어갭(41)과 제3에어갭(42)이 수직방향으로 위치할 수 있다. 이로써, 제1에어갭(40)과 제4에어갭(43)은 제4더블에어갭(DA3)이 될 수도 있다. 제2에어갭(41)과 제3에어갭(42)은 제3더블에어갭(DA4)이 될 수도 있다. 제3더블에어갭(DA3)과 제4더블에어갭(DA4)은 서로 연결될 수 있다.
이와 같이, 제2에어갭(41)과 제3에어갭(42)의 제3더블에어갭(DA4)을 형성하므로써 비트라인(26)과 제2플러그(39)간의 기생캐패시턴스를 더욱 낮출 수 있다. 비교예로서, 비트라인(26)과 제2플러그(39) 사이에 제2에어갭(41)만 형성되거나 또는 제1플러그(25)와 제2플러그(39) 사이에 제3에어갭(42)만 형성될 수 있다. 제3더블에어갭(DA3)이 형성된 본 실시예는 비교예보다 기생캐패시턴스 감소효과가 크다.
제1실시예는 제3플러그(46)를 형성하기 전에 제1에어갭(40), 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)을 모두 형성하므로 프리-에어갭 형성 공정(Pre-air gap forming process)이라고 지칭할 수 있다.
도 3o, 도 4o 및 도 5o에 도시된 바와 같이, 캡핑층(44A, 44B)이 형성된다. 캡핑층(44A, 44B)은 제1더블에어갭(DA1)의 탑부를 채우는 형태가 된다. 캡핑층(44A, 44B)은 제1캡핑층(44A)과 제2캡핑층(44B)으로 구분될 수 있다. 제1캡핑층(44A)은 제1에어갭(40)을 캡핑한다. 제2캡핑층(44B)은 제2에어갭(41)을 캡핑한다. 제1캡핑층(44A)과 제2캡핑층(44B)은 절연물질로 형성될 수 있다. 제1캡핑층(44A)과 제2캡핑층(44B)은 실리콘산화물로 형성될 수 있다. 실리콘산화물은 산화공정, 증착공정 또는 이들의 조합에 의해 형성될 수 있다. 예컨대, 플라즈마산화공정(plasma oxidation)에 의해 제1실리콘산화물을 형성한 후 화학기상증착(CVD)에 의해 제2실리콘산화물을 형성할 수 있다. 다른 실시예에서, 제1캡핑층(44A)과 제2캡핑층(44B)은 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 제1캡핑층(44A)과 제2캡핑층(44B)의 바텀부는 제1에어갭(40) 및 제2에어갭(41)의 높이가 충분히 확보되도록 하는 깊이를 가질 수 있다. 제1캡핑층(44A)과 제2캡핑층(44B)을 형성하기 위해 제1에어갭(40) 및 제2에어갭(41)의 탑부가 채워지도록 전면에 실리콘산화물을 증착한 후 에치백 공정이 수행될 수 있다. 제1에어갭(40)과 제2에어갭(41)의 탑부만을 선택적으로 채우기 위해 실리콘산화물은 단차피복성이 열악한 방법에 의해 증착될 수 있다. 예컨대, 플라즈마화학기상증착법(PECVD)에 의해 증착될 수 있다. 제1에어갭(40)과 제2에어갭(41)의 폭이 매우 좁기 때문에 제1에어갭(40) 및 제2에어갭(41)의 바텀부까지 실리콘산화물이 증착되지 않는다.
제1캡핑층(44A)과 제2캡핑층(44B)은 후속 공정으로부터 제1에어갭(40)과 제2에어갭(41)의 손실을 방지할 수 있다. 제1캡핑층(44A)과 제2캡핑층(44B)에 의해 제1에어갭(40) 및 제2에어갭(41)의 크기가 각각 작아질 수 있으나, 제1에어갭(40)과 제2에어갭(41)의 제1더블에어갭(DA1)에 의해 비트라인(26)과 제2플러그(39) 사이에 위치하는 에어갭의 총 크기는 더 커진다. 비교예로서, 제1에어갭(40) 또는 제2에어갭(41)만으로 이루어진 싱글에어갭의 경우에는, 캡핑층에 의해 에어갭의 크기가 작아져 기생캐패시턴스 감소 효과가 저하될 수 있다.
도 3p, 도 4p 및 도 5p에 도시된 바와 같이, 제2플러그(39) 상에 오믹콘택층(45)이 형성된다. 오믹콘택층(45)은 실리사이드 공정(Silicidation)에 의해 형성될 수 있다. 오믹콘택층(45)은 금속실리사이드(metal silicide)를 포함할 수 있다. 오믹콘택층(45)은 코발트실리사이드(cobalt silicide)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(45)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 오믹콘택층(45)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
오믹콘택층(45) 상에 제3플러그(46)가 형성된다. 제3플러그(46)를 형성하기 위해 제4도전층(미도시)의 갭필 및 평탄화가 수행될 수 있다. 제3플러그(46)는 오믹콘택층(45) 상에서 제2오픈부(37)를 채우면서 형성된다. 제3플러그(46)는 금속함유층을 포함할 수 있다. 제3플러그(46)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제3플러그(46)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
제3플러그(46)는 부분적으로 비트라인구조물과 오버랩된 확장부를 가질 수 있다.
제3플러그(46) 상에 메모리요소(Memory element, 47)가 형성될 수 있다.
상술한 실시예에 따르면, 제2플러그(39)와 비트라인(26) 사이에 제1더블에어갭(DA1)이 형성된다. 제1플러그(25)와 제2플러그(39) 사이에 제2더블에어갭(DA2)이 형성된다. 아울러, 비트라인(26)으로부터 제1플러그(25)에 이르는 크기를 갖는 제3더블에어갭(DA3)이 형성된다. 이에 따라, 제2플러그(39)와 비트라인(26)간의 기생캐패시턴스를 감소시킴과 동시에 제1플러그(25)와 제2플러그(39)간의 기생캐패시턴스를 감소시킬 수 있다. 기생캐패시턴스가 감소하므로 메모리셀의 센싱마진(Sensing margin)을 개선시킬 수 있다.
도 6a 내지 도 6e는 제2실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다. 제2실시예는 제1실시예의 변형예로서, 제2플러그(39)를 형성하기 까지의 방법은 제1실시예와 동일하게 진행할 수 있고, 더블에어갭의 형성 방법은 제1실시예와 다르다. 제2플러그(39)까지 형성하는 방법은 도 4a 내지 도 4m을 참조하기로 한다.
도 6a에 도시된 바와 같이, 제2플러그(39)를 형성한 이후에, 제2희생스페이서(38)가 제거된다. 이에 따라, 제1에어갭(40)이 형성된다. 제2희생스페이서(38)를 제거하기 위해 티타늄질화물을 선택적으로 제거할 수 있는 케미컬이 사용된다. 제2희생스페이서(38)를 제거하는 동안 제1희생스페이서(31)는 제거되지 않고 잔류될 수 있다. 제1에어갭(40)은 서라운딩 형상을 갖는다. 제1에어갭(40)은 제2스페이서(32)와 제2플러그(39) 사이에 위치하며, 제2플러그(39)의 측벽을 에워싸는 서라운딩 형상을 갖는다.
도 6b에 도시된 바와 같이, 제1캡핑층(44A)이 형성된다. 제1캡핑층(44A)은 제1에어갭(40)을 캡핑한다. 제1캡핑층(44A)은 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 제1캡핑층(44A)을 형성하기 위해 제1에어갭(40)의 탑부가 채워지도록 전면에 실리콘질화물을 증착한 후 에치백 공정이 수행될 수 있다. 제1에어갭(40)의 탑부만을 선택적으로 채우기 위해 실리콘질화물은 단차피복성이 열악한 방법에 의해 증착될 수 있다. 예컨대, 플라즈마화학기상증착법에 의해 증착될 수 있다.
도 6c에 도시된 바와 같이, 제2플러그(39) 상에 오믹콘택층(45)이 형성된다. 오믹콘택층(45)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(45)은 실리사이드 공정에 의해 형성될 수 있다. 오믹콘택층(45)은 코발트실리사이드를 포함할 수 있다.
오믹콘택층(45) 상에 제3플러그(46A)가 형성된다. 제3플러그(46A)는 제1실시예와 다르게, 제1희생스페이서(31)의 상부를 노출시키는 형태를 가질 수 있다(도 6f 및 도 6g 참조).
도 6d에 도시된 바와 같이, 제1희생스페이서(31) 및 희생라이닝층(31P)이 제거된다. 제3플러그(46) 아래에서 제1희생스페이서(31) 및 희생라이닝층(31P)이 모두 제거된다. 이에 따라 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)이 형성된다. 제1에어갭(40)과 제1에어갭(41)은 제1더블에어갭(DA1)이 된다. 제3에어갭(42)과 제4에어갭(43)은 제2더블에어갭(DA2)이 된다. 제2에어갭(41)과 제3에어갭(42)은 제3더블에어갭(DA3)이 된다. 제1에어갭(40)과 제4에어갭(43)은 제4더블에어갭(DA4)이 된다.
제1희생스페이서(31) 및 희생라이너층(31P)을 제거하기 위해 습식식각이 적용될 수 있다. 예컨대, 실리콘산화물을 선택적으로 제거할 수 있는 케미컬이 사용된다.
위와 같이, 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)은 인시튜로 형성될 수 있다. 이에 따라, 공정을 단순화시킬 수 있다.
도 6e에 도시된 바와 같이, 제2캡핑층(44B)이 형성된다. 제2캡핑층(44B)은 제2에어갭(41)을 캡핑한다. 제2캡핑층(44B)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 제2캡핑층(44B)의 바텀부는 제2에어갭(41)의 높이가 충분히 확보되도록 하는 깊이를 가질 수 있다. 제2캡핑층(44B)을 형성하기 위해 제3플러그(46A) 상에 실리콘질화물을 증착할 수 있다. 제2에어갭(41)의 폭이 매우 좁기 때문에 제2에어갭(41)의 바텀부까지 실리콘질화물이 증착되지 않는다. 제1실시예와 다르게, 제2캡핑층(44B)은 제3플러그(46)의 표면을 노출시키면서 이웃하는 제3플러그(46) 사이를 채울 수 있다.
제3플러그(46) 상에 메모리요소(47)가 형성된다.
제2실시예는 프리-에어갭 형성 공정(Pre-Air gap forming process)에 의해 제1에어갭(40)을 형성하고, 포스트-에어갭 형성 공정(Post-Air gap forming process)에 의해 제2에어갭(41), 제3에어갭(42) 및 제4에어갭(43)을 형성한다.
프리-에어갭 형성 공정은 제3플러그(46) 형성 전에 제1에어갭(40)을 형성하는 공정을 지칭할 수 있다. 포스트-에어갭 형성 공정은 제3플러그(46) 형성 이후에 제2에어갭(41)을 형성하는 공정을 지칭할 수 있다.
도 6f 및 도 6g는 제2실시예에 따른 제2에어갭의 형성 방법을 설명하기 위한 평면도이다.
도 6f를 참조하면, 제3플러그(46A)가 제2플러그(39)와 일부 중첩되는 형상을 갖고 형성된다. 이에 따라, 제1희생스페이서(31)가 노출된다.
도 6g를 참조하면, 제1희생스페이서(31)가 제거됨에 따라 라인형상의 제2에어갭(41)이 형성된다. 제1방향(D1) 및 제2방향(D2)으로 케미컬이 흘러들어가 제1희생스페이서(31)가 모두 제거될 수 있다.
도 7a 내지 도 7j는 제3실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다. 제3실시예는 제1실시예의 다른 변형예로서, 갭(29)을 형성하는 방법은 제1실시예와 동일하게 진행할 수 있다. 갭(29)까지 형성하는 과정은 도 4a 내지 도 4e를 참조하기로 한다.
도 7a에 도시된 바와 같이, 갭(29)을 포함한 전면에 제1스페이서층(30A)이 형성된다. 제1스페이서층(30A)은 비트라인구조물을 포함한 기판(11)의 전면에 형성된다. 제1스페이서층(30A)은 실리콘질화물을 포함할 수 있다. 제1스페이서층(30A)은 갭(29)을 채우지 않고 컨포멀하게 형성된다.
제1스페이서층(30A) 상에 제1희생스페이서층(51A)이 형성된다. 제1희생스페이서층(51A)은 실리콘산화물을 포함할 수 있다. 제1희생스페이서층(51A)은 제1스페이서층(30A) 상에서 갭(29)을 채우지 않고 컨포멀하게 형성된다.
도 7b에 도시된 바와 같이, 제1희생스페이서(51)가 형성된다. 제1희생스페이서(51)는 제1희생스페이서층(51A)의 리세싱에 의해 형성된다. 제1희생스페이서(51)의 리세싱은 에치백공정을 포함할 수 있다. 제1플러그(25)의 측벽에서 제1스페이서층(30A) 상에 제1희생스페이서(51)가 형성된다. 제1희생스페이서(51)의 바텀부는 갭(29)의 내부에 위치하도록 그 높이가 제어될 수 있다. 즉, 층간절연층(21)의 표면에서 제1희생스페이서층(51A)이 제거되고, 갭(29)의 일부 측벽에서 높이가 낮아지도록 리세스된다. 제1희생스페이서(51)는 비트라인구조물의 양측벽에 위치하도록 연장될 수 있다. 결국, 제1희생스페이서(51)는 제1플러그(25)는 물론 비트라인구조물의 양측벽에 위치하는 스페이서 형상을 갖는다. 갭(29)의 일부 측벽은 제1희생스페이서(51)에 의해 커버링되지 않고 노출될 수 있다. 이를 리세스드 갭(Recessed gap, 51B)이라고 지칭한다.
도 7c에 도시된 바와 같이, 제1희생스페이서(51) 및 제1스페이서층(30A) 상에 제2스페이서층(52A)이 형성된다. 제2스페이서층(52A)은 제1희생스페이서(51)를 포함한 전면에 형성된다. 특히, 제2스페이서층(52A)은 리세스드 갭(51B)을 채우면서 전면에 형성될 수 있다. 제2스페이서층(52A)은 실리콘질화물을 포함할 수 있다.
후속하여, 도시되지 않았으나, 도 4g 내지 도 4i에 도시된 것처럼, 희생층, 예비 분리부, 희생층패턴 및 플러그분리층의 형성 공정을 진행할 수 있다.
도 7d에 도시된 바와 같이, 제2오픈부(53)가 된다. 제2오픈부(53)는 비트라인구조물 사이에 형성될 수 있다. 제2오픈부(53)는 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다. 제2오픈부(53)는 비트라인구조물의 양측에 위치할 수 있다.
제2오픈부(53)를 형성하는 동안, 제1스페이서층(30A)의 탑부에서 제2스페이서층(52A)이 일부 제거될 수 있다. 이에 따라, 제2스페이서(52)가 형성될 수 있다. 제2스페이서(52)는 제1희생스페이서(51)를 덮을 수 있다.
도 7e에 도시된 바와 같이, 제2오픈부(53)의 측면확장 공정을 수행할 수 있다. 예컨대, 제2스페이서(52)를 트리밍할 수 있다. 이처럼 트리밍 공정을 실시하면 제2오픈부(53)의 오픈면적을 충분히 확보할 수 있다.
이와 같은 트리밍 공정에 의해 층간절연층(21)의 표면에서 제2스페이서층(52) 및 제1스페이서층(30A)이 제거될 수 있다. 이에 따라, 제2스페이서(30)가 형성될 수 있다.
도 7f에 도시된 바와 같이, 제2희생스페이서(54)가 형성된다. 제2희생스페이서(54)는 제2오픈부(53)의 측벽 상에 형성된다. 평면상으로 볼 때, 제2희생스페이서(54)는 제2오픈부(53)의 측벽을 에워싸는 서라운딩 형상을 갖는다. 제2희생스페이서(54)의 형성 방법은 도 4k 및 도 4l을 참조하기로 한다.
다음으로, 제2오픈부(53)의 바텀부를 확장시킨다. 이를 위해 제2희생스페이서(54)에 자기정렬시켜 층간절연층(21)을 식각한다. 층간절연층(21)은 건식식각에 의해 식각될 수 있다. 예컨대, 층간절연층(21)은 등방성식각에 의해 식각될 수 있다. 이에 따라, 제2오픈부(53) 아래에 제2불순물영역(20)이 노출된다. 후속하여 제2불순물영역(20) 및 소자분리층(13)의 일부가 일정 깊이 리세스될 수 있다. 제2오픈부(53)의 저면은 식각선택비 차이에 의해 V 자형의 프로파일을 가질 수 있다. 아울러, 등방성식각에 의해 제2오픈부(53)의 바텀부는 벌브 형상(Bulb type)을 가질 수 있다. 이때, 제2오픈부(53)의 바텀부에 의해 제1플러그(25)의 측벽이 노출되지 않도록 등방성식각이 조절될 수 있다.
제2오픈부(53)를 확장시킴에 따라, 제1플러그(25) 및 비트라인(26)의 측벽에 절연스페이서가 형성될 수 있다. 절연스페이서는 제1스페이서(30), 제1희생스페이서(51), 제2스페이서(52) 및 제2희생스페이서(54)를 포함할 수 있다. 제1스페이서(30), 제1희생스페이서(51), 제2스페이서(52)는 비트라인(26)의 측벽에 평행하게 연장되는 라인 형상을 갖는다. 제2희생스페이서(54)는 제2오픈부(53)의 측벽을 에워싸는 서라운딩 형상을 갖는다. 제2희생스페이서(54)의 바텀부는 제1플러그(25)의 측벽에 위치하지 않는다. 절연스페이서의 일부가 제1플러그(25)의 측벽에 형성되도록 연장될 수 있다. 제1플러그(25)의 측벽에는 제1스페이서(30), 제1희생스페이서(51) 및 제2스페이서(52)가 형성될 수 있다. 제1스페이서(30), 제1희생스페이서(51) 및 제2스페이서(52)는 갭(29)의 내부에 채워지도록 연장될 수 있다. 제1스페이서(30)의 연장부분을 라이닝층(30P)라 지칭하기로 한다. 제1희생스페이서(51)의 연장부분을 희생라이닝층(51P)라 지칭하기로 한다. 제2스페이서(52)의 연장부분을 필라(52P)라고 지칭하기로 한다. 희생라이닝층(51P)은 필라(52P)를 부분적으로 에워싸는 형상을 가질 수 있다. 이처럼, 제3실시예는 제1 및 제2실시예와 다르게, 희생라이닝층(51P)의 일측 끝단이 필라(52P)와 라이닝층(30P)에 의해 커버링될 수 있다. 즉, 필라(52P)의 바텀부가 희생라이닝층(51P)의 일측 끝단을 커버링한다. 필라(52P)가 라이닝층(30P)와 접촉하게 되므로, 필라(52P) 및 제2스페이서(52)의 구조적 안정성이 증대된다. 즉, 후속 공정에서 제2스페이서(52) 및 필라(52P)가 리프팅되는 것을 방지할 수 있다.
제1스페이서(30), 제2스페이서(52), 라이닝층(30P) 및 필라(52P)는 실리콘질화물을 포함할 수 있다. 제1희생스페이서(51)와 희생라이닝층(51P)은 실리콘산화물을 포함할 수 있다. 제2희생스페이서(54)는 티타늄질화물을 포함할 수 있다. 따라서, 비트라인(26)의 측벽에는 Nitride-Oxide-Nitride-TiN(N-O-N-TiN)의 절연스페이서가 형성될 수 있다. 제1플러그(25)의 측벽에는 Nitride-Oxide-Nitride-Nitride-Nitride(N-O-N-N)의 절연스페이서가 형성될 수 있다.
도 7g에 도시된 바와 같이, 제2플러그(55)가 형성된다. 제2플러그(55)는 제2오픈부(53) 내부에 리세스되어 형성된다. 제2플러그(55)를 형성하기 위해 폴리실리콘층을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다. 평탄화 공정시에 비트라인하드마스크(27) 및 주변물질들도 평탄화될 수 있다. 이에 따라 제1희생스페이서(51)의 탑부가 노출될 수 있다.
도 7h에 도시된 바와 같이, 제2희생스페이서(54)가 제거된다. 이에 따라, 제1에어갭(56)이 형성된다. 제2희생스페이서(54)를 제거하기 위해 습식 방식이 적용될 수 있다. 예컨대, 티타늄질화물을 선택적으로 제거할 수 있는 황산(sulfuric acid, H2SO4)과 과수(hydrogen peroxide, H2O2)의 혼합이 사용될 수 있다.
제1희생스페이서(51)와 희생라이닝층(51P)이 제거된다. 이에 따라, 제2에어갭(57)이 형성된다. 비트라인(26)과 제2플러그(55) 사이에 제2에어갭(57)이 형성되고, 제2에어갭(57)은 제1플러그(25)와 제2플러그(55) 사이까지 연장될 수 있다. 설명의 편의를 위해, 제2에어갭(57)의 연장부분, 즉, 제1플러그(25)와 제2플러그(55) 사이에 형성되는 제2에어갭(57)을 제3에어갭(58)이라 지칭한다. 희생라이닝층(51P)과 제1희생스페이서(51)가 동일한 물질이므로, 제2에어갭(57)과 제3에어갭(58)이 인시튜로 형성될 수 있다. 이로써, 공정을 단순화시킬 수 있다.
제1희생스페이서(51)와 희생라이닝층(51P)을 제거하기 위해 습식 방식이 적용될 수 있다. 예컨대, 실리콘산화물을 선택적으로 제거할 수 있는 BOE(Buffered oxide etchant)가 사용될 수 있다. BOE는 불화암모늄(Ammonium fluoride, NH4F)와 불화수소(Hydrogen fluoride, HF)의 혼합(mixture)을 포함할 수 있다.
제1에어갭(56)과 제2에어갭(57)은 제1더블에어갭(DA21)이 될 수 있다. 제3에어갭(58)은 싱글에어갭이다.
제1더블에어갭(DA21)은 비트라인(26)과 제2플러그(55) 사이에 위치할 수 있다. 제1에어갭(56)은 서라운딩 형상을 갖고, 제2에어갭(57)은 라인 형상을 갖는다. 제2에어갭(57)은 비트라인(26)의 측벽에서 평행하게 연장된다. 제2에어갭(57)은 제1스페이서(30)와 제2스페이서(52) 사이에 위치한다. 제1에어갭(56)은 제2스페이서(52)와 제2플러그(55) 사이에 위치한다. 제1에어갭(56)은 제2플러그(55)의 측벽을 에워싸는 서라운딩 형상을 갖는다. 제1에어갭(56)과 제2에어갭(57)은 제2스페이서(52)에 의해 서로 분리될 수 있다.
싱글에어갭인 제3에어갭(58)은 제1플러그(25)와 제2플러그(55) 사이의 갭(29) 내에 위치한다. 라이닝층(30P)이 갭(29)의 저면 및 측벽에 형성되고, 필라(52P)가 갭(29)의 중심 및 제2플러그(55)에 인접하는 갭(29)의 일부영역을 채울 수 있다. 도면부호 'E3'와 같이 필라(52P)와 제2플러그(55) 사이에서 제3에어갭(58) 없이 필라(52P)와 라이닝층(30P)이 접촉할 수 있다. 이로써, 필라(52P)의 구조적 안정성이 증가한다. 제3에어갭(58)은 제1플러그(25)와 필라(52P) 사이에 위치한다. 제3에어갭(58)은 제2에어갭(57)으로부터 연속될 수 있다.
상술한 바와 같이, 제1플러그(25) 및 비트라인(26)은 절연스페이서를 사이에 두고 제2플러그(55)와 이웃할 수 있다. 제1에어갭(56), 제2에어갭(57), 제3에어갭(58)은 절연스페이서에 내장될 수 있다. 절연스페이서는 스페이서구조물과 절연플러그를 포함할 수 있다. 스페이서구조물로부터 절연플러그가 연속될 수 있다. 비트라인(26)과 제2플러그(55) 사이에 스페이서구조물이 위치할 수 있다. 스페이서구조물은 제1스페이서(30), 제2스페이서(52) 및 제1더블에어갭(DA21)을 포함한다. 제1스페이서(30)와 제2스페이서(52)가 실리콘질화물을 포함하므로, 스페이서구조물은 'Nitride-Air1-Nitride-Air2(NANA)' 구조가 될 수 있다. 이처럼, 제1에어갭(56)과 제2에어갭(57)은 스페이서구조물 내에 내장될 수 있다. 제1에어갭(56)과 제2에어갭(57)의 제1더블에어갭(DA21)을 형성하므로써 에어갭의 크기(Size)를 충분히 크게 형성할 수 있다. 이에 따라, 비트라인(26)과 제2플러그(55)간의 기생캐패시턴스를 현저히 낮출 수 있다.
제1플러그(25)와 제2플러그(55) 사이에는 절연플러그가 형성된다. 절연플러그는 라이닝층(30P), 필라(52P) 및 제3에어갭(58)을 포함한다. 라이닝층(30P)과 필라(52P)가 실리콘질화물을 포함하므로, 절연플러그는 'Nitride-Air3-Nitride-Nitride(NANN)' 구조가 된다. 이처럼, 제3에어갭(58)은 절연플러그 내에 내장될 수 있다.
제2에어갭(57)과 제3에어갭(58)이 수직방향으로 위치할 수 있다. 이로써, 제2에어갭(57)과 제3에어갭(58)은 제2더블에어갭(DA22)이 될 수 있다. 제1더블에어갭(DA21)과 제2더블에어갭(DA22)은 서로 연결될 수 있다.
이와 같이, 제2더블에어갭(DA22)을 형성하므로써 비트라인(26)과 제2플러그(55)간의 기생캐패시턴스를 더욱 낮출 수 있다.
제3실시예는 제3플러그(61)를 형성하기 전에 제1에어갭(56), 제2에어갭(57), 제3에어갭(58)을 모두 형성하므로 프리-에어갭 형성 공정(Pre-air gap forming process)이라고 지칭할 수 있다.
도 7i에 도시된 바와 같이, 캡핑층(59A, 59B)이 형성된다. 캡핑층(59A, 59B)은 제1더블에어갭(DA21)의 탑부를 채우는 형태가 된다. 캡핑층(59A, 59B)은 제1캡핑층(59A)과 제2캡핑층(59B)으로 구분될 수 있다. 제1캡핑층(59A)은 제1에어갭(56)을 캡핑한다. 제2캡핑층(59B)은 제2에어갭(57)을 캡핑한다. 제1캡핑층(59A)과 제2캡핑층(59B)은 절연물질로 형성될 수 있다. 제1캡핑층(59A)과 제2캡핑층(59B)은 실리콘산화물로 형성될 수 있다. 실리콘산화물은 산화공정, 증착공정 또는 이들의 조합에 의해 형성될 수 있다. 예컨대, 플라즈마산화공정(plasma oxidation)에 의해 제1실리콘산화물을 형성한 후 화학기상증착(CVD)에 의해 제2실리콘산화물을 형성할 수 있다. 다른 실시예에서, 제1캡핑층(59A)과 제2캡핑층(59B)은 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 제1캡핑층(59A)과 제2캡핑층(59B)의 바텀부는 제1에어갭(56) 및 제2에어갭(57)의 높이가 충분히 확보되도록 하는 깊이를 가질 수 있다.
제1캡핑층(59A)과 제2캡핑층(59B)은 후속 공정으로부터 제1에어갭(56)과 제2에어갭(57)의 손실을 방지할 수 있다. 제1캡핑층(59A)과 제2캡핑층(59B)에 의해 제1에어갭(56) 및 제2에어갭(57)의 크기가 각각 작아질 수 있으나, 제1에어갭(56)과 제2에어갭(57)의 제1더블에어갭(DA21)에 의해 비트라인(26)과 제2플러그(55) 사이에 위치하는 에어갭의 총크기는 더 커진다.
도 7j에 도시된 바와 같이, 제2플러그(55) 상에 오믹콘택층(60)이 형성된다. 오믹콘택층(60)은 실리사이드 공정(Silicidation)에 의해 형성될 수 있다. 오믹콘택층(60)은 금속실리사이드(metal silicide)를 포함할 수 있다. 오믹콘택층(60)은 코발트실리사이드(cobalt silicide)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(59)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(60) 상에 제3플러그(61)가 형성된다. 제3플러그(61)는 오믹콘택층(60) 상에서 제2오픈부(53)를 채우면서 형성된다. 제3플러그(61)는 금속함유층을 포함할 수 있다. 제3플러그(61)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제3플러그(61)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
제3플러그(61)는 부분적으로 비트라인구조물과 오버랩된 확장부를 가질 수 있다.
제3플러그(61) 상에 메모리요소(62)가 형성될 수 있다.
도 7k는 제3실시예에 따른 싱글에어갭을 확대한 평면도이다.
도 7k를 참조하면, 제1플러그(25)는 제1오픈부(24)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 제1플러그(25) 양측에 각각 갭(29)이 형성된다. 갭(29)은 제1플러그(25)를 에워싸는 서라운딩 형상이 아니라, 제1플러그(25)의 양측에 독립적으로 형성된다. 결국, 제1오픈부(24) 내에는 하나의 제1플러그(25)와 한 쌍의 갭(29)이 위치하며, 한 쌍의 갭(29)은 제1플러그(25)에 의해 분리된다. 제1플러그(25)와 제2플러그(55) 사이에 갭(29)이 위치할 수 있다.
제1오픈부(25)의 갭(29) 내에 절연플러그가 채워질 수 있다. 절연플러그는 제1플러그(25)와 제2플러그(55) 사이에 위치할 수 있다. 절연플러그는 라이닝층(30P), 제3에어갭(58) 및 필라(52P)를 포함한다. 라이닝층(30P)은 갭(29)의 저면 및 측벽을 덮는다. 필라(52P)는 갭(29)의 일부를 채울 수 있다. 예컨대, 필라(52P)가 갭(29)의 중심 및 제2플러그(55)에 인접하는 갭(29)의 일부영역을 채울 수 있다. 필라(52P)와 제2플러그(55) 사이에서 제3에어갭(58)없이 필라(52P)와 라이닝층(30P)이 접촉할 수 있다. 결국, 제3에어갭(58)은 제1플러그(25)와 필라(52P) 사이에 위치한다.
도 8a 내지 도 8e는 제4실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다. 제4실시예는 제3실시예의 변형예로서, 제2플러그(55)까지 형성하는 방법은 제3실시예와 동일하게 진행할 수 있고, 더블에어갭의 형성 방법은 제3실시예와 다르다. 제2플러그(59)를 형성하는 과정은 도 4a 내지 도 4m 및 도 7a 내지 도 7g를 참조하기로 한다.
도 8a에 도시된 바와 같이, 제2플러그(55)를 형성한 이후에, 제2희생스페이서(54)가 제거된다. 이에 따라 제1에어갭(56)이 형성된다. 제2희생스페이서(54)를 제거하기 위해 티타늄질화물을 선택적으로 제거할 수 있는 케미컬이 사용된다. 제2희생스페이서(54)를 형성하는 동안 제1희생스페이서(51)는 제거되지 않고 잔류될 수 있다. 제1에어갭(56)은 서라운딩 형상을 갖는다. 제1에어갭(56)은 제2스페이서(52)와 제2플러그(55) 사이에 위치한다. 제1에어갭(56)은 제2플러그(55)의 측벽을 에워싸는 서라운딩 형상을 갖는다.
도 8b에 도시된 바와 같이, 제1캡핑층(59A)이 형성된다. 제1캡핑층(59A)은 제2스페이서(52)와 제2플러그(55) 사이의 제1에어갭(56)을 캡핑한다.
도 8c에 도시된 바와 같이, 제2플러그(55) 상에 오믹콘택층(60)이 형성된다. 오믹콘택층(60) 상에 제3플러그(61A)가 형성된다. 제3플러그(61A)는 부분적으로 비트라인구조물과 오버랩된 확장부를 가질 수 있다. 제2실시예와 유사하게, 제3플러그(61A)는 제1희생스페이서(51)의 상부를 노출시키는 형태를 가질 수 있다(도 6f 및 도 6g 참조).
도 8d에 도시된 바와 같이, 제1희생스페이서(51)가 제거된다. 이에 따라 제2에어갭(57)과 제3에어갭(58)이 형성된다. 제1에어갭(56)과 제2에어갭(57)은 더블에어갭(DA21)이 된다. 제3에어갭(58)은 싱글에어갭이 된다.
위와 같이, 제2에어갭(57)과 제3에어갭(58)은 인시튜로 형성될 수 있다. 이에 따라, 공정을 단순화시킬 수 있다.
더블에어갭(DA21)은 비트라인(26)과 제2플러그(55) 사이에 위치할 수 있다. 제2에어갭(57)은 라인형상을 갖고, 제1에어갭(56)은 서라운딩 형상을 갖는다. 제2에어갭(57)은 비트라인(26)의 측벽에서 평행하게 연장된다. 제2에어갭(57)은 제1스페이서(30)와 제2스페이서(52) 사이에 위치한다. 제1에어갭(56)은 제2스페이서(52)와 제2플러그(55) 사이에 위치한다. 제1에어갭(56)은 제2플러그(55)의 측벽을 에워싸는 서라운딩 형상을 갖는다.
제3에어갭(58)은 갭(29) 내에 위치한다. 제2에어갭(57)과 제3에어갭(58)은 서로 연결되는 형상이다.
도 8e에 도시된 바와 같이, 제2캡핑층(59B)이 형성된다. 제2캡핑층(59B)은 제2에어갭(56)을 캡핑한다. 제3실시예와 다르게, 제2캡핑층(59B)은 제3플러그(61)의 표면을 노출시키면서 이웃하는 제3플러그(61) 사이를 채울 수 있다.
제3플러그(61) 상에 메모리요소(62)가 형성된다.
상술한 바와 같이, 제4실시예는 제2희생스페이서(54)를 제거하여 제1에어갭(56)을 먼저 형성하고, 제3플러그(61)를 형성한 이후에 제1희생스페이서(51)를 제거하여 제2에어갭(57) 및 제3에어갭(58)을 형성한다. 제1에어갭(56)을 형성하는 공정을 프리-에어갭 공정이라고 지칭하고, 제2에어갭(57) 및 제3에어갭(58)을 형성하는 공정을 포스트-에어갭 공정이라 지칭한다.
제3실시예는 제3플러그(55)를 형성하기 전에 제1에어갭(56), 제2에어갭(57), 제3에어갭(58)을 모두 형성하므로 프리-에어갭 공정이 된다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
예를 들어, 복수의 도전구조물이 이웃하는 구조를 갖는 반도체장치를 포함하는 전자장치에 적용할 수 있다. 반도체장치는 제1도전구조물, 제1도전구조물 상의 제2도전구조물, 제2도전구조물에 이웃하는 상부 및 제1도전구조물에 이웃하는 하부를 포함하는 제3도전구조물, 제3도전구조물의 상부와 제2도전구조물 사이에 위치하는 제1더블에어갭; 및 제3도전구조물의 하부와 제1도전구조물 사이에 위치하는 제2더블에어갭을 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 103 : 활성영역
107 : 매립워드라인 109 : 제1불순물영역
110 : 제2불순물영역 111 : 층간절연층
112 : 제1오픈부 113 : 식각정지층
114 : 제1플러그 115 : 비트라인
116 : 비트라인하드마스크 117 : 제2플러그
118 : 오믹콘택층 119 : 제3플러그
120 : 메모리요소 121 : 제1스페이서
122 : 제1에어갭 123 : 제2스페이서
124 : 제2에어갭 125 : 제3에어갭
126 : 제4에어갭 127A : 제1캡핑층
127B : 제2캡핑층 128 : 플러그분리층
S : 스페이서구조물 P : 절연플러그

Claims (39)

  1. 제1플러그;
    상기 제1플러그 상에서 상기 제1플러그와 접촉하며 어느 한 방향으로 연장되는 비트라인;
    상기 비트라인에 이웃하는 제1부분 및 상기 제1플러그에 이웃하는 제2부분을 포함하는 제2플러그;
    상기 비트라인의 측벽에 평행하게 연장되는 제1스페이서;
    상기 제2플러그의 제1부분과 비트라인 사이에 위치하되, 상기 제2플러그의 제1부분을 에워싸는 제1에어갭과 상기 제1스페이서 및 제1에어갭 사이에서 상기 비트라인의 측벽에 평행하게 연장되는 제2에어갭을 포함하는 더블에어갭;
    상기 제1에어갭 및 제2에어갭 사이에 위치하는 제2스페이서; 및
    상기 제1에어갭과 제2에어갭을 캡핑하는 캡핑층
    를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제3에어갭과 제4에어갭을 더 포함하고,
    상기 제3에어갭은 상기 제2에어갭과 수직하게 연결되고,
    상기 제4에어갭은 상기 제1에어갭과 수직하게 연결되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제3에어갭을 더 포함하고,
    상기 제3에어갭은 상기 제2에어갭과 수직하게 연결되는 반도체장치.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1스페이서와 제2스페이서는
    실리콘질화물을 포함하는 반도체장치.
  7. 제1표면과 제2표면을 포함하는 기판;
    상기 제1표면에 접속된 제1플러그;
    상기 제1플러그 상의 비트라인;
    상기 비트라인에 이웃하는 제1부분 및 상기 제1플러그에 이웃하며 상기 제2표면에 접속된 제2부분을 포함하는 제2플러그;
    상기 비트라인의 측벽에 평행하게 연장되는 제1스페이서;
    상기 제2플러그의 제1부분과 상기 제1스페이서 사이에 위치하는 제1에어갭;
    상기 제1스페이서 및 제1에어갭 사이에 위치하는 제2에어갭;
    상기 제1에어갭 및 제2에어갭 사이에 위치하는 제2스페이서;
    상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제3에어갭;
    상기 제1에어갭과 제2에어갭의 상부를 캡핑하는 캡핑층;
    상기 제2플러그 상의 제3플러그; 및
    상기 제3플러그 상의 메모리요소
    를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1에어갭은 상기 제2플러그의 제1부분을 에워싸는 서라운딩형상이고, 상기 제2에어갭은 상기 비트라인의 측벽에 평행하게 연장되는 라인 형상인
    반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2에어갭과 제3에어갭은 연속되는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2플러그의 제2부분과 상기 제3에어갭 사이에 위치하는 제4에어갭을 더 포함하고,
    상기 제3에어갭은 상기 제2에어갭과 수직하게 연결되고,
    상기 제4에어갭은 상기 제1에어갭과 수직하게 연결되는 반도체장치.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제3에어갭은
    상기 제1스페이서와 제2스페이서 사이에 위치하는
    반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1스페이서와 제2스페이서는
    실리콘질화물을 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 기판의 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층을 더 포함하고,
    상기 제1플러그는 상기 제1오픈부 내에 위치하되 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 형태인 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 갭의 측벽 및 저면을 덮는 라이닝층;
    상기 라이닝층으로부터 상기 제3에어갭에 의해 이격되어 상기 갭의 중심에 위치하는 필라;
    상기 비트라인의 측벽에 평행하며 상기 라이닝층에 연결된 제1스페이서; 및
    상기 제2에어갭을 사이에 두고 상기 제1스페이서에 평행하며 상기 필라에 연결된 제2스페이서
    를 더 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 라이닝층, 필라, 제1스페이서 및 제2스페이서는 실리콘질화물을 포함하는
    반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 층간절연층 상에서 상기 비트라인과 교차하는 방향으로 연장되는 플러그분리층을 더 포함하고,
    상기 플러그분리층과 층간절연층은 상기 제2표면을 오픈시키는 제2오픈부를 갖고,
    상기 제2플러그는 상기 제2오픈부 내에 위치하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 기판 내에 매몰되고, 상기 비트라인과 교차하는 방향으로 연장된 매립워드라인; 및
    상기 매립워드라인 양측의 기판 내에 형성된 제1불순물영역 및 제2불순물영역을 더 포함하고,
    상기 제1표면은 상기 제1불순물영역의 표면을 포함하고, 상기 제2표면은 상기 제2불순물영역의 표면을 포함하는
    반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 캡핑층은 실리콘산화물을 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1표면과 제2표면은 각각 리세스된 표면을 갖는 반도체장치.
  21. 제1표면과 제2표면을 포함하는 기판을 준비하는 단계;
    상기 제1표면에 접속되는 제1플러그 및 상기 제1플러그 상에 위치하는 비트라인을 형성하는 단계;
    상기 비트라인에 이웃하는 제1부분 및 상기 제2표면에 접속되면서 상기 제1플러그에 이웃하는 제2부분을 포함하는 제2플러그를 형성하는 단계;
    상기 제2플러그를 형성하는 단계에 앞서, 상기 제1플러그의 측벽과 상기 비트라인의 측벽을 덮는 제1스페이서, 상기 제1스페이서의 측벽을 덮는 제1희생스페이서, 상기 제1희생스페이서의 측벽을 덮는 제2스페이서 및 상기 제2스페이서의 측벽을 덮으면서 상기 제2플러그의 제1부분을 에워싸는 제2희생스페이서를 포함하는절연스페이서를 형성하는 단계; 및
    상기 제2희생스페이서와 제1희생스페이서를 제거하여 상기 비트라인과 제2플러그 사이에 제1에어갭과 제2에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1에어갭과 제2에어갭을 형성하는 단계 이후에,
    상기 제1에어갭과 제2에어갭을 캡핑하는 캡핑층을 형성하는 단계; 및
    상기 제2플러그 상에 제3플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1에어갭과 제2에어갭을 형성하는 단계는,
    상기 제2희생스페이서를 제거하여 상기 제2플러그의 제1부분을 에워싸는 제1에어갭을 형성하는 단계;
    상기 제1에어갭을 캡핑하는 제1캡핑층을 형성하는 단계;
    상기 제2플러그 상에 제3플러그를 형성하는 단계;
    상기 제1희생스페이서를 제거하여 상기 비트라인의 측벽에 평행하는 제2에어갭을 형성하는 단계; 및
    상기 제2에어갭을 캡핑하는 제2캡핑층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1에어갭과 제2에어갭을 형성하는 단계에서,
    상기 제1에어갭은 상기 제2플러그의 제1부분을 에워싸는 서라운딩 형상을 갖고 형성되며, 상기 제2에어갭은 상기 비트라인의 측벽에 평행하게 연장되는 라인 형상을 갖고 형성되는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1희생스페이서는 실리콘산화물로 형성하고, 상기 제2희생스페이서는 티타늄질화물로 형성하는 반도체장치 제조 방법.


  26. 삭제
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1스페이서, 제1희생스페이서 및 제2스페이서는 상기 비트라인의 측벽에 평행하면서 상기 제1플러그와 제2플러그 사이에 위치하도록 연장되어 형성되고,
    상기 제2희생스페이서는 상기 제2스페이서와 제2플러그 사이에 위치하며 상기 제2플러그의 제1부분을 에워싸는 형태로 형성되는 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1스페이서와 제1희생스페이서는 각각, 상기 제1플러그의 측벽에 위치하는 제1연장부분과 상기 제2플러그의 제2부분의 측벽에 위치하는 제2연장부분을 포함하여 형성되는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제1희생스페이서의 제1연장부분과 제2연장부분을 제거하여 상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제3에어갭과 제4에어갭을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 제3에어갭과 제4에어갭은 상기 제2에어갭으로부터 연속되는 형상을 갖고 형성되며, 상기 제4에어갭은 상기 제1에어갭과 연결되는 반도체장치 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1스페이서는 상기 제1플러그의 측벽에 위치하는 제1연장부분과 상기 제2플러그의 제2부분의 측벽에 위치하는 제2연장부분을 포함하도록 형성하고, 상기 제1희생스페이서는 상기 제1플러그의 측벽에 위치하는 제1연장부분을 포함하도록 형성하는 반도체장치 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 제1희생스페이서의 제1연장부분을 제거하여 상기 제2플러그의 제2부분과 제1플러그 사이에 위치하는 제3에어갭을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제3에어갭은 상기 제2에어갭으로부터 연속되는 형상을 갖고 형성되며, 상기 제1에어갭과 제3에어갭은 상기 제2스페이서에 의해 불연속되는 반도체장치 제조 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1플러그 및 비트라인을 형성하는 단계는,
    상기 기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 상기 제1표면을 노출시키는 제1오픈부를 형성하는 단계;
    상기 노출된 제1표면을 리세스시키는 단계;
    상기 제1오픈부를 채우는 예비 제1플러그를 형성하는 단계;
    상기 예비 제1플러그 상에 상기 비트라인을 형성하는 단계; 및
    상기 비트라인과 동일한 선폭으로 상기 예비 제1플러그를 식각하여 상기 제1플러그를 형성하면서 상기 제1플러그 양측에 갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 절연스페이서를 형성하는 단계는,
    상기 제1플러그의 측벽과 비트라인의 측벽을 덮는 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제1희생스페이서층을 형성하는 단계;
    상기 제1희생스페이서층 상에 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층, 제1희생스페이서층 및 상기 제1스페이서층을 트리밍하여 각각 제2스페이서, 상기 제1희생스페이서 및 제1스페이서를 형성하는 단계;
    상기 제2스페이서의 측벽 상에 예비 분리부를 갖는 희생층패턴을 형성하는 단계;
    상기 예비 분리부에 플러그분리층을 채우는 단계;
    상기 희생층패턴을 제거하여 제2오픈부를 형성하는 단계;
    상기 제2오픈부를 포함한 전면에 제2희생스페이서층을 형성하는 단계; 및
    상기 제2희생스페이서층을 식각하여 상기 제2오픈부의 측벽을 에워싸는 상기 제2희생스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 제2플러그를 형성하는 단계는,
    상기 제2희생스페이서의 측벽에 정렬시켜 상기 제2표면이 노출되도록 상기 제2오픈부를 확장하는 단계; 및
    상기 제2오픈부를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 리세스시켜 상기 제2오픈부를 부분적으로 채우는 상기 제2플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    상기 층간절연층을 형성하는 단계 이전에,
    상기 기판을 식각하여 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치 내에 매몰되며 상기 비트라인과 교차하는 방향으로 연장되는 매립워드라인을 형성하는 단계;
    상기 매립워드라인의 상부를 채우는 실링층을 형성하는 단계; 및
    상기 매립워드라인 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 더 포함하고,
    상기 제1표면은 상기 제1불순물영역의 표면을 포함하고, 상기 제2표면은 상기 제2불순물영역의 표면을 포함하는 반도체장치 제조 방법.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항 또는 제23항에 있어서,
    상기 제3플러그 상에 메모리요소를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항 또는 제23항에 있어서,
    상기 제2플러그는 실리콘함유물질로 형성되고, 상기 제3플러그는 금속함유물질로 형성되는 반도체장치 제조 방법.
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