KR101564052B1 - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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Abstract

반도체 소자 및 그 제조 방법으로, 상기 반도체 소자는, 기판 상에 간격을 가지면서 규칙적으로 배치되는 라인 형상의 도전 패턴들이 구비된다. 상기 도전 패턴들 사이에는 상기 도전 패턴들의 측벽과 이격되어 에어 스페이서를 생성시키는 콘택 플러그들이 구비된다. 또한, 상기 도전 패턴들 및 콘택 플러그들 상부를 덮는 상부 절연막을 포함한다. 상기 반도체 소자는 상기 에어 스페이서가 포함되어 있어서 도전 패턴들 사이에 발생되는 로딩 커패시턴스가 감소된다.

Description

반도체 소자 및 그 제조 방법.{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 도전 패턴들 사이의 로딩 커패시턴스가 감소되는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자에는 복층으로 적층된 배선 라인 및 상기 배선 라인들을 전기적으로 연결시키는 콘택 플러그들이 포함된다. 상기 반도체 소자가 고도로 집적화됨에 따라, 상기 배선 라인들 및 콘택 플러그들이 서로 이격되는 거리가 점점 가까워지고 있다. 이로인해, 상기 반도체 소자의 배선은 로딩 커패시턴스가 증가되고 있다. 상기 반도체 소자 중 디램 소자의 경우, 배선들 사이의 로딩 커패시턴스가 증가됨에 따라 동작 속도가 느려지고, 리프레시 특성이 열화된다.
본 발명의 목적은 도전 패턴들 사이에서 로딩 커패시턴스가 감소되는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 간격을 가지면서 규칙적으로 배치되는 라인 형상의 도전 패턴들이 구비된다. 상기 도전 패턴들 사이에는 상기 도전 패턴들의 양 측벽과 이격되어 생성된 에어 스페이서를 갖는 콘택 플러그들이 구비된다. 또한, 상기 도전 패턴들 및 콘택 플러그들 상부를 덮는 상부 절연막이 구비된다.
본 발명의 일 실시예로, 상기 에어 스페이서는 상기 도전 패턴들의 하부 측벽 및 상기 콘택 플러그의 하부 측벽 사이에 배치될 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서 위에 위치하는 상기 도전 패턴들의 상부 측벽 및 콘택 플러그들 상부 측벽과 각각 접촉되는 상부 스페이서가 더 구비될 수 있다. 상기 도전 패턴은 도전 물질 및 하드 마스크가 적층된 구조를 갖고, 상기 상부 스페이서는 상기 하드 마스크의 측벽에 구비될 수 있다. 상기 상부 스페이서는 상기 콘택 플러그와 대향하고 있는 도전 패턴들의 상부 측벽에 각각 독립적으로 구비될 수 있다. 이와는 달리, 상기 상부 스페이서는 상기 도전 패턴들의 상부 측벽을 따라 연장되는 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서는 상기 도전 패턴의 최상부 측벽으로부터 최하부 측벽까지 수직 방향으로 연장된 형상을 가질 수도 있다.
본 발명의 일 실시예로, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 공기가 채워진 에어 갭 상태일 수 있다. 상기 에어 갭은 상기 에어 스페 이서와 연결되어 있는 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 층간 절연막이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 간격을 가지면서 규칙적으로 배치되는 라인 형상의 도전 패턴들을 형성한다. 상기 도전 패턴들 사이에, 상기 도전 패턴들의 양 측벽과 이격되어 생성된 에어 스페이서를 갖는 콘택 플러그들을 형성한다. 다음에, 상기 도전 패턴들 및 콘택 플러그들 상부를 덮는 상부 절연막을 형성한다.
본 발명의 일 실시예로, 상기 도전 패턴들의 상부 측벽 및 콘택 플러그들 상부 측벽과 각각 접촉되는 상부 스페이서를 형성하는 공정이 더 포함될 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서를 갖는 콘택 플러그를 형성하기 위하여, 상기 도전 패턴들을 덮는 절연막을 형성한다. 상기 절연막을 식각하여, 상기 도전 패턴의 측벽을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 측벽에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성된 콘택홀 내부에 도전막을 채워넣어 콘택 플러그를 형성한다. 다음에, 상기 콘택 플러그 및 도전 패턴 사이에 에어 스페이서가 생성되도록 상기 희생 스페이서를 제거한다.
상기 희생 스페이서를 제거하기 이 전에, 상기 절연막을 제거할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 패드 콘택들을 포함하는 하부 구조물이 구비된다. 상기 하부 구조물 상에, 간격을 가지면서 규칙적으로 배치되는 비트 라인 구조물들이 구비된다. 상기 비트 라인 구조물들 사이에는 상기 비트 라인 구조물들 측벽과 이격되어 생성된 에어 스페이서를 갖고, 저면이 상기 패드 콘택들과 접촉되는 콘택 플러그들이 구비된다. 또한, 상기 비트 라인 구조물들 및 콘택 플러그들 상부를 덮는 상부 절연막이 구비된다.
본 발명의 일 실시예로, 상기 하부 구조물은 트랜지스터, 제1 층간 절연막, 상기 트랜지스터의 불순물 영역과 접속하는 패드 콘택들, 제2 층간 절연막, 및 상기 패드 콘택들 중 일부와 접속하는 비트 라인 콘택을 포함할 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서는 상기 콘택 플러그의 상부 측벽으로부터 상기 콘택 플러그의 최하부 측벽까지 수직 방향으로 연장될 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서는 상기 콘택 플러그의 상부 측벽으로부터 상기 비트 라인 구조물의 저면 부위까지 수직 방향으로 연장될 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서 위로, 상기 비트 라인 구조물 및 콘택 플러그의 사이에 배치되고, 상기 비트 라인 구조물 및 콘택 플러그의 측벽과 서로 접촉되는 상부 스페이서가 더 구비될 수 있다.
본 발명의 일 실시예로, 상기 비트 라인 구조물은 비트 라인 및 하드 마스크 패턴을 포함하고, 상기 상부 스페이서는 상기 하드 마스크 패턴과 접촉할 수 있다.
본 발명의 일 실시예로, 상기 상부 스페이서는 상기 콘택 플러그 상부 측벽을 둘러싸는 고립된 형상을 갖는다. 상기 상부 스페이서는 도전 물질 또는 절연 물질로 이루어질 수 있다.
본 발명의 일 실시예로, 상기 상부 스페이서는 상기 비트 라인 구조물의 상부 측벽을 따라 연장될 수 있다. 상기 상부 스페이서는 절연 물질로 이루어질 수 있다.
본 발명의 일 실시예로, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 공기가 채워진 에어 갭이 생성되어 있다.
본 발명의 일 실시예로, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 층간 절연 물질이 구비될 수 있다.
본 발명의 일 실시예로, 상기 비트 라인 구조물 측벽에 보호막이 구비될 수 있다.
본 발명의 일 실시예로, 상기 상부 절연막을 관통하여 상기 콘택 플러그와 접속하는 커패시터를 더 포함될 수 있다.
본 발명의 일 실시예로, 상기 기판에는 페리 회로 영역이 구비되고, 상기 페리 회로 영역에 포함되는 비트 라인 구조물들 사이에는 공기로 채워진 에어 갭을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 패드 콘택들을 포함하는 하부 구조물을 형성한다. 상기 하부 구조물 상에 간격을 가지면서 규칙적으로 배치되도록 비트 라인 구조물들을 형성한다. 상기 비트 라인 구조물들 사이에, 상기 비트 라인 구조물들 측벽과 이격되어 생성된 에어 스페이서를 갖고, 저면이 상기 패드 콘택들과 접촉되는 콘택 플러그들을 형성한다. 다음에, 상기 비트 라인 구조물들 및 콘택 플러그들 상부를 덮 는 상부 절연막을 형성한다.
본 발명의 일 실시예로, 상기 에어 스페이서를 갖는 콘택 플러그를 형성하는 방법으로, 상기 비트 라인 구조물을 덮는 절연막을 형성한다. 상기 절연막의 일부를 식각하여 상기 비트 라인 구조물의 측벽을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 측벽에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성된 콘택홀 내부에 도전막을 채워넣어 콘택 플러그를 형성한다. 다음에, 상기 희생 스페이서를 제거한다.
상기 희생 스페이서 상부면에 구비되고, 상기 비트 라인 구조물 측벽 및 상기 콘택 플러그 측벽과 접촉되는 상부 스페이서를 형성하는 공정을 수행할 수 있다. 상기 상부 스페이서는 상기 희생 스페이서와 식각 선택비를 갖는 물질로 형성할 수 있다.
상기 희생 스페이서를 제거하기 이 전에, 상기 절연막을 제거하여 상기 비트 라인 구조물 사이에 에어 갭을 생성시킬 수 있다.
본 발명의 일 실시예로, 상기 에어 스페이서를 갖는 콘택 플러그를 형성하는 방법으로, 상기 비트 라인 구조물을 측벽에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성된 비트 라인 구조물을 덮는 절연막을 형성한다. 상기 절연막을 식각하여, 측벽에 상기 희생 스페이서를 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내부에 도전막을 채워넣어 콘택 플러그를 형성한다. 다음에, 상기 희생 스페이서를 제거한다.
상기 희생 스페이서 상부면에 구비되고, 상기 비트 라인 구조물 측벽 및 상 기 콘택 플러그 측벽과 접촉하면서 상기 비트 라인 구조물을 따라 연장되는 상부 스페이서를 형성할 수 있다. 상기 상부 스페이서는 절연 물질로 형성할 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자에는 도전 패턴과 콘택 플러그 사이에 에어 스페이서가 구비된 구조물을 포함한다. 또한, 상기 도전 패턴 사이에는 에어 갭이 구비된다. 따라서, 상기 반도체 소자는 도전 패턴과 콘택 플러그 사이가 매우 가깝게 위치하더라도 상기 도전 패턴과 콘택 플러그 사이에 저 유전율의 에어 스페이서가 포함되어 있으므로, 로딩 커패시턴스가 감소된다. 또한, 상기 도전 패턴들 사이에도 에어 갭이 포함되어 있으므로, 상기 도전 패턴들 사이의 로딩 커패시턴스도 감소된다.
이로인해, 상기 반도체 소자는 신호 전달 속도가 빨라진다. 또한, 상기 반도체 소자는 상기 로딩 커패시턴스가 감소됨에 따라 리플래시 특성이 양호해지고, 동작 속도가 빨라진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용 어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 단면도이다. 도 2는 도 1에 도시된 도전 구조물의 사시도이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 도전 패턴(12) 및 하드 마스크 패턴(14)이 적층된 도전 구조물(15)들이 구비된다.
상기 도전 패턴(12)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물, 금속 실리사이드 물질 등을 포함할 수 있다. 상기 도전 패턴(12)은 상기 열거된 도전 물질 중 어느 하나로 이루어지거나 또는 상기 도전 물질들 중 적어도 둘 이상이 적층될 수 있다. 상기 도전 패턴(12)은 라인 형상을 갖는다.
도시하지는 않았지만, 상기 기판(10) 상에는 하부 구조물 및 상기 하부 구조물을 덮는 층간 절연막이 더 포함될 수도 있다. 이 경우, 상기 도전 패턴(12)은 상기 층간 절연막 상에 구비된다.
상기 하드 마스크 패턴(14)은 실리콘 질화물로 이루어질 수 있다. 상기 도전 패턴(12)과 상기 하드 마스크 패턴(11)은 실질적으로 동일한 선폭을 갖는다.
상기 하드 마스크 패턴(11)의 측벽 및 상부면과 상기 도전 패턴(12)의 측벽 및 기판(10)의 일부 표면 상에는 식각 저지막(16)이 구비된다. 상기 식각 저지 막(16)은 실리콘 질화물로 이루어질 수 있다. 즉, 상기 도전 패턴(12)의 측벽은 상기 식각 저지막(16)에 의해 보호된다. 그러나, 상기 식각 저지막(16)은 구비되지 않을 수도 있다.
상기 식각 저지막(16)이 형성되어 있는 하드 마스크 패턴(11)의 상부 측벽에는 상부 스페이서(18)가 구비된다. 상기 상부 스페이서(18)는 상기 하드 마스크 패턴(11)의 최상부 측벽으로부터 하방으로 연장되는 형상을 갖는다. 또한, 상기 상부 스페이서(18)의 저면은 상기 도전 패턴(12)의 상부면보다 더 높게 위치한다.
상기 도전 구조물(15)들 사이에는 적어도 하나의 콘택 플러그(20)가 구비된다. 본 실시예에서는, 상기 하드 마스크 패턴(11)의 상부면, 상부 스페이서(18)의 상부면 및 상기 콘택 플러그(20)의 상부면은 동일 평면 상에 위치한다.
상기 상부 스페이서(18)는 상기 콘택 플러그(20) 및 도전 구조물(15)과 각각 접촉되는 형상을 갖는다. 특히, 상기 상부 스페이서(18)는 상기 콘택 플러그(20)의 상부 측벽을 둘러싸는 형상을 갖는다. 상기 콘택 플러그(20)의 상부를 둘러싸는 각 상부 스페이서(18)는 서로 연결되지 않고 고립된 형상을 갖는다. 따라서, 상기 상부 스페이서(18)는 상기 콘택 플러그(20)와 대향하고 있는 하드 마스크 패턴(14)들의 상부 측벽에 각각 독립적으로 구비된다.
도 1 및 2에 도시된 것과 같이, 상기 상부 스페이서 아래에 위치하는 상기 도전 구조물(15) 및 콘택 플러그(20) 사이에는 어떠한 박막도 채워져 있지 않고, 공기가 채워진 에어 스페이서(air spacer, 30)가 생성되어 있다. 또한, 도 2에 도시된 것과 같이, 상기 콘택 플러그(20)와 대향하고 있지 않은 도전 구조물(15)들 사이에는 어떠한 박막 물질도 채워져 있지 않고 공기가 채워져 있는 에어 갭(air gap, 22)이 생성되어 있다. 상기 에어 스페이서(30) 및 에어 갭(22)은 서로 연결되어 있는 형상을 갖는다.
이와같이, 상기 도전 패턴(12)과 상기 콘택 플러그(20)가 서로 대향하는 높은 유전율을 갖는 박막이 구비되지 않고 낮은 유전율을 갖는 공기가 채워진다. 그러므로, 상기 도전 패턴(12) 및 상기 콘택 플러그(20)에 의해 생기는 기생 커패시터에 의해 발생되는 로딩 커패시턴스가 감소된다. 또한, 상기 콘택 플러그(20)가 구비되지 않는 부위의 상기 도전 구조물(15)들 사이에도 낮은 유전율을 갖는 공기가 채워진다. 그러므로, 상기 도전 구조물(15)들에 포함되는 도전 패턴(12)들 사이에서의 로딩 커패시턴스가 감소된다.
상기 콘택 플러그(20), 상부 스페이서(18), 하드 마스크 패턴(14) 및 상기 도전 패턴(12)들 사이의 에어 갭(22) 부분을 덮는 상부 절연막(32)이 구비된다. 상기 상부 절연막(32)은 상기 에어 갭(22)을 매립하지 않고, 상기 에어 갭(22)을 유지시키는 형상을 갖는다.
상기에서 설명한 본 발명의 일 실시예에 따른 반도체 소자는, 상기 도전 패턴 및 콘택 플러그 사이에 에어 스페이서가 구비됨으로써, 상기 도전 패턴 및 콘택 플러그들 사이에 불가피하게 발생되는 로딩 커패시턴스가 감소되는 구조를 갖는다. 또한, 상기 도전 패턴들 사이에는 에어 갭이 구비됨으로써, 상기 도전 패턴들 사이에 불가피하게 발생되는 로딩 커패시턴스가 감소되는 구조를 갖는다. 일 예로, 상기 반도체 소자는 디램 소자일 수 있으며, 도 1 및 도 2에 도시된 구조는 워드 라 인 및 워드 라인 사이의 콘택 플러그 구조를 포함할 수 있다.
도 3 내지 도 5는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 기판(10) 상에 도전막(도시안됨)을 형성한다. 상기 도전막 상에 일정 간격을 가지면서 규칙적으로 배치되는 라인 형상의 하드 마스크 패턴(14)을 형성한다. 상기 하드 마스크 패턴(14)을 식각 마스크로 사용하여 상기 도전막을 이방성 식각함으로써, 도전 패턴(12) 및 하드 마스크 패턴(14)이 적층된 도전 구조물(15)들을 형성한다. 상기 도전 구조물(15)은 기판 상에 간격을 가지면서 규칙적으로 배치된다.
상기 도전 구조물(15) 및 기판(10) 표면 상에는 식각 저지막(16)을 형성한다. 그러나, 공정을 단순화시키기 위해, 상기 식각 저지막(16)을 형성하는 공정이 생략될 수도 있다.
상기 도전 구조물(15)을 덮는 층간 절연막(도시안됨)을 형성한다. 이 후, 상기 도전 구조물(15) 상부면 또는 식각 저지막(16)의 상부면이 노출되도록 상기 층간 절연막을 연마한다. 다음에, 사진 식각 공정을 통해, 상기 도전 구조물 사이에 위치하는 일부 층간 절연막을 식각하고, 계속하여 하부의 식각 저지막을 식각함으로써, 콘택홀(23)들을 형성한다. 상기 콘택홀(23)의 측벽에는 식각 저지막(16) 또는 도전 구조물(15)의 측벽이 노출된다.
상기 콘택홀(23)의 측벽과 저면, 상기 도전 구조물(15)의 상부 및 상기 층간 절연막의 상부면을 따라 희생막(도시안됨)을 형성한다. 상기 희생막은 상기 식각 저지막(16) 및 하드 마스크 패턴(14)과 높은 식각 선택비를 갖는 물질로 형성된다. 상기 희생막은 상기 층간 절연막과도 높은 식각 선택비를 갖는 물질로 형성된다. 또한, 상기 희생막은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성된다. 상기 희생막으로 사용될 수 있는 물질의 예로는 실리콘 게르마늄을 들 수 있다.
상기 희생막을 이방성 식각함으로써, 상기 콘택홀(23)의 내측벽에 예비 희생 스페이서(24)를 형성한다.
도 4를 참조하면, 상기 예비 희생 스페이서(24)가 형성되어 있는 콘택홀(23) 내부에 콘택 플러그(20)를 형성한다. 상기 노출된 예비 희생 스페이서(24)의 상부를 일부 두께만큼 식각함으로써, 희생 스페이서(24a)를 형성한다. 상기 식각 공정을 통해, 상기 콘택 플러그(20)와 도전 구조물(15)의 상부 측벽 사이에는 갭이 생성된다.
상기 갭 내부에 상부 스페이서(18)를 형성한다. 상기 상부 스페이서(18)는 상기 희생 스페이서(24a) 및 층간 절연막과 높은 식각 선택비를 갖는 물질로 형성된다.
도 5를 참조하면, 전면 식각 공정을 통해 상기 층간 절연막을 제거한다. 상기 식각은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 층간 절연막을 제거하면, 상기 도전 구조물들 사이에 에어 갭(도2, 22)이 생성된다.
이 후, 상기 희생 스페이서(24a)를 제거한다. 이로써, 상기 도전 구조물 및 콘택 플러그 사이에 에어 스페이서(30)를 생성시킨다. 상기 희생 스페이서(24a)를 제거하는 공정은 습식 식각 공정을 통해 수행될 수 있다.
다시, 1 및 2를 참조하면, 상기 콘택 플러그 및 도전 구조물의 상부를 덮는 상부 절연막(32)을 형성한다. 상기 상부 절연막(32)은 상기 에어 갭(22) 부분을 매립하지 않도록 형성됨으로써, 상기 에어 갭(22)을 유지시킨다.
상기 설명한 공정들을 이용함으로써, 도전 패턴들 사이에서 로딩 커패시턴스가 감소되는 반도체 소자를 제조할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예 2에 따른 디램 소자의 단면도이다. 도 7은 도 6a 내지 도 6d에 도시된 디램 소자의 배치도(lay out)이다. 도 8은 도 6a 내지 도 6d에 도시된 디램 소자에서 비트 라인 부위의 사시도이다.
도 6a는 도 7의 A-A'부위이고, 도 6b는 도 7의 B-B'부위이고, 도 6c는 도 7의 C-C'부위이다. 도 6d는 기판의 페리 회로 영역을 절단한 단면도이다. 도 7에 도시된 디램 소자의 배치도는 이 후에 설명될 실시예 3 내지 7에도 동일하게 적용된다.
도 6a 내지 8을 참조하면, 액티브 영역 및 소자 분리 영역들이 구분된 기판(200)이 마련된다. 상기 액티브 영역들은 고립된 형상을 갖는다. 상기 기판(200)은 메모리 셀들을 형성하기 위한 셀 영역 및 주변 회로들을 형성하기 위한 코어 페리 영역으로 구분된다.
상기 액티브 영역 상에 게이트 절연막(206a), 게이트 전극(206b), 소오스 및 드레인(208)을 포함하는 MOS 트랜지스터들이 구비된다. 상기 게이트 전극(106a) 상에는 하드 마스크 패턴(206c)이 구비된다.
상기 게이트 전극(206b)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 게이트 전극(206b)은 워드 라인(206)으로 제공된다.
상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(210)이 구비된다. 상기 제1 층간 절연막(210)에는 상기 소오스 및 드레인(208)과 각각 연결되는 제1 및 제2 패드 콘택(212a, 212b)들이 구비된다.
상기 제1 층간 절연막(210) 상에는 제2 층간 절연막(216)이 구비된다. 상기 제2 층간 절연막(216)에는 상기 제1 패드 콘택(212a)들과 연결되는 비트 라인 콘택(218)들이 구비된다.
상기 제2 층간 절연막(216) 상에는 상기 비트 라인 콘택(218)들과 접촉되는 비트 라인(220)이 구비된다. 상기 비트 라인(220)은 상기 제1 방향과 수직 방향인 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 비트 라인(220)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물, 금속 실리사이드 물질 등을 포함할 수 있다. 상기 비트 라인(220)은 상기 물질들 중 적어도 하나로 이루어질 수 있다. 예를들어, 상기 비트 라인(220)은 폴리실리콘, 텅스텐 질화물 및 텅스텐이 순차적으로 적층된 형상을 가질 수 있다.
상기 비트 라인(220) 상에는 하드 마스크 패턴(222)이 구비된다. 상기 하드 마스크 패턴(222)은 상기 비트 라인을 패터닝하기 위한 마스크이므로, 상기 비트 라인(220)의 선폭과 실질적으로 동일하다. 상기 하드 마스크 패턴(222)은 실리콘 질화물로 이루어질 수 있다. 상기 하드 마스크 패턴(222)의 높이는 상기 비트 라인(220)의 높이보다 더 큰 것이 바람직하다.
상기 비트 라인(220) 측벽, 하드 마스크 패턴(222)의 표면 및 제2 층간 절연막(216)의 상부면에는 식각 저지막(226)이 구비된다. 또한, 상기 식각 저지막(226)은 상기 비트 라인(220)의 측벽을 보호하는 역할을 한다. 상기 식각 저지막(226)은 300Å이하의 얇은 두께를 가질 수 있다. 상기 식각 저지막(226)은 층간 절연막들과의 식각 선택비가 높은 절연 물질로 이루어질 수 있으며, 일 예로, 실리콘 질화물로 이루어질 수 있다.
상기 비트 라인(220) 및 하드 마스크 패턴(222)이 적층된 비트 라인 구조물들(224) 사이에는 스토리지 노드 콘택(240)들이 배치된다. 상기 스토리지 노드 콘택(240)은 상기 제2 층간 절연막(216)을 관통하여 상기 제2 콘택 패드(212b)의 상부면과 접촉하는 형상을 갖는다. 상기 스토리지 노드 콘택(240)은 상기 비트 라인 구조물(224)들과 일정 간격만큼 이격되어 배치된다.
상기 비트 라인 구조물(224)에 포함된 하드 마스크 패턴(222)의 상부 측벽과 상기 스토리지 노드 콘택(240)의 상부 측벽 사이에는 상부 스페이서(244)가 개재되어 있다. 도 5에 도시된 것과 같이, 상기 상부 스페이서(244)는 스토리지 노드 콘택(240)의 상부 측벽을 둘러싸는 링(ring) 형상을 갖고, 상기 하드 마스크 패턴(222)의 상부 측벽과 접촉된다. 즉, 상기 상부 스페이서(244)는 고립된 형상을 가지며, 상기 비트 라인 구조물(224)의 연장 방향으로 서로 전기적으로 연결되어 있지 않다.
상기 상부 스페이서(244)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 예를들어, 상기 상부 스페이서(244)는 실리콘 질화물 또는 폴리실리콘 물질로 이루어질 수 있다. 상기 상부 스페이서(244)가 폴리실리콘 물질로 이루어지는 경우, 상기 상부 스페이서(244)가 도전성을 갖게 된다. 그러므로, 상기 상부 스페이서(244)는 상기 스토리지 노드 콘택(240)과 접촉되어 상기 스토리지 노드 콘택(240)의 상부면의 면적을 확장시키는 기능을 한다.
상기 상부 스페이서(244)의 저면은 상기 비트 라인(220)의 상부면보다 높게 위치한다. 따라서, 상기 상부 스페이서(244)는 상기 비트 라인(220) 측벽 상에 구비되지는 않는다.
상기 상부 스페이서(244) 저면 아래에 위치하는, 상기 스토리지 노드 콘택(240)의 측벽과 상기 비트 라인 구조물(224)의 측벽 사이에는 어떠한 박막 물질도 채워져 있지 않는 에어 스페이서(250, air spacer) 상태이다. 즉, 상부 스페이서(244) 저면 아래에 위치하는 상기 비트 라인 구조물(224) 측벽에는 스페이서를 이루는 물질이 구비되지 않고, 공기로만 채워진다. 본 실시예에서, 상기 에어 스페이서(250)는 상기 상부 스페이서(244) 저면 아래로부터 상기 스토리지 노드 콘택(240)의 최하부 측벽까지 수직 방향으로 연장된다.
한편, 상기 비트 라인 구조물(224)들 사이에는 상기 스토리지 노드 콘택(240)이 구비되지 않는 부위가 생기게 된다. 상기 스토리지 노드 콘택(240)과 대향하고 있지 않는 상기 비트 라인 구조물(224)들 사이에는 어떠한 박막 물질도 채워져 있지 않다. 따라서, 상기 영역은 에어 갭(246, air gap)상태이다. 상기 에어 스페이서(250)와 에어 갭(246)은 서로 연결된 형상을 갖는다.
이와같이, 상기 비트 라인 구조물(224)들 양측으로 에어 스페이서(250) 및 에어 갭(246)이 각각 구비된다. 상기 비트 라인 구조물(224) 및 스토리지 노드 콘택(240) 사이와, 상기 스토리지 노드 콘택과 대향하고 있지 않는 상기 비트 라인 구조물(224)들 사이에는 낮은 유전율을 갖는 공기로 채워져 있다. 때문에, 상기 비트 라인 구조물(224) 및 스토리지 노드 콘택(240) 사이에서 발생하는 로딩 커패시턴스와, 상기 비트 라인 구조물들 간에 발생되는 로딩 커패시턴스가 감소된다.
또한, 상기 상부 스페이서(244)는 상기 비트 라인(220)의 측벽에는 형성되지 않고, 절연 물질로 이루어지는 하드 마스크 패턴(222)의 측벽에만 구비되기 때문에 로딩 커패시터에 영향을 주지 않는다. 더구나, 상기 상부 스페이서(244)가 구비됨으로써, 디램 셀들이 보다 안정된 구조를 가질 수 있다.
한편, 도 6d에 도시된 것과 같이, 기판(200)의 코어/페리 영역에도 비트 라인(220) 및 하드 마스크 패턴(222)을 포함하는 비트 라인 구조물(224)이 구비된다. 상기 비트 라인 구조물(224)의 양측에는 측벽 스페이서가 구비되거나 또는 구비되지 않을 수 있다. 상기 비트 라인 구조물(224)들의 사이는 어떠한 막도 채워지지 않은 에어 갭(246) 상태이다. 상기 비트 라인 구조물(224)들 사이에는 콘택 플러그들이 구비되지 않으므로, 셀 영역에서와 같은 에어 스페이서는 구비되지 않는다.
상기 스토리지 노드 콘택(240), 상부 스페이서(244), 하드 마스크 패턴(222) 및 상기 에어 갭(246) 상부를 덮는 상부 층간 절연막(252)이 구비된다. 상기 상부 층간 절연막(252)은 상기 에어 갭(246) 내부에는 구비되지 않기 때문에, 상기 에어 갭(246)이 유지된다. 상기 상부 층간 절연막(252)은 실리콘 질화물로 이루어질 수 있다.
상기 상부 층간 절연막(242)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉되는 커패시터(254)가 구비된다. 상기 커패시터(254)는 실린더 형상의 하부 전극(254a), 상기 하부 전극(254a) 표면에 구비되는 유전막(254b) 및 상부 전극(254c)을 포함한다.
설명한 것과 같이, 도 6a 내지 도 6c에 도시된 디램 소자는 비트 라인(220)과 스토리지 노드 콘택(240) 사이에 높은 유전율을 물질로 이루어지는 스페이서 물질이 개재되지 않고, 낮은 유전율을 갖는 공기가 채워진다. 그러므로, 상기 비트 라인(220)과 스토리지 노드 콘택(240) 사이에서 발생되는 로딩 커패시터가 감소된다. 또한, 코어/페리 영역 및 셀 영역에서의 비트 라인(220)들 사이에 에어 갭(246)이 생성되므로, 상기 비트 라인(220)들 간에 발생되는 로딩 커패시터가 감소된다.
이와같이, 본 실시예에 따른 디램 소자는 비트 라인(220)과 스토리지 노드 콘택(240) 사이의 이격 거리를 더 넓히지 않고도 로딩 커패시터를 감소시킬 수 있으므로, 디램 소자를 더욱 집적화시킬 수 있다. 또한, 상기 로딩 커패시터의 감소에 의해 상기 디램 소자의 리플래시 주기가 증가되고, 동작 속도가 빨라지게 되어 디램 소자의 전기적 특성이 향상된다.
도 9a 내지 도 15d는 도 6a 내지 도 6d에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도 및 사시도이다.
각 a도는 도 7의 A-A'부위의 단면도이고, 각 b도는 도 7의 B-B'부위의 단면도이고, 각 c도는 도 의 C-C'부위의 단면도이다. 또한, 각 d도는 페리 회로 영역의 단면도이다. 또한, 도 14는 에어 갭이 생성되었을 때 비트 라인 부위의 사시도이다.
도 9a 내지 도 9c를 참조하면, 기판(200) 상에 패드 산화막(도시안됨) 및 제1 하드 마스크막(도시안됨)을 형성한다. 상기 패드 산화막 및 제1 하드 마스크막을 패터닝함으로써, 패드 산화막 패턴(도시안됨) 및 제1 하드 마스크 패턴(도시안됨)을 형성한다. 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(200)을 식각함으로써, 소자 분리용 트렌치(202)를 형성한다.
상기 소자 분리용 트렌치(202) 내부에 절연막을 채워넣은 다음 상기 절연막을 연마하여 소자 분리 패턴(204)을 형성한다. 상기 공정을 통해, 상기 기판(200)은 액티브 영역 및 소자 분리 영역이 구분된다.
상기 기판(200)에 게이트 절연막(206a), 게이트 전극(206b) 및 하드 마스크 패턴(206b)을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물의 양측에 스페이서(도시안됨)를 형성한다. 또한, 상기 게이트 전극(206b) 양측의 기판(200)에 불순물을 주입시켜 소오스 및 드레인(208)을 형성한다. 이로써, 상기 기판(200)에는 MOS 트랜지스터들이 형성된다. 상기 게이트 전극(206b)은 제1 방향으로 연장되는 라인 형상을 가지며, 워드 라인의 기능을 한다.
상기 기판(200) 상에 MOS 트랜지스터들을 덮는 제1 층간 절연막(210)을 형성 한다. 상기 제1 층간 절연막(210)의 일부를 식각하여 상기 불순물 영역(208)들을 노출하는 제1 콘택홀(도시안됨)들을 형성한다. 상기 제1 콘택홀들 내에 도전 물질을 채워넣어 상기 소오스/드레인(208)들과 전기적으로 연결되는 제1 및 제2 패드 콘택(212a, 212b)들을 각각 형성한다.
상기 제1 층간 절연막(210) 상에 제2 층간 절연막(216)을 형성한다. 상기 제2 층간 절연막(216)의 일부를 식각하여 상기 제1 패드 콘택(212a)들 상부를 노출하는 제2 콘택홀(도시안됨)들을 형성한다. 상기 제2 콘택홀들 내에 도전 물질을 채워넣어 비트 라인 콘택(218)들을 형성한다.
상기 제2 층간 절연막(216) 상에, 상기 비트 라인 콘택(218)들과 접촉되는 비트 라인(220) 및 하드 마스크 패턴(222)이 적층된 비트 라인 구조물을 형성한다. 구체적으로, 상기 제2 층간 절연막(216) 상에 비트 라인용 도전막(도시안됨) 및 하드 마스크막(도시안됨)을 순차적으로 형성한다. 상기 하드 마스크막은 실리콘 질화물을 화학기상증착법을 통해 증착시켜 형성한다. 상기 하드 마스크막은 상기 비트 라인용 도전막보다 더 두껍게 형성하는 것이 바람직하다. 상기 하드 마스크막을 패터닝하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 하드 마스크 패턴(222)을 형성한다. 상기 하드 마스크 패턴(222)을 식각 마스크로 사용하여 상기 비트 라인용 도전막을 식각함으로써, 비트 라인(220)을 형성한다. 상기 공정들을 통해, 상기 비트 라인(220) 및 하드 마스크 패턴(222)이 적층된 구조의 비트 라인 구조물(224)이 완성된다. 또한, 도시하지는 않았지만, 코어/페리 영역의 기판에도 상기 설명한 것과 동일한 형상을 갖는 비트 라인 구조물(224)이 형성된 다.
상기 비트 라인 구조물(224)의 표면 및 상기 제2 층간 절연막(216) 상부면을 따라 식각 저지막(226)을 형성한다. 상기 식각 저지막(226)은 상기 비트 라인 구조물(224)의 측벽을 보호하기 위한 보호막으로도 사용된다. 상기 식각 저지막(226)은 상기 제2 층간 절연막(216)과 높은 식각 선택비를 갖는 물질로 형성할 수 있다. 예를들어, 상기 식각 저지막(226)은 실리콘 질화물을 증착시켜 형성할 수 있다. 그러나, 공정을 단순화시키기 위해, 상기 식각 저지막(226)을 형성하는 공정이 생략될 수도 있다.
도 10a 내지 도 10c를 참조하면, 상기 제2 층간 절연막(216) 상에 상기 비트 라인 구조물(224)들을 덮는 제3 층간 절연막(236)을 형성한다.
다음에, 상기 비트 라인 구조물(224) 사이에 위치하고 있는 상기 제3 층간 절연막(236), 식각 저지막(226) 및 제2 층간 절연막(216)의 일부분을 순차적으로 사진 식각하여, 상기 제2 콘택 패드(212b)들 상부를 노출하는 제3 콘택홀(232)들을 형성한다. 그러나, 도시되지는 않았지만, 코어/페리 영역에는 상기 제3 콘택홀(232)이 형성되지 않는다.
즉, 상기 제3 콘택홀(232)을 형성하기 위한 사진 공정에서 포토마스크 패턴은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 포토마스크 패턴을 이용하여 식각 공정을 수행하면, 상기 제3 콘택홀(232)의 측벽에는 상기 식각 저지막(226)이 노출된다. 반면에, 도 10b 및 도 10c에 도시된 것과 같이, 상기 비트 라인 구조물(224)들 사이 영역에서 상기 제3 콘택홀(232)이 형성되지 않은 부위에는 제3 층간 절연막(236)이 그대로 남아있게 된다.
상기 제3 콘택홀(232)의 측벽과 저면, 상기 비트 라인 구조물(224)의 상부면 및 상기 제3 층간 절연막(236)의 상부면을 따라 희생막(도시안됨)을 형성한다. 상기 희생막은 상기 식각 저지막(226) 및 하드 마스크 패턴(222)과 높은 식각 선택비를 갖는 물질로 형성된다. 상기 희생막은 상기 제2 및 제3 층간 절연막(216, 236)과 높은 식각 선택비를 갖는 물질로 형성된다. 또한, 상기 희생막은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성된다. 상기 희생막으로 사용될 수 있는 물질의 예로는 실리콘 게르마늄을 들 수 있다.
상기 희생막을 이방성 식각함으로써, 상기 제3 콘택홀(232)의 내측벽에 예비 희생 스페이서(234)를 형성한다. 상기 예비 희생 스페이서(234)의 측방으로의 두께는 상기 비트 라인 구조물(224)과 후속 공정을 통해 형성되는 스토리지 노드 콘택 사이의 에어 스페이서의 폭이 된다. 그러므로, 상기 희생막은 형성하고자하는 에어 스페이서의 폭과 동일한 두께로 형성되어야 한다.
도 11a 내지 도 11c를 참조하면, 상기 예비 희생 스페이서(234)가 형성되어 있는 제3 콘택홀(232) 내부를 채우도록 도전막(도시안됨)을 증착한다. 다음에, 상기 하드 마스크 패턴(222) 및 상기 제3 층간 절연막(236)의 상부면이 노출되도록 상기 도전막을 연마한다.
상기 공정을 수행하면, 상기 제3 콘택홀(232) 내부에만 도전막이 남아있게 됨으로써, 상기 제2 패드 콘택(212b)과 접촉하는 스토리지 노드 콘택(240)이 완성된다. 상기 스토리지 노드 콘택(240) 및 비트 라인 구조물(224) 사이에는 상기 예 비 희생 스페이서(234)가 개재되어 있다. 또한, 상기 예비 희생 스페이서(234)의 상부면은 노출되어 있다.
도 12a 내지 도 12c를 참조하면, 상기 노출된 예비 희생 스페이서(234)의 상부를 일부 두께만큼 식각함으로써, 희생 스페이서(234a)를 형성한다. 상기 예비 희생 스페이서(234)를 제거할 때 다른 막들이 손상되는 것을 억제하기 위해, 상기 예비 희생 스페이서(234)는 습식 식각 공정을 통해 수행하는 것이 바람직하다.
상기 희생 스페이서(234a)를 형성하면, 상기 스토리지 노드 콘택(240) 및 비트 라인 구조물(224) 사이에는 갭(242)이 생성된다. 상기 갭(242)은 후속 공정을 통해 상부 스페이서가 형성되는 부위가 된다. 즉, 상기 갭(242)의 저면은 상기 상부 스페이서의 저면이 위치할 부분과 동일하다. 그런데, 상기 상부 스페이서의 저면은 상기 비트 라인(220)의 상부면보다 높게 위치하여야 한다. 때문에, 상기 갭(242)의 저면 즉, 상기 희생 스페이서(234a)의 상부면은 상기 비트 라인(220) 상부면보다 높게 위치하여야 한다.
도 13a 내지 도 13c를 참조하면, 상기 갭(242) 내부를 채우도록 상부 스페이서막(도시안됨)을 형성한다. 상기 상부 스페이서막은 상기 희생 스페이서(234a) 및 제3 층간 절연막(236)과 높은 식각 선택비를 갖는 물질로 형성된다. 상기 상부 스페이서막은 절연 물질로 형성하거나 또는 도전 물질로 형성할 수 있다. 일 예로, 상기 상부 스페이서막은 절연 물질인 실리콘 질화물 또는 도전성을 갖는 폴리실리콘으로 형성될 수 있다.
다음에, 상기 스토리지 노드 콘택(240), 비트 라인 구조물(224) 및 제3 층간 절연막(236)의 상부면이 노출되도록 상기 상부 스페이서용 절연막을 에치백한다. 상기 공정을 수행하면, 상기 갭(242) 내부에만 상부 스페이서용 절연막이 남게됨으로써, 상부 스페이서(244)가 형성된다. 상기 상부 스페이서(244)는 상기 스토리지 노드 콘택(240)의 상부 측벽을 둘러싸면서 접촉되는 링 형상을 갖는다. 또한, 상기 상부 스페이서(244)는 상기 하드 마스크 패턴(222)의 상부 측벽과 상기 스토리지 노드 콘택(240) 상부 측벽 사이에 개재되어, 상기 하드 마스크 패턴(222) 및 스토리지 노드 콘택(240)과 각각 접촉된다. 즉, 상기 스토리지 노드 콘택(240)과 대향하고 있지 않은 상기 하드 마스크 패턴(222)에는 상기 상부 스페이서(244)가 구비되지 않는다. 그러므로, 상기 상부 스페이서(244)는 상기 하드 마스크 패턴(222)의 상부 측벽 상에 불연속적으로 형성된다.
상기 상부 스페이서(244)가 절연 물질로 형성되는 경우에, 상기 상부 스페이서(244)는 상기 스토리지 노드 콘택(240) 상부와 비트 라인 구조물(224) 상부 사이에 생성된 갭을 채워주는 역할을 한다. 반면에, 상기 상부 스페이서(244)가 도전성을 갖는 폴리실리콘으로 형성되는 경우, 상기 스토리지 노드 콘택(240)의 일부로써의 기능을 하게 된다. 따라서, 상기 상부 스페이서(244)는 상기 스토리지 노드 콘택(240)의 상부면의 면적을 확장시키는 역할을 한다.
도 14는 후속 공정을 통해 에어 갭이 생성되었을 때 비트 라인 부위의 사시도이다.
도 14를 참조하면, 전면 식각 공정을 통해 상기 제3 층간 절연막(236)을 제거한다. 상기 식각은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 식각 공정을 수행할 때 비트 라인 구조물(224)에 플라즈마 어택이 발생되지 않도록 하기 위하여, 습식 식각 공정을 통해 상기 제3 층간 절연막(236)을 식각하는 것이 더 바람직하다. 이 때, 상기 식각 저지막(226)이 노출되도록 식각 공정을 수행함으로써, 상기 제3 층간 절연막(236)만을 선택적으로 식각할 수 있다.
상기 제3 층간 절연막(236)을 제거하면, 상기 비트 라인 구조물(224)들 사이에 에어 갭(246)이 생성된다. 또한, 상기 에어 갭(246)을 통해 상기 희생 스페이서(234a)의 일 측벽이 노출된다.
도 15a 내지 도 15d를 참조하면, 상기 희생 스페이서(230a)를 제거함으로써, 상기 비트 라인 구조물(224) 및 스토리지 노드 콘택(240) 사이에 에어 스페이서(250)를 생성시킨다. 상기 희생 스페이서(234a)를 제거하는 공정은 습식 식각 공정을 통해 수행될 수 있다.
본 실시예에서는, 상기 비트 라인 구조물(224)의 측벽과 스토리지 노드 콘택(240) 사이와, 상기 제2 층간 절연막(216)과 스토리지 노드 콘택(240) 사이에 상기 에어 스페이서(250)가 생성된다. 또한, 상기 스토리지 노드 콘택(240)과 대향하지 않는 부위에 위치하는 상기 비트 라인 구조물(250)들 사이에는 에어 갭(246)이 생성된다.
한편, 도 15d에 도시된 것과 같이, 코어/페리 영역에 형성된 비트 라인 구조물(224) 사이에도 에어 갭(246)이 생성된다. 그러나, 상기 코어/페리 영역의 비트 라인 구조물(224) 사이에는 콘택 플러그(도시안됨)가 형성되지 않으므로, 상기 에어 스페이서는 생성되지 않는다.
다시, 도 6a 내지 도 6d를 참조하면, 상기 스토리지 노드 콘택(240), 상부 스페이서(244), 하드 마스크 패턴(222) 및 상기 에어 갭(246) 상부를 덮는 상부 층간 절연막(252)을 형성한다. 상기 상부 층간 절연막(252)은 상기 에어 갭(246) 부분을 매립하지 않도록 형성됨으로써, 상기 에어 갭(246)을 유지시킨다. 상기 상부 층간 절연막(252)은 실리콘 질화물로 이루어질 수 있다.
상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(254)를 형성한다. 상기 커패시터(254)는 실린더 형상의 하부 전극(254a), 상기 하부 전극(254a) 표면에 구비되는 유전막(254b) 및 상부 전극(254c)을 포함한다.
상기 커패시터를 형성하기 위한 방법을 간단하게 설명하면, 상기 상부 층간 절연막(254) 상에 몰드막(도시안됨)을 형성한다. 상기 몰드막 및 상부 층간 절연막(254)의 일부분을 식각하여 상기 스토리지 노드 콘택(240) 상부면을 노출하는 개구부(도시안됨)를 형성한다. 상기 개구부는 콘택홀의 형상을 갖는다. 상기 개구부의 측벽 및 저면을 따라 실린더 형상의 하부 전극(254a)을 형성한다. 다음에, 상기 몰드막을 제거한다.
그런데, 상기 개구부가 미스얼라인 되면, 상기 개구부 저면에는 상기 상부 스페이서(244)의 일부 영역이 노출된다. 즉, 개구부를 형성할 때 미스얼라인 불량이 발생되더라도 상기 개구부 저면은 상기 에어 스페이서(250) 부위와 관통하지 않게 된다. 따라서, 상기 개구부와 에어 스페이서가 관통하게 되어 상기 개구부 측벽 및 저면을 따라 하부 전극(254a)을 형성할 때 불량이 발생되는 것을 방지할 수 있 다.
한편, 본 실시예와 달리, 상기 상부 스페이서(244)가 구비되지 않는 경우, 상기와 같이 개구부가 미스얼라인되면 상기 개구부와 에어 스페이스가 서로 관통하게 된다. 따라서, 상기 개구부의 측벽 및 저면을 따라 하부 전극을 형성하는 경우, 상기 개구부와 에어 스페이서가 서로 관통하는 부위에서 상기 하부 전극이 끊어지는 등의 문제가 발생된다.
실시예 3
도 16a 내지 도 16c는 본 발명의 실시예 3에 따른 디램 소자의 단면도이다. 도 17은 도 16a 내지 도 16c에 도시된 디램 소자의 사시도이다.
도 16a는 도 7의 A-A'부위의 단면도이고, 도 16b는 도 7의 B-B'부위이고, 도 16c는 도 7의 C-C'부위이다. 이하에서 설명하는 디램 소자의 레이아웃은 도 7과 동일하다.
본 실시예에 따른 디램 소자는 에어 스페이서가 구비되는 위치 및 상부 스페이서의 형상이 실시예 2에 따른 디램 소자와 서로 다르다.
도 16a 내지 도 16c 및 도 17을 참조하면, 액티브 영역 및 소자 분리 영역들이 구분된 기판(200)이 마련된다. 상기 액티브 영역 상에 게이트 절연막(206a), 게이트 전극(206b), 소오스 및 드레인(208)을 포함하는 MOS 트랜지스터들이 구비된다. 상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(210)이 구비된다. 상기 제1 층간 절연막(210)에는 상기 소오스 및 드레인(208)과 각각 연결되는 제1 및 제2 패드 콘택(212a, 212b)들이 구비된다. 상기 제1 층간 절연막(210) 상에는 제2 층간 절연막(216)이 구비된다.
상기 제2 층간 절연막(216)에는 상기 제1 패드 콘택(212a)들과 연결되는 비트 라인 콘택(218)들이 구비된다. 상기 제2 층간 절연막(216) 상에는 상기 비트 라인 콘택(218)들과 접촉되는 비트 라인(220)이 구비된다. 상기 비트 라인(220) 상에는 하드 마스크 패턴(222)이 구비된다. 상기 비트 라인(220) 측벽, 하드 마스크 패턴(222)의 표면 및 제2 층간 절연막(216)의 상부면에는 식각 저지막(226)이 구비된다.
상기 비트 라인(220) 및 하드 마스크 패턴(222)이 적층된 비트 라인 구조물(224)들 사이에는 상기 제2 콘택 패드(212b)와 접촉하는 스토리지 노드 콘택(240)들이 배치된다. 상기 스토리지 노드 콘택(240)은 상기 비트 라인 구조물(224)들과 일정간격 만큼 이격되어 배치된다.
상기 식각 저지막(226)이 형성되어 있는 하드 마스크 패턴(222)의 상부 측벽을 따라 연장되는 상부 스페이서(244a)가 구비된다. 따라서, 도 16b 및 도 17에 도시된 것과 같이, 상기 상부 스페이서(244a)는 상기 스토리지 노드 콘택(240)과 대향하고 있지 않는 상기 하드 마스크 패턴(222)의 상부 측벽에도 구비된다. 또한, 상기 상부 스페이서(244a)는 상기 스토리지 노드 콘택(240)의 상부 측벽을 둘러싸는 형상을 가지면서, 상기 하드 마스크 패턴(222) 및 스토리지 노드 콘택(240) 사이에 개재된다. 이와같이, 상기 상부 스페이서(244a)는 복수의 상기 스토리지 노드 콘택(240)들과 접촉하면서 상기 하드 마스크 패턴(222)의 연장 방향으로 연장되기 때문에, 절연 물질로 이루어져야만 한다. 예를들어, 상기 상부 스페이서(244a)는 실리콘 질화물로 이루어진다.
상기 상부 스페이서(244a)의 저면은 상기 비트 라인(220)의 상부면보다 높게 위치한다. 따라서, 상기 비트 라인(220) 측벽에는 상기 상부 스페이서(244a)가 구비되지 않는다.
상기 상부 스페이서(244a) 저면 아래에 위치하는 상기 스토리지 노드 콘택(240)의 측벽과 상기 비트 라인 구조물(224)의 측벽 사이에는 어떠한 박막 물질도 채워져 있지 않음으로써 에어 스페이서(250a)가 구비된다.
본 실시예의 경우, 상기 에어 스페이서(250a)는 상기 상부 스페이서(244a) 저면 아래로부터 상기 비트 라인 구조물(224) 최하부 측벽까지 수직 방향으로 연장된다. 그러나, 실시예 2와는 달리, 상기 비트 라인 구조물(224) 아래에 위치하는 제2 층간 절연막(216) 측벽과 상기 스토리지 노드 콘택(240)의 측벽 사이에는 상기 에어 스페이서가 구비되지 않고 절연 물질(235a)이 채워져 있다. 예컨대, 상기 절연 물질(235a)은 실리콘 산화물일 수 있다. 상기 절연 물질(235a)의 상부면은 상기 비트 라인(220)의 저면과 동일한 평면에 위치하거나, 상기 비트 라인(220)의 저면보다 낮게 위치한다. 그러므로, 상기 절연 물질이 상기 스토리지 노드 콘택(240)의 측벽에 접촉되어 있다 하더라도, 상기 스토리지 노드 콘택(240)과 비트 라인(220)사이의 로딩 커패시턴스가 높아지지 않는다.
한편, 상기 비트 라인 구조물(224)들 사이에서 상기 스토리지 노드 콘택(240)이 구비되지 않는 부위는 어떠한 박막 물질도 채워져 있지 않다. 따라서, 상기 비트 라인 구조물(224)들 사이는 에어 갭(246)이 구비된다.
또한, 도시하지는 않았지만, 코어/페리 회로 영역의 비트 라인 구조물(224)들 사이에도 에어 갭(246)이 구비된다.
상기 스토리지 노드 콘택(240), 상부 스페이서(244a), 하드 마스크 패턴(222) 및 상기 에어 갭(246) 부분을 덮는 상부 층간 절연막(250)이 구비된다. 상기 상부 층간 절연막(250)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉되는 커패시터(252)가 구비된다.
도 18a 내지 도 20c는 도 16a 내지 도 16c에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
각 a도는 도 7의 A-A'부위의 단면도이고, 각 b도는 도 7의 B-B'부위의 단면도이고, 각 c도는 도 7의 C-C'부위의 단면도이다.
먼저, 도 9a 내지 도 9c를 참조로 설명한 것과 동일한 공정을 수행하여, 기판(200) 상에, 트랜지스터, 제1 층간 절연막(210), 제1 콘택 패드(212a), 제2 콘택 패드(212b), 제2 층간 절연막(216), 비트 라인 구조물(224), 제3 층간 절연막(236)을 형성한다. 이 후, 도 10a 내지 도 10c에 도시된 것과 같이, 상기 제3 및 제2 층간 절연막(236, 216) 일부를 식각하여 제3 콘택홀(232)을 형성한다.
다음에, 상기 제3 콘택홀(232)의 측벽과 저면, 상기 비트 라인 구조물(224)의 상부면 및 상기 제3 층간 절연막(236)의 상부면을 따라 희생막을 형성한다. 본 실시예에서, 상기 희생막은 상기 제3 층간 절연막(236)과 동일한 물질로 형성된다. 즉, 상기 희생막은 실리콘 산화물로 형성된다.
상기 희생막을 이방성 식각함으로써, 상기 제3 콘택홀(232)의 내측벽에 예비 희생 스페이서를 형성한다.
상기 예비 희생 스페이서(234)가 형성되어 있는 제3 콘택홀(232) 내부에 스토리지 노드 콘택(240)을 형성한다. 상기 스토리지 노드 콘택(240) 및 비트 라인 구조물(224) 사이에는 실리콘 산화물로 이루어진 상기 예비 희생 스페이서(234)가 개재되어 있다. 그러므로, 상기 예비 희생 스페이서(234)에 의해 상기 스토리지 노드 콘택(240) 및 상기 비트 라인(220)이 서로 절연된다.
상기 공정들을 수행하면, 도 11a 내지 도 11c에 도시된 것과 동일한 구조가 완성된다. 그러나, 본 실시예에서 상기 예비 희생 스페이서(234)는 상기 실시예 2와는 달리, 실리콘 산화물로 이루어진다.
도 18a 내지 도 18c를 참조하면, 상기 노출된 예비 희생 스페이서(234)의 상부를 일부 두께만큼 식각함으로써, 희생 스페이서(235)를 형성한다. 상기 예비 희생 스페이서(234)를 식각하는 공정은 습식 식각 공정을 통해 수행하는 것이 바람직하다.
상기 희생 스페이서(235)를 식각하는 공정을 수행하면, 상기 예비 희생 스페이서(235) 뿐 아니라, 실리콘 산화물로 이루어진 상기 제3 층간 절연막(236a)도 일부 두께만큼 식각된다. 따라서, 도 18b에 도시된 것과 같이, 상기 제3 층간 절연막(236a)이 식각된 부위에는 비트 라인 구조물(224)의 일부분이 노출될 수 있다.
상기 희생 스페이서(235)를 형성하면, 상기 스토리지 노드 콘택(240) 및 비 트 라인 구조물(224) 사이에는 갭(242a)이 생성된다. 즉, 상기 갭(242a)의 저면은 상기 상부 스페이서(244a)의 저면이 위치할 부분과 동일하다. 또한, 상기 식각 공정에 의해 일부 제거된 상기 제3 층간 절연막(236a)의 상부면은 상기 비트 라인 구조물(224)보다 높게 위치하도록 하여야 한다.
도 19a 내지 도 19c를 참조하면, 상기 갭(242a) 내부를 채우면서 상기 제3 층간 절연막(236a) 표면을 따라 상부 스페이서용 절연막(도시안됨)을 형성한다. 상기 상부 스페이서용 절연막은 상기 희생 스페이서(235) 및 제3 층간 절연막(236a)과 높은 식각 선택비를 갖는 물질로 형성된다. 일 예로, 상기 상부 스페이서용 절연막은 실리콘 질화물로 형성된다.
다음에, 상기 상부 스페이서용 절연막을 에치백함으로써 상부 스페이서(244a)를 형성한다. 상기 상부 스페이서(244a)는 상기 하드 마스크 패턴(222)의 상부 측벽을 따라 형성된다. 또한, 상기 스토리지 노드 콘택(240)의 상부 측벽을 둘러싸는 형상을 갖는다.
본 실시예의 경우, 실시예 2에서와 달리, 상기 상부 스페이서(244a)가 상기 하드 마스크 패턴(222)의 상부 측벽을 따라 서로 연결된 형상을 갖는다. 그러므로, 상기 상부 스페이서(244a)가 도전 물질로 이루어지는 경우, 상기 상부 스페이서(244a)에 의해 이웃하는 스토리지 노드 콘택(240)들이 서로 쇼트된다. 따라서, 상기 상부 스페이서(244a)는 반드시 절연 물질로 이루어져야만 한다.
도 20a 내지 도 20c를 참조하면, 상기 제3 층간 절연막(236a)을 제거하고, 계속하여 희생 스페이서(235)를 제거한다. 상기 제3 층간 절연막(236a) 및 희생 스 페이서(235)는 실리콘 산화물로 이루어지므로, 동일한 식각 공정을 통해 제거될 수 있다. 상기 식각은 습식 식각 공정을 통해 수행될 수 있다.
이 때, 상기 제3 층간 절연막(236a)은 완전히 제거되고, 상기 희생 스페이서(235)는 일부만 제거되는 것이 바람직하다. 따라서, 상기 제2 층간 절연막(216)과 스토리지 노드 콘택(240) 사이 및 상기 비트 라인 콘택(218) 과 스토리지 노드 콘택(240) 사이에는 남아있는 상기 희생 스페이서으로 인해 절연 물질(235a)이 채워진 형상을 갖는다. 이와같이, 상기 절연 물질(235a)이 채워져 있는 경우, 상기 스토리지 노드 콘택(240)의 하부가 더욱 안정적인 구조를 갖게된다.
상기 식각 공정을 수행하고 나면, 상기 비트 라인 구조물(224) 및 스토리지 노드 콘택(240) 사이에는 에어 스페이서가 생성된다. 또한, 상기 스토리지 노드 콘택(240)과 대향하고 있지 않은 비트 라인 구조물(224)들 사이에는 에어 갭(246)이 생성된다.
또한, 도시되지는 않았지만, 상기 공정들을 수행하면, 코어/페리 회로 영역의 비트 라인 구조물(224)들 사이에도 동일하게 에어 갭(246)이 생성된다. 그러나, 상기 코어/페리 회로 영역의 비트 라인 구조물(224)들 사이에는 콘택 플러그들이 형성되지 않기 때문에, 상기 에어 스페이서는 형성되지 않는다.
다시 도 16a 내지 도 16c를 참조하면, 상기 스토리지 노드 콘택(240), 상부 스페이서(244a), 하드 마스크 패턴(222) 및 상기 에어 갭(246) 부분을 덮는 상부 층간 절연막(250)을 형성한다. 상기 상부 층간 절연막(250)은 상기 에어 갭(246) 부분을 매립하지 않도록 구비된다. 다음에, 상기 상부 층간 절연막(250)을 관통하 여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(252)를 형성한다. 상기 커패시터는 실시예 2에서 설명한 것과 동일한 방법으로 형성할 수 있다.
실시예 4
도 21a 및 도 21b는 본 발명의 실시예 4에 따른 디램 소자의 단면도이다. 도 22는 도 21a 및 도 21b에 도시된 디램 소자의 평면도의 일부이다.
도 21a, 도 21b 및 도 22를 참조하면, 액티브 영역 및 소자 분리 영역들이 구분된 기판(200) 상에 실시예 2의 디램 소자와 동일한 구조의 MOS 트랜지스터들, 제1 층간 절연막(210), 제1 및 제2 패드 콘택(212a, 212b)들 및 제2 층간 절연막(216)이 구비된다. 또한, 상기 제2 층간 절연막(216)에는 상기 제1 패드 콘택(212a)들과 연결되는 비트 라인 콘택(218)과, 비트 라인(220) 및 하드 마스크 패턴(222)이 구비된다. 상기 비트 라인(220) 측벽, 하드 마스크 패턴(222)의 표면 및 제2 층간 절연막(216)의 상부면에는 식각 저지막(226)이 구비된다. 또한, 상기 스토리지 노드 콘택(240)과 대향하고 있지 않은 비트 라인 구조물(224)의 양 측벽에는 스페이서(302)가 구비될 수 있다.
상기 비트 라인(220) 및 하드 마스크 패턴(222)이 적층된 비트 라인 구조물(224)들 사이에는 스토리지 노드 콘택(240)들이 배치된다. 또한, 상기 스토리지 노드 콘택(240)이 배치되지 않은 부위의 비트 라인 구조물(224)들 사이에는 제3 층간 절연막(236b)이 채워져 있다. 즉, 상기 비트 라인 구조물(224)들 사이에는 에어 갭(air gap)이 구비되지 않는다.
상기 스토리지 노드 콘택(240)은 상기 제3 및 제2 층간 절연막(236b, 216)을 관통하여 상기 제2 콘택 패드(212b)의 상부면과 접촉하는 형상을 갖는다. 상기 스토리지 노드 콘택(240)의 측벽은 상기 비트 라인 구조물(224)들과 일정간격 만큼 이격된다. 또한, 상기 스토리지 노드 콘택(240)의 측벽은 상기 제3 층간 절연막(236b) 및 제2 층간 절연막(276)과도 일정간격만큼 이격된다. 이와같이, 상기 스토리지 노드 콘택(240)의 측벽과 이웃하는 박막들 사이에는 일정 간격으로 갭이 유지되어 있는 에어 스페이서(300)가 형태가 된다.
도 22에 도시된 것과 같이, 상기 에어 스페이서(300)는 상기 스토리지 노드 콘택(240)의 측벽 부위를 둘러싸는 환형을 갖는다. 또한, 상기 에어 스페이서(300)는 상기 스토리지 노드 콘택(240)의 최상부 측벽으로부터 최하부 측벽까지 연장되는 형상을 갖는다. 그러므로, 상기 스토리지 노드 콘택(240)과 대향하고 있는 비트 라인 구조물(224)의 상부 측벽에는 상부 스페이서가 구비되지 않는다.
설명한 것과 같이, 본 실시예의 디램 소자에서는 상기 비트 라인 구조물(224)과 스토리지 노드 콘택(240) 사이에 에어 스페이서(300)만 생성되며, 상기 비트 라인 구조물(224)들 사이에는 에어 갭이 생성되지 않는다. 또한, 기판의 코어/페리 영역의 비트 라인 구조물(224)들 사이에도 에어 갭이 생성되지 않는다.
상기 스토리지 노드 콘택(240), 하드 마스크 패턴(222) 및 상기 에어 스페이서(300) 부분을 덮는 상부 층간 절연막(252)이 구비된다. 상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉되는 커패시터(254)가 구비된다.
도 23a 및 도 24a는 도 21a 및 도 21b에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 9a 내지 도 9c를 참조로 설명한 공정들을 수행함으로써, 기판(200) 상에, 트랜지스터, 제1 층간 절연막(210), 제1 콘택 패드(212a), 제2 콘택 패드(212b), 제2 층간 절연막(216), 비트 라인 구조물(224)을 형성한다.
도시하지는 않았지만, 상기 비트 라인 구조물(224)을 형성한 후, 상기 비트 라인 구조물(224)의 양 측벽에 비트 라인 스페이서를 형성한다.
다음에, 제3 층간 절연막을 형성하고, 상기 제3 및 제2 층간 절연막의 일부를 식각하여 상기 제2 콘택 패드(212b)를 노출하는 개구부를 형성한다. 이 후, 상기 개구부 측벽에 형성된 비트 라인 스페이서도 제거하여 제3 콘택홀(도시안됨)을 형성한다. 따라서, 상기 제3 콘택홀의 측벽에는 상기 비트 라인 구조물(224) 측벽 또는 비트 라인 구조물(224) 측벽에 형성되어 있는 식각 저지막(226)이 노출되어 있어야 한다.
도 23a를 참조하면, 상기 제3 콘택홀의 측벽과 저면, 상기 비트 라인 구조물(224)의 상부면 및 상기 제3 층간 절연막의 상부면을 따라 희생막(도시안됨)을 형성한다. 상기 희생막은 실리콘 질화물 및 실리콘 산화물 모두에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 희생막은 실리콘 게르마늄 또는 폴리실리콘 물질로 형성된다. 상기 희생막을 이방성 식각함으로써, 상기 제3 콘택홀의 내측벽에 희생 스페이서(235b)를 형성한다.
도시되지는 않았지만, 상기 희생 스페이서(235b)를 형성한 이 후에, 상기 제3 콘택홀의 저면에 노출되어 있는 제2 콘택 패드(212b)의 상부면을 리세스시킬 수 있다. 상기 제2 콘택 패드(212b)의 상부면을 일부 리세스시킴으로써, 상기 제2 콘택 패드(212b)와 스토리지 노드 콘택(240)의 접촉 특성을 양호하게 할 수 있다.
다음에, 상기 희생 스페이서(235b)가 형성되어 있는 제3 콘택홀 내부를 채우는 도전막(도시안됨)을 형성한다. 상기 하드 마스크 패턴(222) 및 상기 제3 층간 절연막의 상부면이 노출되도록 상기 도전막을 연마한다. 이로써, 상기 제2 패드 콘택(212b)과 접촉하는 스토리지 노드 콘택(240)이 완성된다. 이 때, 상기 스토리지 노드 콘택(240) 및 비트 라인 구조물(224) 사이에는 상기 희생 스페이서(235b)가 개재되어 있다.
도 24a를 참조하면, 상기 노출된 희생 스페이서(235b)를 모두 제거함으로써, 상기 스토리지 노드 콘택(240) 및 비트 라인(222) 사이에 갭을 생성시킨다. 상기 희생 스페이서(235b)를 제거하는 공정은 습식 식각 공정을 통해 이루어질 수 있다. 상기 희생 스페이서(235b)를 제거하는 공정에서 상기 제3 층간 절연막은 제거되지 않고 남아있게 된다.
상기 공정을 수행하면, 상기 스토리지 노드 콘택(240) 및 비트 라인 (220)사이에 상기 스토리지 노드 콘택을 둘러싸는 환형의 에어 스페이서(300)가 생성된다. 이로인해 상기 스토리지 노드 콘택(240) 및 비트 라인(220) 사이에서 로딩 커패시턴스가 감소된다. 그러나, 상기 스토리지 노드 콘택(240)과 대향하지 않는 부위의 비트 라인 구조물(224) 사이에는 에어 갭이 생성되지 않는다. 또한, 코어/페리 회 로 영역의 비트 라인 구조물(224)들 사이에도 에어 갭이 생성되지 않는다.
다음에, 도 21a, 도 21b 및 도 22에 도시된 것과 같이, 상기 스토리지 노드 콘택(240), 하드 마스크 패턴(222) 및 상기 에어 스페이서(300) 부분을 덮는 상부 층간 절연막(252)을 형성한다. 다음에, 상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(254)를 형성한다. 상기 커패시터(254)는 실시예 2에서 설명한 것과 동일한 방법으로 형성할 수 있다.
실시예 5
도 25a는 본 발명의 실시예 5에 따른 디램 소자의 단면도이다.
도 26은 도 25a에 도시된 디램 소자 일부의 평면도이다.
도 25a 및 도 26을 참조하면, 액티브 영역 및 소자 분리 영역들이 구분된 기판(200) 상에 실시예 2의 디램 소자와 동일한 구조의 MOS 트랜지스터들, 제1 층간 절연막, 제1 및 제2 패드 콘택(212a, 212b)들 및 제2 층간 절연막(216)이 구비된다. 또한, 상기 제2 층간 절연막(216)에는 상기 제1 패드 콘택(212a)들과 연결되는 비트 라인 구조물(224)이 구비된다. 상기 비트 라인 구조물(224) 표면 및 제2 층간 절연막(216)의 상부면에는 식각 저지막(226)이 구비된다.
상기 비트 라인 구조물(224)들 사이에는 스토리지 노드 콘택(240)들이 배치된다. 또한, 상기 스토리지 노드 콘택(240)이 배치되지 않은 부위의 비트 라인 구조물들 사이에는 제3 층간 절연막이 채워져 있다.
상기 스토리지 노드 콘택(240)은 상기 제3 및 제2 층간 절연막을 관통하여 상기 제2 콘택 패드(212b)의 상부면과 접촉하는 형상을 갖는다.
도 26에 도시된 것과 같이, 상기 비트 라인 구조물(224)들 양 측벽과 상기 스토리지 노드 콘택(240)은 일정간격 만큼 이격되어 배치된다. 반면에, 상기 스토리지 노드 콘택(240)의 다른 양 측벽은 상기 제2 층간 절연막(216) 및 제3 층간 절연막(236)과 각각 접촉되어 있다. 따라서, 상기 비트 라인 구조물의 양 측벽을 따라 에어 스페이서(302)가 구비된다. 상기 에어 스페이서(302)는 상기 비트 라인 구조물(224)의 최상부 측벽으로부터 상기 비트 라인 구조물(224)의 최하부 측벽까지 수직 방향으로 연장된다.
즉, 상기 스토리지 노드 콘택(240)과 비트 라인 구조물(224) 사이에는 에어 스페이서(302)가 구비된다. 상기 에어 스페이서(302)는 상기 비트 라인 구조물(224)의 측벽을 따라 수평 방향으로 연장되는 형상을 갖는다. 또한, 상기 에어 스페이서(302)는 상기 비트 라인 구조물(224)의 최상부 측벽으로부터 상기 비트 라인 구조물(224)의 최하부 측벽까지 수직 방향으로 연장된다.
이와같이, 본 실시예의 디램 소자에서는 상기 비트 라인 구조물과 스토리지 노드 콘택 사이의 에어 스페이서만 구비되며, 상기 비트 라인 구조물들 사이의 에어 갭은 구비되지 않는다.
한편, 기판의 코어/페리 영역의 비트 라인 구조물의 측벽에는 셀 영역과 동일한 형상의 에어 스페이서가 구비된다. 그러나, 기판의 코어/페리 영역의 비트 라인 구조물들 사이에는 에어 갭이 구비되지 않는다.
상기 스토리지 노드 콘택, 하드 마스크 패턴 및 상기 에어 스페이서 부분을 덮는 상부 층간 절연막(252)이 구비된다. 상기 상부 층간 절연막(252)은 상기 에어 스페이서 부분을 매립하지 않도록 구비됨으로써, 상기 에어 스페이서를 유지시킨다. 상기 상부 층간 절연막(302)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(254)가 구비된다.
도 27a 내지 도 29a는 도 25a에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9c를 참조로 설명한 것과 동일한 공정들을 수행하여, 기판(200) 상에, 트랜지스터, 제1 층간 절연막(210), 제1 콘택 패드(212a), 제2 콘택 패드(212b), 제2 층간 절연막(216) 및 비트 라인 구조물(224)을 형성한다.
도 27a를 참조하면, 상기 비트 라인 구조물(224)의 측벽 및 상기 제2 층간 절연막(216) 상부면을 따라 희생막(도시안됨)을 형성한다. 상기 희생막은 실리콘 질화물 및 실리콘 산화물 모두에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 희생막은 실리콘 게르마늄 또는 폴리실리콘 물질로 형성된다.
상기 희생막을 이방성 식각함으로써, 상기 비트 라인 구조물(224)의 측벽에 희생 스페이서(310)를 형성한다. 또한, 상기 기판의 코어/페리 영역에 형성된 비트 라인 구조물(224)의 측벽에도 상기 희생 스페이서(310)가 함께 형성된다.
도 28a를 참조하면, 상기 희생 스페이서(310)들 사이에 생성된 갭을 매립하면서 상기 비트 라인 구조물(224) 상에 제3 층간 절연막(도 29, 236)을 형성한다. 다음에, 상기 비트 라인 구조물(224)의 상부면이 노출되도록 상기 제3 층간 절연막 을 연마한다.
상기 제3 층간 절연막 및 제2 층간 절연막(216)의 일부 영역을 식각함으로써, 상기 제2 콘택 패드(212b)의 상부면을 노출시키는 콘택홀(232)을 형성한다. 상기 콘택홀(232)의 측벽에는 상기 희생 스페이서(310)가 노출된다.
다음에, 도시하지는 않았지만, 상기 콘택홀(232)의 저면에 노출되어 있는 제2 콘택 패드(212b)의 상부면을 리세스시킬 수 있다. 상기 제2 콘택 패드(212b)의 상부면을 일부 리세스시킴으로써, 상기 제2 콘택 패드(212b)와 스토리지 노드 콘택(240)의 접촉 특성을 양호하게 할 수 있다.
도 29a를 참조하면, 상기 희생 스페이서(310)가 형성되어 있는 콘택홀(232) 내부를 채우도록 도전막(도시안됨)을 증착한다. 다음에, 상기 하드 마스크 패턴(22) 및 상기 제3 층간 절연막의 상부면이 노출되도록 상기 도전막을 연마한다. 이로써, 상기 제2 패드 콘택(212b)과 접촉하는 스토리지 노드 콘택(240)이 완성된다.
상기 노출된 희생 스페이서(310)를 모두 제거함으로써, 상기 비트 라인 구조물(224)의 양 측벽에 갭(312)을 생성시킨다. 상기 희생 스페이서(310)를 제거하는 공정은 습식 식각 공정을 통해 이루어질 수 있다. 상기 희생 스페이서(310)를 제거하는 공정에서 상기 제3 층간 절연막은 제거되지 않고 남아있게 된다.
상기 공정을 수행하면, 상기 비트 라인 구조물(224) 양 측벽으로 연장되는 에어 스페이서(312)가 생성되고, 이로인해 상기 스토리지 노드 콘택(240) 및 비트 라인(220) 사이에서 로딩 커패시턴스가 감소된다. 또한, 코어/페리 회로 영역의 비 트 라인 구조물(224)들의 양 측벽으로도 상기 에어 스페이서(312)가 생성된다.
그러나, 상기 스토리지 노드 콘택(240)이 형성되지 않는 부위의 비트 라인 구조물(224) 사이에는 제3 층간 절연막(도 23, 236)이 구비되기 때문에, 에어 갭이 생성되지 않는다. 또한, 코어/페리 회로 영역의 비트 라인 구조물(224)들 사이에도 에어 갭은 생성되지 않는다.
다음에, 도 25a 및 도 26에 도시된 것과 같이, 상기 스토리지 노드 콘택(240), 하드 마스크 패턴(222) 및 상기 에어 스페이서(312) 부분을 덮는 상부 층간 절연막(252)을 형성한다. 다음에, 상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(254)를 형성한다. 상기 커패시터는 실시예 2에서 설명한 것과 동일한 방법으로 형성할 수 있다.
실시예 6
도 30a는 본 발명의 실시예 6에 따른 디램 소자의 단면도이다.
도 30a를 참조하면, 본 실시예는 비트 라인 구조물(224), 제2 층간 절연막(216), 비트 라인 콘택 및 제3 층간 절연막의 측벽에 얇은 두께의 스페이서(320)가 더 포함되는 것을 제외하고는 실시예 2의 디램 소자와 동일한 구조를 갖는다. 상기 스페이서(320)는 스토리지 노드 콘택과 대향하도록 위치하고, 환형을 갖는다. 상기 스페이서(320)는 절연 물질로 이루어지며, 예를들어 실리콘 질화물로 이루어질 수 있다.
즉, 본 실시예는, 상기 스토리지 노드 콘택(240)과 대향하는 비트 라인 구조 물(224)의 측벽에는 얇은 두께의 스페이서(320)가 구비된다. 또한, 상기 스페이서(320)의 외측벽 상에 상부 스페이서(244)가 구비된다. 상기 상부 스페이서(244)의 저면 아래에는 에어 스페이서(250)가 구비된다.
이하에서는, 실시예 6에 따른 디램 소자를 제조하는 방법을 간단히 설명한다.
먼저 도 9a 내지 도 9c에서 설명한 것과 동일한 공정을 수행한다. 다음에, 제3 층간 절연막 및 제3 콘택홀을 형성한 후, 상기 제3 콘택홀 내 측벽에 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물을 포함한다. 상기 스페이서막 상에 희생 스페이서막을 형성한다.
이 후, 도 10a 내지 도 15d에서 설명한 것과 동일한 공정들을 수행하여 도 30a에 도시된 디램 소자를 형성한다.
이와같이, 상기 희생 스페이서막을 형성하기 이 전에 얇은 스페이서막을 형성함으로써, 스페이서 및 에어 스페이서를 포함하는 구조의 디램을 제조할 수 있다.
실시예 7
도 31a는 본 발명의 실시예 7에 따른 디램 소자를 나타내는 단면도이다. 도 32는 도 31a에 도시된 디램 소자 일부의 사시도이다.
도 31a 및 도 32를 참조하면, 액티브 영역 및 소자 분리 영역들이 구분된 기판(100) 상에 실시예 2의 디램 소자와 동일한 구조의 MOS 트랜지스터들, 제1 층간 절연막, 제1 및 제2 패드 콘택(212a, 212b)들 및 제2 층간 절연막(216)이 구비된다. 또한, 상기 제2 층간 절연막(216)에는 상기 제1 패드 콘택(212a)들과 연결되는 비트 라인 콘택(218)과, 비트 라인(220)이 구비된다. 상기 비트 라인(220) 상에는 하드 마스크 패턴(222)이 구비된다. 상기 비트 라인(220) 측벽, 하드 마스크 패턴(222)의 표면 및 제2 층간 절연막(216)의 상부면에는 식각 저지막(226)이 구비된다.
상기 식각 저지막(226)이 형성되어 있는 하드 마스크 패턴(222)의 상부 측벽에는 상부 스페이서(244)가 구비된다. 즉, 상기 상부 스페이서(244)는 상기 하드 마스크 패턴(222)의 상부 측벽을 따라 연장되는 형상을 갖는다. 상기 상부 스페이서(244)는 상기 하드 마스크 패턴(222)의 최상부 측벽으로부터 하방으로 연장되는 형상을 갖는다. 또한, 상기 상부 스페이서(244)의 저면은 상기 비트 라인(222)의 상부면보다 더 높게 위치한다.
상기 비트 라인 구조물(224)들 사이에는 스토리지 노드 콘택(240)들이 배치된다. 상기 스토리지 노드 콘택(240)의 상부 측벽은 상기 상부 스페이서(330)와 접촉된다.
상기 상부 스페이서(322) 아래에 위치하는 스토리지 노드 콘택(240)과 상기 비트 라인 구조물(224)들 사이에는 박막이 구비되지 않는다. 따라서, 상기 스토리지 노드 콘택(240)과 상기 비트 라인 구조물(224)들 사이는 에어 스페이서(330)가 생성된다. 또한, 상기 스토리지 노드 콘택(240)과 대향하고 있지 않은 비트 라인 구조물(224)들 사이에는 어떠한 막도 채워져 있지 않은 에어 갭(332) 상태이다.
한편, 도시하지는 않았지만, 기판의 코어/페리 영역의 비트 라인 구조물(224)의 측벽에는 셀 영역과 동일한 형상의 에어 갭이 구비된다.
상기 스토리지 노드 콘택(240), 하드 마스크 패턴(222) 및 상부 스페이서(322)를 덮는 상부 층간 절연막(252)이 구비된다. 상기 상부 층간 절연막(252)은 상기 에어 갭(328) 부위를 매립하지 않도록 구비됨으로써, 상기 에어 갭(332)을 유지시킨다. 상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택(240)과 전기적으로 접촉하는 커패시터(254)가 구비된다.
도 33a 내지 도 35a는 도 31a에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9c 참조로 설명한 것과 동일한 공정을 수행함으로써, 기판(200) 상에, 트랜지스터, 제1 층간 절연막(210), 제1 콘택 패드(212a), 제2 콘택 패드(212b), 제2 층간 절연막(216) 및 비트 라인 구조물(224)을 형성한다.
도 33a를 참조하면, 상기 비트 라인 구조물(224)의 측벽에 예비 희생 스페이서(320)를 형성한다. 상기 예비 희생 스페이서(320)는 실리콘 게르마늄 또는 폴리실리콘 물질로 형성된다. 이 때, 상기 코어/페리 영역의 비트 라인 구조물(224)의 측벽에도 동일하게 상기 예비 희생 스페이서(320)가 형성된다. 상기 비트 라인 구조물(320)을 덮는 제3 층간 절연막을 형성한다. 이 후, 상기 비트 라인 구조물(224) 및 예비 희생 스페이서(320)의 상부면이 노출되도록 상기 제3 층간 절연막의 상부면을 연마한다.
도 34a를 참조하면, 상기 노출된 예비 희생 스페이서(320)를 일부 두께만큼 식각하여 상기 비트 라인 구조물(224) 및 상기 제3 층간 절연막의 사이에 갭을 생성시킨다. 이 때, 상기 갭의 저면은 상기 비트 라인(220)의 상부면보다 높게 위치하는 것이 바람직하다. 또한, 상기 식각 공정을 통해 상기 비트 라인 구조물(224)의 측벽에 희생 스페이서(320a)가 형성된다. 상기 예비 희생 스페이서(320)를 식각하는 공정은 습식 식각 공정을 통해 수행될 수 있다.
이 후, 상기 갭 내부를 채우도록 스페이서용 절연막(도시안됨)을 형성한다. 이 후, 상기 비트 라인 구조물(224)의 상부면이 노출되도록 상기 스페이서용 절연막을 연마하거나 또는 에치백함으로써, 상부 스페이서(322)를 형성한다. 따라서, 상기 비트 라인 구조물(224)의 상부 측벽에는 상기 상부 스페이서(322)가 형성되고, 상기 비트 라인 구조물(224)의 하부 측벽에는 희생 스페이서(320a)가 형성된다.
도 35a를 참조하면, 상기 제3 층간 절연막 및 제2 층간 절연막(216)의 일부분을 순차적으로 사진 식각하여 상기 제2 콘택 패드(212b)들 상부를 노출하는 콘택홀들을 형성한다. 이 때, 상기 콘택홀들의 측벽에는 상기 희생 스페이서(320a) 및 상부 스페이서(322)가 노출되도록 한다.
상기 콘택홀들 내부를 채우도록 도전막(도시안됨)을 증착한다. 다음에, 상기 하드 마스크 패턴(222) 및 상기 제3 층간 절연막의 상부면이 노출되도록 상기 도전막을 연마한다. 이로써, 상기 제2 콘택 패드(212b)와 접촉하는 스토리지 노드 콘택(240)이 완성된다.
다음에, 전면 식각 공정을 통해 상기 제3 층간 절연막을 제거한다. 상기 제3 층간 절연막은 습식 식각 또는 건식 식각 공정을 통해 제거될 수 있으며, 습식 식각 공정을 통해 제거되는 것이 더 바람직하다. 상기 제3 층간 절연막을 제거하면, 상기 비트 라인 구조물(224)들 사이에 에어 갭이 생성된다. 또한, 상기 스토리지 노드 콘택(240)의 양 측벽에 구비되어 있는 상부 스페이서(322) 및 희생 스페이서(320a)가 노출된다.
다음에, 상기 노출된 희생 스페이서(320a)를 선택적으로 제거한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 희생 스페이서(320a)를 제거하면, 상기 비트 라인 구조물(224) 및 스토리지 노드 콘택(240) 사이에 에어 스페이서(330)가 생성된다. 상기 에어 스페이서(330)는 상기 상부 스페이서(322)의 저면 아래로부터 상기 비트 라인 구조물(224) 저면 위까지 연장된다.
또한, 코어/페리 회로 영역의 비트 라인 구조물(224)들 사이에도 에어 갭이 생성된다.
다음에, 도 31a에 도시된 것과 같이, 상기 스토리지 노드 콘택(240), 하드 마스크 패턴(222) 및 상기 에어 스페이서(330) 부분을 덮는 상부 층간 절연막(252)을 형성한다. 다음에, 상기 상부 층간 절연막(252)을 관통하여 상기 스토리지 노드 콘택과(240) 전기적으로 접촉하는 커패시터(254)를 형성한다. 상기 커패시터(254)는 실시예 2에서 설명한 것과 동일한 방법으로 형성할 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 도전 구조물은 고집적화되면서도 빠 른 동작 속도를 요구하는 다양한 반도체 소자에 이용될 수 있다. 특히, 고집적화된 디램 소자의 배선에 적극적으로 이용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 단면도이다. 도 2는 도 1에 도시된 도전 구조물의 사시도이다.
도 3 내지 도 5는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 6a 내지 도 6d는 본 발명의 실시예 2에 따른 디램 소자의 단면도이다. 도 7은 도 6a 내지 도 6d에 도시된 디램 소자의 배치도(lay out)이다. 도 8은 도 6a 내지 도 6d에 도시된 디램 소자에서 비트 라인 부위의 사시도이다.
도 9a 내지 도 15d는 도 6a 내지 도 6d에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도 및 사시도이다.
도 16a 내지 도 16c는 본 발명의 실시예 3에 따른 디램 소자의 단면도이다. 도 17은 도 16a 내지 도 16c에 도시된 디램 소자의 사시도이다.
도 18a 내지 도 20c는 도 16a 내지 도 16c에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 21a 및 도 21b는 본 발명의 실시예 4에 따른 디램 소자의 단면도이다. 도 22는 도 21a 및 도 21b에 도시된 디램 소자의 평면도의 일부이다.
도 23a 및 도 24a는 도 21a 및 도 21b에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 25a는 본 발명의 실시예 5에 따른 디램 소자의 단면도이다.
도 26은 도 25a에 도시된 디램 소자 일부의 평면도이다.
도 27a 내지 도 29a는 도 25a에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 30a는 본 발명의 실시예 6에 따른 디램 소자의 단면도이다.
도 31a는 본 발명의 실시예 7에 따른 디램 소자를 나타내는 단면도이다. 도 32는 도 31a에 도시된 디램 소자 일부의 사시도이다.
도 33a 내지 도 35a는 도 31a에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도이다.

Claims (35)

  1. 기판 상에, 간격을 가지면서 규칙적으로 배치되는 라인 형상의 도전 패턴들;
    상기 도전 패턴들 사이에 배치되고, 상기 도전 패턴들의 양 측벽과 이격됨으로써 생성된 에어 스페이서를 갖는 콘택 플러그들;
    상기 에어 스페이서 위에 위치하는 상기 도전 패턴들의 측벽 및 이에 대향하는 콘택 플러그들 측벽과 각각 접촉되는 상부 스페이서; 및
    상기 도전 패턴들, 상부 스페이서 및 콘택 플러그들 상부를 덮는 상부 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 도전 패턴은 도전 물질 및 하드 마스크가 적층된 구조를 갖고, 상기 상부 스페이서는 상기 하드 마스크의 측벽에 구비되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 상부 스페이서는 상기 콘택 플러그와 대향하고 있는 도전 패턴들의 상부 측벽에 각각 고립된 패턴 형상으로 구비되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 상부 스페이서는 상기 도전 패턴들의 상부 측벽을 따라 연장되는 형상을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 공기가 채워진 에어 갭 상태인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 콘택 플러그와 대향하지 않는 상기 도전 패턴 사이에는 층간 절연막이 구비되는 것을 반도체 소자.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판 상에 구비되고, 내부에 패드 콘택들을 포함하는 하부 구조물;
    상기 하부 구조물 상에 구비되고, 간격을 가지면서 규칙적으로 배치되는 비트 라인 구조물들;
    상기 비트 라인 구조물들 사이에 배치되고, 상기 비트 라인 구조물들 측벽과 이격되어 생성된 에어 스페이서를 갖고, 저면이 상기 패드 콘택들과 접촉되는 콘택 플러그들;
    상기 에어 스페이서 위로, 상기 비트 라인 구조물 및 콘택 플러그의 사이에 배치되고, 상기 비트 라인 구조물 및 콘택 플러그의 측벽과 서로 접촉되는 상부 스페이서; 및
    상기 비트 라인 구조물들, 상부 스페이서 및 콘택 플러그들 상부를 덮는 상부 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 하부 구조물은 트랜지스터, 제1 층간 절연막, 상기 트랜지스터의 불순물 영역과 접속하는 패드 콘택들, 제2 층간 절연막, 및 상기 패드 콘택들 중 일부와 접속하는 비트 라인 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 에어 스페이서는 상기 콘택 플러그의 상부 측벽으로부터 상기 콘택 플러그의 최하부 측벽까지 수직 방향으로 연장된 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서, 상기 에어 스페이서는 상기 콘택 플러그의 상부 측벽으로부터 상기 비트 라인 구조물의 저면 부위까지 수직 방향으로 연장된 것을 특징으로 하는 반도체 소자.
  16. 삭제
  17. 제12항에 있어서, 상기 비트 라인 구조물은 비트 라인 및 하드 마스크 패턴을 포함하고, 상기 상부 스페이서는 상기 하드 마스크 패턴과 접촉하는 것을 특징으로 하는 반도체 소자.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제12항에 있어서, 상기 비트 라인 구조물 측벽에 보호막이 구비되는 것을 특징으로 하는 반도체 소자.
  25. 삭제
  26. 삭제
  27. 기판 상에, 패드 콘택들을 포함하는 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 간격을 가지면서 규칙적으로 배치되도록 비트 라인 구조물들을 형성하는 단계;
    상기 비트 라인 구조물을 덮는 절연막을 형성하는 단계;
    상기 절연막의 일부를 식각하여, 상기 비트 라인 구조물의 측벽을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 측벽에 희생 스페이서를 형성하는 단계;
    상기 희생 스페이서가 형성된 콘택홀 내부에 도전막을 채워넣어, 상기 비트 라인 구조물들 사이에 배치되고, 저면이 상기 패드 콘택들과 접촉되는 콘택 플러그들을 형성하는 단계;
    상기 희생 스페이서를 제거하여, 상기 비트 라인 구조물들 측벽 및 콘택 플러그 사이에 에어 스페이서를 형성하는 단계; 및
    상기 비트 라인 구조물들 및 콘택 플러그들 상부를 덮는 상부 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 삭제
  29. 제27항에 있어서,
    상기 희생 스페이서를 일부두께만큼 제거하여 갭을 형성하는 단계; 및
    상기 갭 내에 상부 스페이서 물질을 채움으로써, 상기 비트 라인 구조물 측벽 및 상기 콘택 플러그 측벽과 접촉하면서 상기 콘택 플러그를 둘러싸는 상부 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  30. 삭제
  31. 제29항에 있어서, 상기 상부 스페이서는 상기 희생 스페이서와 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  32. 삭제
  33. 기판 상에, 패드 콘택들을 포함하는 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 간격을 가지면서 규칙적으로 배치되도록 비트 라인 구조물들을 형성하는 단계;
    상기 비트 라인 구조물을 측벽에 희생 스페이서를 형성하는 단계;
    상기 희생 스페이서가 형성된 비트 라인 구조물을 덮는 절연막을 형성하는 단계;
    상기 절연막을 식각하여, 측벽에 상기 희생 스페이서를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 도전막을 채워넣어 상기 비트 라인 구조물들 사이에 배치되고, 저면이 상기 패드 콘택들과 접촉되는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 및 비트 라인 구조물 사이에 형성된 상기 희생 스페이서를 제거하여, 상기 비트 라인 구조물들 측벽 및 콘택 플러그 사이에 에어 스페이서를 형성하는 단계; 및
    상기 비트 라인 구조물들 및 콘택 플러그들 상부를 덮는 상부 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  34. 제33항에 있어서,
    상기 희생 스페이서를 일부두께만큼 제거하여 갭을 형성하는 단계; 및
    상기 갭 내에 상부 스페이서 물질을 채움으로써, 상기 비트 라인 구조물을 따라 연장되는 상부 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  35. 삭제
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