KR102053353B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는, 복수의 활성 영역을 가지는 기판과, 상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 상기 복수의 활성 영역 위에서 제1 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인, 및 상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고, 상기 제1 에어 스페이서 내에서는 상기 제1 도전 라인이 노출된다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 상호 인접한 복수의 도전 패턴들을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서는 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소되고, 이로 인해 상호 인접한 도전 패턴들간의 로드 커패시턴스(load capacitance)가 증가됨에 따라 반도체 소자의 동작 속도 또는 리프레시 특성이 저하된다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 복수의 활성 영역을 가지는 기판과, 상기 복수의 활성 영역 위에 형성되고, 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 상기 복수의 활성 영역 위에서 제1 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인, 및 상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고, 상기 제1 에어 스페이서 내에서는 상기 제1 도전 라인이 노출된다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법은, 상부에 층간절연막 패턴 및 복수의 다이렉트 콘택이 형성된 기판 상에 제1 공간을 사이에 두고 제1 방향으로 연장되는 한 쌍의 도전 라인을 형성하는 단계와, 상기 제1 공간 내에서 상기 기판 및 상기 층간절연막 패턴의 일부를 제거하여 상기 복수의 다이렉트 콘택의 측벽을 노출시키는 복수의 개구를 형성하는 단계와, 상기 층간절연막 패턴의 노출 표면, 상기 복수의 개구의 저면 및 내벽, 및 상기 한 쌍의 도전 라인의 측벽을 덮는 절연 라이너를 형성하는 단계와, 상기 복수의 개구 내에 제1 절연 패턴을 형성하는 단계와, 상기 한 쌍의 도전 라인의 측벽 위에서 상기 절연 라이너 위에 희생 스페이서를 형성하는 단계와, 상기 제1 공간 내에서 상기 제1 방향을 따라 일렬로 배열되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그를 각각 이격시키는 제2 절연 패턴을 형성하는 단계, 및 상기 절연 라이너 및 상기 희생 스페이서 구조의 적어도 일부를 제거하여 상기 복수의 콘택 플러그의 양 측벽에 배치되는 한 쌍의 에어 스페이서 (air spacer)를 형성하는 단계를 포함하고, 상기 한 쌍의 에어 스페이서 중 적어도 하나의 에어 스페이서 내에서는 상기 도전 라인의 측벽이 노출된다.
본 발명의 기술적 사상에 의한 반도체 소자는 복수의 비트 라인과 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서를 구비한다. 특히, 에어 스페이서를 형성하기 위해 희생 스페이서 등을 제거할 때, 복수의 비트 라인의 측벽을 덮는 절연 라이너가 상기 희생 스페이서 등과 함께 제거될 수 있어, 고도로 스케일링된 고집적 반도체 소자 내부의 제한된 공간 내에서도 상기 에어 스페이서의 폭이 최대화될 수 있다. 이에 따라, 복수의 비트 라인 및 복수의 콘택 플러그 각각의 사이에서의 비유전율(relative permitivity)이 감소되어 서로 인접한 도전 라인들 간의 커패시턴스가 감소될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 반도체 소자는 빠른 신호 전달 속도 및 동작 속도를 제공할 수 있으며, 리프레쉬 특성이 향상될 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 소자는 복수의 비트 라인과 복수의 활성 영역을 전기적으로 연결하는 다이렉트 콘택을 포위하는 절연 패턴을 구비한다. 이에 따라, 콘택 플러그 형성 공정에서 상기 콘택 플러그와 상기 다이렉트 콘택의 쇼트가 방지된다. 따라서, 본 발명의 기술적 사상에 의한 반도체 소자는 신뢰성이 향상될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다.
도 2b는 반도체 소자의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다.
도 15b는 반도체 소자의 요부 평면도로서, 도 15a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 16a 내지 도 19d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다. 도 3a에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 1을 참조하면, 반도체 소자(100)는 복수의 활성 영역(AC)을 포함한다. 상기 복수의 활성 영역(AC)을 가로질러 복수의 워드 라인(WL)이 제1 방향(도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 1에서 Y 방향)을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 콘택 플러그(CP)가 상기 제1 방향 및 제2 방향을 따라 일렬로 배열되어 있다. 일부 실시예들에서, 상기 복수의 콘택 플러그(CP)는 상기 제2 방향을 따라 등간격으로 배치될 수 있다. 상기 복수의 콘택 플러그(CP)는 커패시터의 스토리지 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키기 위한 베리드 콘택 (buried contact)을 구성할 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다. 도 2b는 반도체 소자(100)의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 2a 및 도 2b를 참조하면, 복수의 비트 라인 적층 구조(10) 중 서로 이웃하는 2 개의 비트 라인 적층 구조(10) 사이에 복수의 콘택 플러그(CP)가 개재되어 있다. 상기 복수의 비트 라인 적층 구조(10)는 각각 비트 라인(BL)과, 상기 비트 라인(BL)을 덮고 있는 절연 캡핑 라인(12)을 포함한다. 도 2b에 예시한 바와 같이, 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP)가 비트 라인(BL)의 연장 방향을 따라 일렬로 배열되어 있다. 복수의 콘택 플러그(CP)는 서로 등간격으로 배치될 수 있다. 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP) 사이에는 복수의 매립 절연 패턴(30)이 개재되어 있다. 상기 콘택 플러그(CP)의 양측에는 각각 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2)가 형성되어 있다.
상기 복수의 콘택 플러그(CP) 및 상기 복수의 매립 절연 패턴(30)은 비트 라인(BL)의 연장 방향(도 2b에서 Y 방향)에 수직인 방향 (도 2b에서 X 방향)에서 서로 다른 폭을 가질 수 있다. 도 2b에는 복수의 콘택 플러그(CP)의 폭이 복수의 매립 절연 패턴(30)의 폭보다 더 큰 경우의 구성이 예시되어 있다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 복수의 콘택 플러그(CP)의 폭은 복수의 매립 절연 패턴(30)의 폭과 같거나 더 작을 수도 있다.
상기 복수의 콘택 플러그(CP)를 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제1 폭(W1)과 제2 에어 스페이서(AS2)의 제2 폭(W2)이 서로 다를 수 있다. 도 2a 및 도 2b에 예시한 바와 같이, 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제1 폭(W1)이 상기 제2 폭(W2)과 같거나 더 클 수 있다.
상기 복수의 매립 절연 패턴(30)을 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제3 폭(W3)과 제2 에어 스페이서(AS2)의 제4 폭(W4)이 서로 다를 수 있다. 도 2b에 예시한 바와 같이, 상기 제3 폭(W3)이 상기 제4 폭(W4)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제3 폭(W3)이 상기 제4 폭(W4)과 같거나 더 클 수 있다.
상기 콘택 플러그(CP)의 일 측벽은 두께(D1)을 갖는 절연막(22)으로 덮여 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 콘택 플러그(CP)의 다른 일 측벽도 상기 절연막(22)으로 덮일 수 있다. 이 경우, 상기 콘택 플러그(CP)의 다른 일 측벽을 덮는 상기 절연막(22)의 두께는 상기 두께(D1)와 같거나 상이할 수 있다.
상기 콘택 플러그(CP)의 제1 측벽(S1)과, 상기 제1 측벽(S1)에 대면하는 비트 라인(BL)과의 사이에 형성된 제1 에어 스페이서(AS1) 내벽에는 상기 비트 라인(BL)의 측벽 및 상기 제1 절연막(22)이 노출되어 있다.
상기 콘택 플러그(CP)의 제1 측벽(S1) 반대측인 제2 측벽(S2)과, 상기 제2 측벽(S2)에 대면하는 비트 라인(BL)과의 사이에 형성된 제2 에어 스페이서(AS2) 내벽에는 상기 비트 라인(BL)의 측벽, 상기 콘택 플러그(CP)의 제2 측벽(S2) 및 상기 매립 절연 패턴(30)의 측벽이 노출되어 있다.
일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 적어도 하나는 상기 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 그 길이 방향(도 2b의 Y 방향)을 따라 일정한 폭을 가지고, 다른 하나는 그 길이 방향을 따라 가변적인 폭을 가질 수 있다.
도 2b에 예시한 구성에서, 비트 라인(BL)의 연장 방향(도 2b에서 Y 방향)을 따라 일렬로 배열되는 일련의 콘택 플러그(CP)들을 중심으로, 상기 제1 측벽(S1)에 대면하는 제1 에어 스페이서(AS1)와 제2 측벽(S2)에 대면하는 제2 에어 스페이서(AS2)는 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가진다. 그러나, 본 발명의 기술적 사상은 도 2a 및 도 2b에 예시된 바에 한정되는 것은 아니며, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 상기 비트 라인(BL)의 연장 방향을 따라 균일한 폭으로 연장되도록 형성될 수도 있다.
상기 절연막(22)은 1 종류의 물질로 이루어지는 단일막, 또는 서로 다른 2 종류의 물질로 이루어지는 다중막으로 구성될 수 있다. 일부 실시예들에서, 상기 절연막(22)은 그 길이 방향을 따라 단속적(斷續的)으로 연장될 수 있다.
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(100)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 3a, 도 4a, ..., 및 도 14a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 3b, 도 4b, ..., 및 도 14b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 3a 내지 도 14d에 있어서, 도 1, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리 영역(114)을 형성한다. 상기 소자분리 영역(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 복수의 활성 영역(116)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
상기 기판(110)은 Si(silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 Ge(germanium), 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 소자분리 영역(114)은 제1 절연막(114A) 및 제2 절연막(114B)을 포함한다. 상기 제1 절연막(114A) 및 제2 절연막(114B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(114A)은 산화막으로 이루어지고, 상기 제2 절연막(114B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 상기 소자분리 영역(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자분리 영역(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
상기 기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 3b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 상기 워드 라인(122)을 형성한 후, 상기 워드 라인(122)의 양측에서 상기 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
상기 복수의 워드 라인(122) 각각의 상면(122T)은 기판(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 복수의 워드 라인(122)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 복수의 매몰 절연막(124)의 상면(124T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치된다. 상기 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(110)상에 층간절연막 패턴(130)을 형성한다. 상기 층간절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 상기 층간절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 층간절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
상기 층간절연막 패턴(130)은 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시키는 복수의 개구(130H)를 포함할 수 있다.
그 후, 층간절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 상기 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다.
상기 층간절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(140)를 형성한다. 상기 복수의 비트 라인 적층 구조(140)는 복수의 비트 라인(142)과, 상기 복수의 비트 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 상기 복수의 비트 라인(142)은 상기 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 비트 라인(142)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 복수의 비트 라인(142)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
일부 실시예들에서, 상기 복수의 절연 캡핑 라인(144)은 실리콘 질화막으로 이루어진다. 상기 복수의 절연 캡핑 라인(144)의 두께는 상기 복수의 비트 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(140)를 형성하기 위하여, 먼저 상기 층간절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 상기 복수의 비트 라인(142)을 형성한다. 일부 실시예들에서, 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 상기 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다.
일부 실시예들에서, 상기 비트 라인 형성용 도전층은 다중층으로 이루어질 수 있다. 예를 들면, 상기 비트 라인 형성용 도전층은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
상기 복수의 비트 라인 적층 구조(140) 각각의 사이에는 라인 형상의 공간(146)이 남는다.
상기 공간(146) 내에서 상기 층간절연막 패턴(130), 상기 기판(110), 상기 소자 분리 영역(114)의 일부를 제거하여 상기 복수의 다이렉트 콘택(132)의 양 측벽을 노출시키는 복수의 개구(150H)를 형성한다. 일부 실시예에서, 상기 복수의 개구(150H)는 상기 복수의 다이렉트 콘택(132)의 양 측에서 동일하거나 상이한 깊이를 갖도록 형성될 수 있다. 일부 실시예에서, 상기 복수의 개구(150H)는 수평 방향으로 원형 또는 다각형의 형상을 가질 수 있다.
도 4a 및 도 4b를 참조하면, 상기 층간절연막 패턴(130)의 노출 표면, 상기 복수의 개구(150H)의 저면 및 내측벽, 및 상기 복수의 비트 라인 적층 구조(140)의 노출된 상면 및 측벽을 덮는 절연 라이너(160)를 형성한다. 상기 절연 라이너(160)는 상기 복수의 비트 라인 적층 구조(140)를 보호하기 위한 보호막으로 사용되며, 에어 스페이서(AS11, 도 13a 내지 도 13d 참조)를 형성하기 위한 희생층으로 사용된다. 상기 절연 라이너(160)는 후속 공정에서 식각 저지막으로 사용될 수도 있다. 일부 실시예들에서, 상기 절연 라이너(160)는 산화막으로 이루어진다. 일부 실시예들에서, 상기 절연 라이너(160)는 원자층 증착(atomic layer deposition) 공정을 통해 형성될 수 있으며, 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 절연 라이너(160)가 형성된 결과물 상에 절연층을 증착한 후, 상기 절연 라이너(160)를 식각 저지막으로 이용하여 상기 절연층을 제거하여, 상기 복수의 개구(150H)를 채우는 절연 패턴(150)을 형성한다. 이 때, 상기 공간(146)내에서 상기 층간절연막 패턴(130) 및 상기 복수의 비트 라인 적층 구조(140) 위의 상기 절연 라이너(160)가 노출된다. 일부 실시예들에서, 상기 절연 패턴(150)은 질화막으로 이루어진다.
도 6a 및 도 6b를 참조하면, 상기 층간절연막 패턴(130) 및 상기 복수의 비트 라인 적층 구조(140) 위의 상기 절연 라이너(160) 상에 제1 희생층을 증착한 후, 상기 절연 라이너(160)를 식각 저지막으로 이용하여 상기 제1 희생층을 에치백하여, 상기 복수의 비트 라인 적층 구조(140)의 양 측벽 위에서 상기 절연 라이너(160)를 덮는 복수의 희생 스페이서(162)를 형성한다. 이 때, 상기 절연 패턴(150)의 일부와 상기 층간절연막 패턴(130) 위의 상기 절연 라이너(160)가 노출될 수 있다. 일부 실시예들에서, 상기 복수의 희생 스페이서(162)는 산화막으로 이루어진다. 그러나 이에 한정되는 것은 아니다. 상기 복수의 희생 스페이서(162)는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 복수의 희생 스페이서(162)는 상기 절연 라이너(160)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 희생 스페이서(162)는 절연 물질 또는 도전 물질로 이루어질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 공간(146) 내에서 상기 복수의 희생 스페이서(162)를 덮는 제2 희생층(164)을 형성한다. 상기 제2 희생층(164)은 상기 절연 패턴(150)의 일부, 상기 절연 라이너(160) 및 복수의 희생 스페이서(162)를 균일한 두께로 덮도록 형성될 수 있다. 상기 제2 희생층(164)은 상기 복수의 희생 스페이서(162)와는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 희생층(164)은 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 상기 제2 희생층(164)은 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 공간(146) 내에 절연 라인(166)을 형성한다. 일부 실시예들에서, 상기 절연 라인(166)을 형성하기 위하여, 상기 제2 희생층(164)이 형성된 결과물상에 상기 공간(146)을 채우도록 절연막을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여, 상기 복수의 절연 캡핑 라인(144)의 상면이 노출될 때까지 상기 절연막을 에치백하여 상기 공간(146) 내에 상기 절연 라인(166)이 남도록 할 수 있다. 상기 절연 라인(164)은 질화막으로 이루어질 수 있다.
도 9a 및 도 9b를 참조하면, 상기 복수의 희생 스페이서(162)를 그 상면으로부터 소정 깊이만큼 식각하여, 상기 복수의 희생 스페이서(162) 보다 낮아진 높이를 가지는 복수의 희생 스페이서 패턴(162A)을 형성한다.
상기 복수의 희생 스페이서 패턴(162A)의 상면은 복수의 비트 라인(142)의 상면보다 더 높은 레벨에 위치되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 스페이서 패턴(162A)의 상면은 복수의 비트 라인(142)의 상면과 동일한 레벨, 또는 더 낮은 레벨에 위치될 수도 있다.
상기 복수의 희생 스페이서(162)를 소정 깊이만큼 식각하여 복수의 희생 스페이서 패턴(162A)을 형성하기 위하여 건식 식각 공정 또는 습식 식각 공정을 이용할 수 있다.
그 후, 상기 기판(110)상에 서포트 물질층을 형성한 후, 에치백 또는 CMP 공정을 이용하여, 상기 절연 라인(166)의 상면이 노출될 때까지 상기 서포트 물질층을 일부 제거하여, 상기 복수의 희생 스페이서 패턴(162A)을 덮는 복수의 서포트층(168)을 형성한다.
상기 복수의 서포트층(168)은 각각 비트 라인 적층 구조(140)의 길이 방향(도 1의 Y 방향에 대응하는 방향)을 따라 연장되는 라인 형상을 갖는다. 일부 실시예들에서, 상기 복수의 서포트층(168)은 절연 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 서포트층(168)은 SiN, SiCN, SiOC, SiON, SiOCN, TiO, TaO, TaTiO, TaSiO 및 AlO 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 복수의 절연 라인(166)이 형성된 결과물상에 소정 형상의 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 절연 라인(166)을 일부 제거하여 복수의 콘택홀(166H)을 한정하는 복수의 절연 패턴(166A)을 형성한다. 그 후, 상기 마스크 패턴을 제거한다.
상기 복수의 콘택홀(166H)을 통해 노출되는 제2 희생층(164), 그 하부의 절연 라이너(160), 층간절연막 패턴(130) 및 기판(110)의 일부를 차례로 식각하여, 상기 복수의 콘택홀(166H) 각각의 저면에서 기판(110)을 노출시킨다. 일부 실시예에서, 복수의 콘택홀(166H)을 통해 노출되는 절연 패턴(150)이 일부 식각될 수도 있다.
상기 복수의 콘택홀(166H)의 저면은 상기 복수의 다이렉트 콘택(132)의 저면 보다 낮게 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
상기 복수의 콘택홀(166H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(169)을 형성한다. 예를 들면, 상기 금속 실리사이드층(169)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층(169)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 금속 실리사이드층(169)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택홀(166H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속층을 퇴적한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTS 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드층(169)을 형성한다. 상기 금속층으로서 Co 층을 형성한 경우, 코발트 실리사이드층이 형성된다.
도 11a 및 도 11b를 참조하면, 상기 복수의 콘택홀(166H) 내에 도전 물질을 채워 복수의 콘택 플러그(170)를 형성하고, 상기 복수의 콘택 플러그(170) 위에 패드 도전층(178)을 형성한다.
상기 복수의 콘택 플러그(170)는 각각 상기 복수의 콘택홀(166H)의 내벽을 덮는 배리어막(172)과, 상기 배리어막(172) 위에서 상기 콘택홀(166H)의 내부를 채우는 도전성 플러그(174)를 포함한다.
일부 실시예들에서, 상기 복수의 콘택 플러그(170) 및 패드 도전층(178)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 상기 복수의 콘택홀(166H)이 형성된 결과물을 세정한 후, 상기 결과물 전면에 상기 복수의 콘택홀(166H)의 내벽을 덮는 배리어막(172)을 형성할 수 있다. 그 후, 상기 배리어막(172) 위에 상기 복수의 콘택홀(166H) 각각의 내부를 채우기에 충분한 두께의 제1 도전층을 형성한 후, 상기 배리어막(172)이 노출될 때까지 상기 제1 도전층을 에치백 또는 연마하여 상기 복수의 콘택홀(166H) 내에 상기 복수의 도전성 플러그(174)를 형성할 수 있다. 그 후, 상기 복수의 도전성 플러그(174) 위에 제2 도전층을 형성한 후 상기 제2 도전층의 상면을 평탄화하여 상기 패드 도전층(178)을 형성할 수 있다.
일부 실시예들에서, 상기 배리어막(172)은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 복수의 콘택 플러그(170)는 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 패드 도전층(178)은 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 상기 복수의 콘택 플러그(170) 및 상기 패드 도전층(178) 중 적어도 하나는 텅스텐을 포함할 수 있다.
반도체 소자의 고집적화로 인해, 상기 복수의 콘택홀(166H) 형성을 위한 식각 공정에서 상기 기판(110)이 과도하게 식각되면서 상기 복수의 콘택홀(166H)이 상기 복수의 다이렉트 콘택(132)을 노출시키는 문제가 발생할 수 있으며, 이로 인해 상기 복수의 콘택 플러그(170)가 상기 복수의 다이렉트 콘택(132)과 쇼트되어 상기 반도체 소자(100)의 오작동 및 신뢰성 저하 문제가 야기될 수 있다. 그러나, 본 발명의 기술적 사상에 따른 반도체 소자(100)는 상기 복수의 다이렉트 콘택(132)을 포위하는 상기 복수의 절연 패턴(150)으로 인해, 상기 복수의 콘택홀(166H) 형성 시 상기 복수의 다이렉트 콘택(132)이 노출되는 것이 차단됨으로써, 상기 복수의 콘택 플러그(170)와 상기 복수의 다이렉트 콘택(132) 사이의 쇼트 문제를 방지할 수 있다. 이에 따라, 상기 반도체 소자(100)의 신뢰성이 향상될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 패드 도전층(178) 위에 마스크 패턴(180)을 형성한 후, 상기 마스크 패턴(180)을 식각 마스크로 이용하여 상기 패드 도전층(178) 및 배리어막(172)을 식각하여, 상기 복수의 콘택 플러그(160)에 각각 연결되는 복수의 랜딩 패드(178A)를 형성하고, 상기 복수의 랜딩 패드(178A)를 통해 노출되는 절연 캡핑 라인(144)의 일부와, 상기 복수의 콘택 플러그(170)의 일부와, 이들 사이에 개재되어 있는 절연 라이너(160), 제2 희생층(164), 및 서포트층(168) 각각의 일부를 제거하여, 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)를 노출시키는 복수의 상부 공간(182)을 형성한다.
일부 실시예들에서, 상기 복수의 마스크 패턴(180)은, 도 1에 예시한 복수의 콘택 플러그(CP)와 유사하게, 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 상기 복수의 상기 마스크 패턴(180)은 질화막으로 이루어질 수 있다.
도 13a 및 도 13b를 참조하면, 상기 복수의 상부 공간(182)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)를 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(170)와의 사이에 복수의 에어 스페이서(AS11)를 형성한다. 일부 실시예에서, 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)는 동일한 물질, 예컨대 산화막으로 이루어질 수 있다. 일부 실시예에서, 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)는 동시에 제거될 수 있으나, 이에 한정되는 것은 아니다. 상기 복수의 희생 스페이서 패턴(162A)을 먼저 제거하고, 이어서 상기 절연 라이너(160)를 제거할 수도 있다. 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)를 제거하기 위하여, 예를 들면 습식 식각 공정 또는 건식 식각 공정 등을 이용할 수 있다.
도 13c는 도 13a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 13d는 도 13a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 13a 내지 도 13d를 참조하면, 상기 복수의 에어 스페이서(AS11)에서 상기 복수의 비트 라인 적층 구조(140)와 상기 제2 희생층(164)이 노출된다. 상기 복수의 에어 스페이서(AS11)는 상기 워드 라인(122)의 연장 방향을 따라 제11 폭(W11)을 가진다.
이와 같이, 상기 절연 라이너(160)를 상기 복수의 희생 스페이서 패턴(162A)과 함께 상기 복수의 에어 스페이서(AS11)를 형성하기 위한 희생층으로 이용함에 따라, 제한된 공간 내에서 상기 복수의 에어 스페이서(AS11)의 폭(W11)의 크기를 최대화할 수 있다. 이로 인해, 상기 복수의 비트 라인 적층 구조(140)와 상기 복수의 콘택 플러그(170) 각각의 사이에서 비유전율이 감소될 수 있어, 상기 복수의 비트 라인 적층 구조(140)와 상기 복수의 콘택 플러그(170) 각각의 사이에서 로드 커패시턴스를 최소화할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 마스크 패턴(180)을 제거한 후, 기판(110)상에 절연 물질을 퇴적하여, 상기 상부 공간(182) 내부를 채우는 캡핑막(190)을 형성한다.
상기 상부 절연막(190)을 형성하는 동안 상기 상부 공간(182)으로부터 상기 에어 스페이서(AS11) 내부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 에어 스페이서(AS11) 중 상기 복수의 랜딩 패드(178A)로 덮이는 부분을 제외한 영역에서 상기 에어 스페이서(AS11)의 내벽에 상기 캡핑막(190)과 동일한 물질로 이루어지는 캡핑 라이너(190L)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 캡핑 라이너(190L)가 반드시 형성되는 것은 아니다. 예를 들면, 상기 에어 스페이서(AS11)의 내벽 중 일부 영역은 상기 캡핑 라이너(190L)에 의해 덮이지 않을 수도 있다. 또는, 상기 에어 스페이서(AS11) 내에는 상기 캡핑 라이너(190L)가 형성되지 않을 수도 있다.
도 14c는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 14d는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 14a 내지 도 14d를 참조하면, 1 개의 콘택 플러그(170)를 중심으로 하여 그 양측에서 비대칭 구조의 에어 스페이서가 형성된다. 즉, 상기 콘택 플러그(170)의 제1 측벽(S11)과 상기 제1 측벽(S11)에 대면하는 비트 라인(142)과의 사이에서는 상기 에어 스페이서(AS11)의 내벽에 캡핑 라이너(190L)가 형성되어, 상기 에어 스페이서(AS11)는 상기 제11 폭(W11)보다 작은 제12 폭(W12)으로 감소된다. 상기 콘택 플러그(170)의 제1 측벽(S11) 반대측인 제2 측벽(S12)과 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 에어 스페이서(AS11)가 상기 랜딩 패드(178A)에 의해 덮여 있기 때문에 상기 에어 스페이서(AS11)의 내벽에 캡핑 라이너(190L)가 형성되지 않는다. 따라서, 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 에어 스페이서(AS11)가 상기 제11 폭(W11)으로 유지된다. 상기 설명한 바와 같이, 1 개의 콘택 플러그(170)를 중심으로 하여 그 양측에 각각 서로 다른 크기의 상기 제11 폭(W11) 및 상기 제12 폭(W12)을 가지는 비대칭 구조의 에어 스페이서를 가지는 반도체 소자가 형성된다.
또한, 본 예에서, 상기 복수의 에어 스페이서(AS11)는 비트 라인(142)과 평행하게 연장되고, 상기 복수의 에어 스페이서(AS11) 중 적어도 하나는 그 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 도 14d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(170)를 중심으로, 상기 제1 측벽(S11)에 대면하는 에어 스페이서(AS11)는 그 길이 방향을 따라 균일한 폭을 가질 수 있다. 반면, 상기 일련의 콘택 플러그(170)의 제2 측벽(S12)에 대면하는 에어 스페이서(AS11)는, 절연 라인(142)을 덮는 제2 희생층(164) 위에 단속적(斷續的)으로 형성된 캡핑 라이너(190L)로 인해, 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. 즉, 콘택 플러그(170)와 비트 라인(142)과의 사이에서는 워드 라인(122)의 연장 방향을 따라 상기 제11 폭(W11)을 가지고, 절연 패턴(166A)과 비트 라인(142)과의 사이에서는 상기 제11 폭(W11)보다 작은 제13 폭(W13)을 가질 수 있다.
그 후, 상기 캡핑막(190)을 관통하여 상기 복수의 콘택 플러그(170)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다. 상기 복수의 비트 라인 구조(140) 및 복수의 콘택 플러그(170)는 도 1에 예시한 복수의 비트 라인(BL) 및 복수의 콘택 플러그(CP)를 구성할 수 있다.
도 15a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200)의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다. 도 15b는 반도체 소자(200)의 요부 평면도로서, 도 15a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다. 도 15a 및 도 15b를 설명함에 있어서, 도 1 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하고 차이점을 중심으로 설명한다.
도 15a 및 도 15b를 참조하면, 복수의 비트 라인 적층 구조(10) 중 서로 이웃하는 2 개의 비트 라인 적층 구조(10) 사이에 복수의 콘택 플러그(CP)가 개재되어 있다. 상기 복수의 비트 라인 적층 구조(10)는 각각 비트 라인(BL)과, 상기 비트 라인(BL)을 덮고 있는 절연 캡핑 라인(12)을 포함한다. 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP) 사이에는 복수의 매립 절연 패턴(30)이 개재되어 있다. 상기 콘택 플러그(CP)의 양측에는 각각 제3 에어 스페이서(AS3) 및 제4 에어 스페이서(AS4)가 형성되어 있다.
상기 복수의 콘택 플러그(CP)를 중심으로 하여 그 양측에서 상기 제3 에어 스페이서(AS3)의 제5 폭(W5)과 제4 에어 스페이서(AS4)의 제6 폭(W6)이 서로 동일할 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제5 폭(W5)이 상기 제6 폭(W6)과 상이할 수 있다.
상기 복수의 매립 절연 패턴(30)을 중심으로 하여 그 양측에서 상기 제3 에어 스페이서(AS3)의 제7 폭(W7)과 제4 에어 스페이서(AS4)의 제8 폭(W8)이 서로 동일할 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제7 폭(W3)이 상기 제8 폭(W4)과 상이할 수 있다.
상기 콘택 플러그(CP)의 제1 측벽(S1)과, 상기 제1 측벽(S1)에 대면하는 비트 라인(BL)과의 사이에 형성된 제3 에어 스페이서(AS3) 내벽에는 상기 비트 라인(BL)의 측벽, 상기 콘택 플러그(CP)의 제1 측벽(S1), 및 상기 매립 절연 패턴(30)의 측벽이 노출되어 있다.
상기 콘택 플러그(CP)의 제1 측벽(S1) 반대측인 제2 측벽(S2)과, 상기 제2 측벽(S2)에 대면하는 비트 라인(BL)과의 사이에 형성된 제4 에어 스페이서(AS4) 내벽에는 상기 비트 라인(BL)의 측벽, 상기 콘택 플러그(CP)의 제2 측벽(S2) 및 상기 매립 절연 패턴(30)의 측벽이 노출되어 있다.
도 16a 내지 도 19d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(200)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 16a, 도 17a, ..., 및 도 19a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 16b, 도 17b, ..., 및 도 19b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 16a 내지 도 19d를 설명함에 있어서, 도 1 내지 도 15b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 16a 및 도 16b를 참조하면, 도 3a 내지 도 10b를 참조하여 설명한 바와 같은 방법으로 저면에서 기판(110)을 노출시키는 복수의 콘택홀(166H)을 형성하는 공정까지 행한 후, 상기 복수의 콘택홀(166H)의 측벽에서 노출되는 제2 희생층(164)을 더 제거하여, 상기 복수의 콘택홀(166H)의 측벽에서 희생 스페이서 패턴(150A) 및 서포트층(156)을 노출시킨다.
그 후, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 콘택홀(166H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(169)을 형성한다.
이와 같이, 상기 복수의 콘택홀(166H)을 형성하는 단계에서 상기 제2 희생층(164)을 미리 제거함에 따라, 후속되는 복수의 에어 스페이서(AS21)를 형성 단계(19a 내지 19d 참조)에서 상기 복수의 에어 스페이서(AS21)의 폭을 증가시킬 수 있게 된다.
도 17a 및 도 17b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 콘택홀(166H) 내에 도전 물질을 채워 복수의 콘택 플러그(170)를 형성하고, 상기 복수의 콘택 플러그(170) 위에 패드 도전층(178)을 형성한다.
상기 복수의 콘택 플러그(170)는 각각 상기 복수의 콘택홀(166H)의 내벽을 덮는 배리어막(172)과, 상기 배리어막(172) 위에서 상기 콘택홀(166H)의 내부를 채우는 도전성 플러그(174)를 포함한다. 상기 배리어막(172)은 상기 복수의 콘택홀(166H)의 측벽에서 노출되어 있는 희생 스페이서 패턴(162A) 및 서포트층(168)에 접하여 형성된다.
반도체 소자(100)에서와 마찬가지로, 본 발명의 기술적 사상에 따른 반도체 소자(200)는 상기 복수의 다이렉트 콘택(132)을 포위하는 상기 복수의 절연 패턴(150)으로 인해, 상기 복수의 콘택홀(166H) 형성 시 상기 복수의 다이렉트 콘택(132)의 노출이 차단됨으로써, 상기 복수의 콘택 플러그(170)와 상기 복수의 다이렉트 콘택(132) 사이의 쇼트 문제를 방지할 수 있다. 이에 따라, 상기 반도체 소자(100)의 신뢰성이 향상될 수 있다.
도 18a 및 도 18b를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로, 상기 패드 도전층(178) 위에 마스크 패턴(180)을 형성하고, 상기 마스크 패턴(180)을 식각 마스크로 이용하여, 상기 복수의 희생 스페이서 패턴(162A) 및 절연 라이너(160)를 노출시키는 복수의 상부 공간(182)을 형성한다.
도 19a 및 도 19b를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(182)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(162A) 및 상기 절연 라이너(160)를 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS21)를 형성한다.
도 19c는 도 19a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 19d는 도 19a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 19a 내지 도 19d를 참조하면, 상기 복수의 에어 스페이서(AS21)에서 상기 복수의 비트 라인 적층 구조(140)와 상기 콘택 플러그(170)의 배리어막(172)이 노출된다. 상기 복수의 에어 스페이서(AS21)는 상기 워드 라인(122)의 연장 방향을 따라 제21 폭(W21)을 가진다.
이와 같이, 상기 제2 희생층(164)이 미리 제거된 상태에서 상기 절연 라이너(160)를 상기 복수의 희생 스페이서 패턴(162A)과 함께 상기 복수의 에어 스페이서(AS21)를 형성하기 위한 희생층으로 이용하여 제거함에 따라, 제한된 공간 내에서 상기 복수의 에어 스페이서(AS21)의 폭(W21)의 크기를 최대화할 수 있게 된다. 이로 인해, 상기 복수의 비트 라인 적층 구조(140)와 상기 복수의 콘택 플러그(170) 각각의 사이에서 비유전율이 감소될 수 있어, 상기 복수의 비트 라인 적층 구조(140)와 상기 복수의 콘택 플러그(170) 각각의 사이에서 로드 커패시턴스를 최소화할 수 있다.
그 후, 도 14a 내지 도 14d에서 설명된 바와 같이, 상기 마스크 패턴(180)을 제거한 후, 도 14a 및 도 14b를 참조하여 설명한 바와 유사한 방법으로 기판(110)상에 절연 물질을 퇴적하여 상기 상부 공간(182) 내부를 채우는 캡핑막(도시 생략)을 형성할 수 있고, 상기 캡핑막을 관통하여 상기 복수의 콘택 플러그(170)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200: 반도체 소자, 110: 기판, 116: 활성 영역, 122: 워드 라인, 132: 다이렉트 콘택, 140: 비트 라인 적층 구조, 142: 비트 라인, 144: 절연 캡핑 라인, 150: 절연 패턴, 160: 절연 라이너, 162: 희생스페이서, 164: 제2 희생층, 166: 절연 라인, 168: 서포트층, 169: 금속 실리사이드층, 170: 콘택 플러그, 178A: 랜딩 패드, 180: 마스크 패턴, 190: 캡핑막, 190L: 캡핑 라이너, AS: 에어 스페이서

Claims (10)

  1. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되고, 제1 측벽 및 제2 측벽을 가지는 도전 패턴;
    상기 복수의 활성 영역 위에서 제1 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인;
    상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인;및
    상기 도전 패턴의 제1 측벽을 덮는 제1 절연막을 포함하고,
    상기 제1 에어 스페이서는 상기 제1 도전 라인 및 상기 제1 절연막과 접하고,
    상기 제2 에어 스페이서는 상기 도전 패턴 및 상기 제2 도전 라인과 접하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되고, 제1 측벽 및 제2 측벽을 가지는 도전 패턴;
    상기 복수의 활성 영역 위에서 제1 에어 스페이서를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인;
    상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인;
    상기 복수의 활성 영역 위에서 상기 제1 및 제2 도전 라인의 각각의 하측에 형성되는 복수의 다이렉트 콘택; 및
    상기 복수의 다이렉트 콘택의 측벽을 포위하는 절연 패턴;을 포함하고,
    상기 절연 패턴은,
    상기 복수의 다이렉트 콘택의 측벽을 노출시키는 복수의 개구의 내벽 및 상기 복수의 다이렉트 콘택의 측벽을 덮는 절연 라이너; 및
    상기 절연 라이너 위에서 상기 복수의 개구 내부를 채우는 제2 절연막;을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되고, 제1 측벽 및 제2 측벽을 가지는 도전 패턴;
    상기 복수의 활성 영역 위에서 제1 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인; 및
    상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인;을 포함하고,
    상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나는 상기 제1 방향을 따라 가변적인 폭을 가지는 것을 특징으로 하는 반도체 소자.
  7. 상부에 층간절연막 패턴 및 복수의 다이렉트 콘택이 형성된 기판 상에 제1 공간을 사이에 두고 제1 방향으로 연장되는 한 쌍의 도전 라인을 형성하는 단계;
    상기 제1 공간을 통해 노출된 상기 기판 및 상기 층간절연막 패턴의 일부를 제거하여 상기 복수의 다이렉트 콘택의 측벽을 노출시키는 복수의 개구를 형성하는 단계;
    상기 층간절연막 패턴의 노출 표면, 상기 복수의 개구의 저면 및 내벽, 및 상기 한 쌍의 도전 라인의 측벽을 덮는 절연 라이너를 형성하는 단계;
    상기 복수의 개구 내에 제1 절연 패턴을 형성하는 단계;
    상기 한 쌍의 도전 라인의 측벽 위에서 상기 절연 라이너 위에 희생 스페이서를 형성하는 단계;
    상기 제1 공간을 통해 노출되고, 상기 제1 방향을 따라 일렬로 배열되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그를 각각 이격시키는 제2 절연 패턴을 형성하는 단계; 및
    상기 절연 라이너 및 상기 희생 스페이서 구조의 적어도 일부를 제거하여 상기 복수의 콘택 플러그의 양 측벽에 배치되는 한 쌍의 에어 스페이서를 형성하는 단계;를 포함하고,
    상기 한 쌍의 에어 스페이서 중 적어도 하나의 에어 스페이서는 상기 도전 라인의 측벽과 접하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 희생 스페이서는 상기 절연 라이너 위에 순차적으로 형성된 제1 희생층 및 제2 희생층을 구비하고,
    상기 한 쌍의 에어 스페이서를 형성하는 단계는, 상기 절연 라이너 및 상기 제1 희생층의 적어도 일부를 제거하고,
    상기 적어도 하나의 에어 스페이서는 상기 복수의 콘택 플러그 위의 상기 제2 희생층과 접하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서,
    상기 희생 스페이서는 상기 절연 라이너 위에 순차적으로 형성된 제1 희생층 및 제2 희생층을 구비하고,
    상기 복수의 콘택 플러그와 상기 제2 절연 패턴을 형성하는 단계는,
    상기 한 쌍의 도전 라인 사이에서 상기 제2 희생층 위에 상기 한 쌍의 도전 라인과 평행하게 연장되는 절연 라인을 형성하는 단계;
    상기 절연 라인 및 상기 제2 희생층의 일부를 제거하여 복수의 콘택홀을 형성하고 상기 제2 절연 패턴을 형성하는 단계;
    상기 제2 희생층 중 상기 복수의 콘택홀을 통해 노출되는 부분을 제거하는 단계; 및
    상기 복수의 콘택홀 내에 복수의 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 한 쌍의 에어 스페이서를 형성하는 단계는, 상기 절연 라이너 및 상기 제1 희생층의 적어도 일부를 제거하고,
    상기 적어도 하나의 에어 스페이서는 상기 복수의 콘택 플러그의 측벽과 접하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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