KR20240052532A - 반도체 메모리 소자 - Google Patents

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김종민
윤찬식
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판, 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 상기 복수의 활성 영역 상에 배치되고, 비트 라인, 상기 비트 라인의 단부의 측면을 덮는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮는 절연 캡핑 구조체를 포함하는 비트 라인 구조체, 및 상기 적어도 하나의 로직 활성 영역 상에 배치되며, 게이트 라인을 포함하는 게이트 라인 구조체를 포함한다.

Description

반도체 메모리 소자{Semiconductor memory devices}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 전기적 신뢰성을 가지는 반도체 메모리 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다.
본 발명의 기술적 과제는 전기적 신뢰성을 확보할 수 있는 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다.
본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판; 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인; 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 상기 복수의 활성 영역 상에 배치되고, 비트 라인, 상기 비트 라인의 단부의 측면을 덮는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮는 절연 캡핑 구조체를 포함하는 비트 라인 구조체; 및 상기 적어도 하나의 로직 활성 영역 상에 배치되며, 게이트 라인을 포함하는 게이트 라인 구조체;를 포함한다.
본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판; 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인; 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 상기 복수의 활성 영역 상에 배치되고, 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조를 가지는 비트 라인, 상기 비트 라인의 단부의 측면을 덮되 상기 제2 금속계 도전층과 이격되는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮는 절연 캡핑 구조체를 포함하는 비트 라인 구조체; 및 상기 적어도 하나의 로직 활성 영역 상에 배치되며, 게이트 라인을 포함하는 게이트 라인 구조체;를 포함한다.
본 발명에 따른 반도체 메모리 소자는, 메모리 셀 영역 및 주변 회로 영역을 가지는 기판; 상기 메모리 셀 영역에서 상기 기판에 복수의 활성 영역을 정의하는 소자 분리막; 상기 주변 회로 영역에서 상기 기판에 적어도 하나의 로직 활성 영역을 정의하는 로직 소자 분리막; 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치의 하측 일부분을 채우며, 하부 워드 라인층과 상부 워드 라인층의 적층 구조를 가지는 복수의 워드 라인; 상기 복수의 워드 라인 트렌치의 상측 일부분을 채우며 상기 복수의 워드 라인을 덮는 복수의 매몰 절연막; 상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 제1 비트 라인 도전층 및 제2 비트 라인 도전층의 적층 구조를 가지는 비트 라인, 상기 비트 라인의 단부의 측면을 덮되 상기 제1 비트 라인 도전층을 사이에 가지며 상기 제2 비트 라인 도전층과 이격되는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮으며 제1 절연 캡핑층, 제2 절연 캡핑층, 및 제3 절연 캡핑층의 적층 구조를 가지는 절연 캡핑 구조체를 각각 포함하는 복수의 비트 라인 구조체; 상기 적어도 하나의 로직 활성 영역 상에 배치되며, 상기 제1 비트 라인 도전층과 동일한 물질로 이루어지는 제1 게이트 라인 도전층 및 상기 제2 비트 라인 도전층과 동일한 물질로 이루어지는 제1 게이트 라인 도전층의 적층 구조를 가지는 게이트 라인을 포함하는 게이트 라인 구조체; 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택; 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되는 복수의 랜딩 패드; 상기 복수의 랜딩 패드와 접하는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함한다.
본 발명에 따른 반도체 메모리 소자는, 복수의 비트 라인의 단부가 얇아지는 현상이 발생하지 않아, 복수의 비트 라인의 전기적 특성이 저하되는 것을 방지할 수 있고, 복수의 비트 라인의 단부가 뚫리는 현상이 발생하지 않아, 인접하는 비트 라인들이 서로 연결되는 불량을 방지할 수 있다. 따라서 본 발명에 따른 반도체 메모리 소자는 전기적 신뢰성이 확보될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a 내지 도 2e, 도 3a 내지 도 3e, 도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 6 내지 도 16, 도 17a 내지 도 17e, 도 18a 내지 도 18e, 및 도 19a 내지 도 19e는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 20a 내지 도 20e, 도 21a, 및 도 21b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다.
도 22 및 도 23은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 24, 도 25a, 및 도 25b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다.
도 26 내지 도 30은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 31a 내지 도 31e, 도 32a, 및 도 32b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 반도체 메모리 소자(1)는 메모리 셀 영역(CR) 및 주변 회로 영역(PR)을 포함한다. 반도체 메모리 소자(1)는 메모리 셀 영역(CR)에 형성되는 복수의 활성 영역(ACT)과 주변 회로 영역(PR)에 형성되는 복수의 로직 활성 영역(ACTP)을 포함할 수 있다.
일부 실시 예에서, 메모리 셀 영역(CR)에 배치되는 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)은 메모리 셀 영역(CR)에서 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
복수의 게이트 라인 패턴(GLP)은 주변 회로 영역(PR)에서 로직 활성 영역(ACTP) 상에 배치될 수 있다. 일부 실시 예에서, 복수의 게이트 라인 패턴(GLP) 중 일부개는 로직 활성 영역(ACTP) 상에서 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있으나 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 각각은 다양한 폭을 가지거나, 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되거나, 굴곡을 가지거나, 폭이 변화하며 다양한 수평 방향을 향하여 연장될 수 있다.
도 1에는 주변 회로 영역(PR)에서 복수의 로직 활성 영역(ACTP) 및 복수의 게이트 라인 패턴(GLP)을 제외한 다른 구성 요소는 도시의 편의성을 위하여 생략되어 있다. 또한, 도 1에는 복수의 게이트 라인 패턴(GLP)이 복수의 로직 활성 영역(ACTP) 상에만 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 중 적어도 일부개는, 도 20e에 보인 것처럼 로직 활성 영역(117) 외측, 즉 로직 소자 분리막(115) 상으로 연장될 수 있다.
복수의 게이트 라인 패턴(GLP)은 복수의 비트 라인(BL)과 동일한 레벨에 형성될 수 있다. 일부 실시 예에서, 복수의 게이트 라인 패턴(GLP)과 복수의 비트 라인(BL)은 동일한 물질로 이루어지거나, 적어도 일부분이 동일한 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인 패턴(GLP)의 전부 또는 일부를 형성하는 공정과 복수의 비트 라인(BL)을 형성하는 공정의 전부 또는 일부는 동일한 공정일 수 있다.
도 2a 내지 도 2e, 도 3a 내지 도 3e, 도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 6 내지 도 16, 도 17a 내지 도 17e, 도 18a 내지 도 18e, 및 도 19a 내지 도 19e는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 20a 내지 도 20e, 도 21a, 및 도 21b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다. 구체적으로 도 2a, 도 3a, 도 4a, 도 5a, 도 17a, 도 18a, 도 19a, 도 20a는 도 1의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 17b, 도 18b, 도 19b, 도 20b는 도 1의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 17c, 도 18c, 도 19c, 도 20c는 도 1의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2d, 도 3d, 도 4d, 도 5d, 도 17d, 도 18d, 도 19d, 도 20d는 도 1의 D-D' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2e, 도 3e, 도 4e, 도 5e, 도 6 내지 도 16, 도 17e, 도 18e, 도 19e, 도 20e는 도 1의 E-E' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 21a는 도 20e의 XXIa-XXIa' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 21b는 도 20e의 XXIb-XXIb' 선에 대응하는 위치를 따라서 절단한 단면도이다.
도 2a 내지 도 2e를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(116T), 및 로직 소자 분리용 트렌치(115T)를 형성하고, 소자 분리용 트렌치(116T)를 채우는 소자 분리막(116), 및 로직 소자 분리용 트렌치(115T)를 채우는 로직 소자 분리막(115)을 형성할 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
소자 분리막(116) 및 로직 소자 분리막(115)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자 분리막(116) 및 로직 소자 분리막(115) 각각은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있으나, 본 발명의 기술적 사상에 따르면, 소자 분리막(116) 및 로직 소자 분리막(115) 각각의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 로직 소자 분리막(115)은 각각 산화물, 질화물, 및 산화물로 이루어지는 제1 소자 분리층(115A), 제2 소자 분리층(115B), 및 제3 소자 분리층(115C)으로 이루어지는 다중층으로 구성될 수 있으며, 소자 분리막(116)도 로직 소자 분리막(115)과 동일하거나 유사하게 다중층으로 구성될 수 있다. 소자 분리막(116)에 의해 메모리 셀 영역(도 1의 CR)에서 기판(110)에 복수의 활성 영역(118)이 정의될 수 있고, 로직 소자 분리막(115)에 의해 주변 회로 영역(도 1의 PR)에서 기판(110)에 복수의 로직 활성 영역(117)이 정의될 수 있다.
본 명세서에서는, 기판(110)에서 복수의 활성 영역(118)이 배치되는 부분 및 그 인접하는 일부분을 셀 영역(CR)이라 호칭하고, 기판(110)에서 복수의 로직 활성 영역(117)이 배치되는 부분 및 그 인접하는 일부분을 주변 회로 영역(PR)이라 호칭한다. 복수의 비트 라인(BL)은 셀 영역(CR)에 배치될 수 있고, 복수의 게이트 라인 패턴(GLP)은 주변 회로 영역(PR)에 배치될 수 있다.
일부 실시 예에서, 소자 분리막(116) 및 로직 소자 분리막(115)은 함께 형성될 수 있으며, 함께 소자 분리 구조체라 호칭할 수도 있다. 소자 분리막(116)은 상기 소자 분리 구조체 중 복수의 활성 영역(118)을 정의하는 부분일 수 있고, 로직 소자 분리막(115)은 상기 소자 분리 구조체 중 복수의 로직 활성 영역(117)을 정의하는 부분일 수 있다. 셀 영역(CR)과 주변 회로 영역(PR)의 경계 부분에 위치하는 상기 소자 분리 구조체의 부분은 소자 분리막(116)일 수도 있고 로직 소자 분리막(115)일 수도 있으며, 셀 영역(CR)과 주변 회로 영역(PR)의 경계 부분에서 소자 분리막(116)과 로직 소자 분리막(115)은 명확히 구분되지 않을 수 있다.
활성 영역(118)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 로직 활성 영역(117)은 도 1에 예시한 로직 활성 영역(ACTP)과 같이 각각 평면적으로 직사각형 형상을 가질 수 있으나, 이는 예시적으로 이에 한정되지 않으며, 다양한 평면 형상을 가질 수 있다.
일부 실시 예에서, 로직 소자 분리막(115)의 최상단은, 기판(110)의 주면(main surface) 또는 상면보다 높은 레벨에 위치할 수 있다. 로직 소자 분리막(115) 중 제1 소자 분리층(115A)의 상면은 기판(110)의 주면 또는 상면과 동일 레벨에 위치하고, 제3 소자 분리층(115C)의 상면은 기판(110)의 주면 또는 상면보다 높은 레벨에 위치하고, 제2 소자 분리층(115B)의 상면은 제1 소자 분리층(115A)의 상면과 제3 소자 분리층(115C)의 상면 사이의 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 예를 들면, 로직 소자 분리막(115) 중 기판(110)에 인접하는 부분의 상면은 기판(110)의 주면 또는 상면과 대체로 동일한 레벨에 위치할 수 있다. 기판(110)으로부터 이격되는 부분의 상면은 기판(110)의 주면 또는 상면보다 높은 레벨에 위치할 수 있다.
본 명세서에서 레벨이라 함은, 기판(110)의 주면 또는 상면에 대해 수직 방향(Z 방향)으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨에 위치한다는 것은 기판(110)의 주면 또는 상면에 대해 수직 방향(Z 방향)으로의 높이가 동일 또는 일정한 위치를 의미하고, 낮은/높은 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 낮은/높은 위치를 의미한다.
기판(110)에는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 함께 식각하되, 소자 분리막(116)과 기판(110)의 식각율 차이에 의하여 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 될 수 있다.
복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 도 1에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치될 수 있다. 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들면, 하부 워드 라인층(120a)은 금속 물질, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 워드 라인층(120b)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예들에서, 하부 워드 라인층(120a)은 코어층, 및 코어층과 게이트 유전막(122) 사이에 배치되는 배리어층으로 이루어질 수 있다. 예를 들면, 상기 코어층은 W, WN, TiSiN, 또는 WSiN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있고, 상기 배리어층은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다.
일부 실시 예들에서, 복수의 워드 라인(120)을 형성하기 전 또는 형성한 후, 복수의 워드 라인(120)의 양측의 기판(110)의 활성 영역(118)의 부분에 불순물 이온을 주입하여 복수의 활성 영역(118)의 내에 소스 영역 및 드레인 영역을 형성할 수 있다.
게이트 유전막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전체(high-k dielectrics) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 3a 내지 도 3e를 함께 참조하면, 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 매몰 절연막(124) 상을 덮는 절연막 패턴(112, 114)을 형성한다. 절연막 패턴(112, 114)은 로직 소자 분리막(115)의 적어도 일부분, 및 복수의 로직 활성 영역(117)의 적어도 일부분을 더 덮도록 형성될 수 있다. 예를 들면, 절연막 패턴(112, 114)은 로직 소자 분리막(115) 중 일부분을 덮되, 나머지는 덮지 않도록 형성될 수 있다. 일부 실시 예에서, 절연막 패턴(112, 114)은, 로직 소자 분리막(115) 중 메모리 셀 영역(CR)에 인접하는 일부분을 덮되, 나머지 부분을 덮지 않도록 형성될 수 있다.
예를 들면, 절연막 패턴(112, 114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속계 유전체 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막이 적층되어 이루어질 수 있다. 일부 실시 예에서, 제1 절연막 패턴(112)은 실리콘 산화물로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화물로 이루어질 수 있다.
일부 실시 예에서, 제1 절연막 패턴(112)은 비금속계 유전막으로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전막으로 이루어질 수 있다. 예를 들면, 제1 절연막 패턴(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제2 절연막 패턴(114)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
이후, 절연막 패턴(112, 114)을 관통하여 복수의 활성 영역(118) 내의 소스 영역을 노출시키는 다이렉트 콘택 홀(134H)을 형성한다. 일부 실시 예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다.
도 4a 내지 도 4e를 함께 참조하면, 절연막 패턴(112, 114)이 형성된 기판(110) 상을 덮는 도전성 반도체층(132P) 및 다이렉트 콘택 홀(134H)을 채우는 다이렉트 콘택 도전층(134P)을 형성한다.
예를 들면, 도전성 반도체층(132P)은 도핑된 폴리실리콘으로 이루어질 수 있다. 예를 들면, 다이렉트 콘택 도전층(134P)은 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예들에서, 다이렉트 콘택 도전층(134P)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 일부 실시 예에서, 다이렉트 콘택 도전층(134P)은 도핑된 폴리실리콘으로 이루어질 수 있다.
일부 실시 예에서, 도전성 반도체층(132P) 및 다이렉트 콘택 도전층(134P)은 함께 형성되는 도전층일 수 있으며, 도전성 반도체층(132P)은 상기 도전층 중 절연막 패턴(112, 114) 상을 덮는 부분이고, 다이렉트 콘택 도전층(134P)은 상기 도전층 중 다이렉트 콘택 홀(134H)을 채우며 다이렉트 콘택 홀(134H) 상에 위치하는 부분일 수 있다.
다른 일부 실시 에에서, 도 3a 내지 도 4e를 함께 참조하면, 절연막 패턴(112, 114)이 형성된 기판(110) 상을 덮는 도전성 반도체층(132P)을 먼저 형성하고, 도전성 반도체층(132P), 및 절연막 패턴(112, 114)을 관통하여 복수의 활성 영역(118) 내의 소스 영역을 노출시키는 다이렉트 콘택 홀(134H)을 형성한 후, 다이렉트 콘택 홀(134H)을 채우는 다이렉트 콘택 도전층(134P)을 형성할 수 있다. 예를 들면, 도전성 반도체층(132P)의 상면과 다이렉트 콘택 도전층(134P)의 상면은 동일 레벨에 위치할 수 있다.
도 5a 내지 도 5e를 함께 참조하면, 도전성 반도체층(132P) 및 다이렉트 콘택 고정층(130P)을 덮는 보호 마스크층(136)을 형성한다. 예를 들면, 보호 마스크층(136)은 산화물로 이루어질 수 있다.
도 6을 참조하면, 보호 마스크층(136) 상에 제1 마스크 오프닝(MKH1)을 가지는 제1 마스크 패턴(MK1)을 형성한다. 예를 들면, 제1 마스크 패턴(MK1)은 포토레지스트로 이루어지거나, 하드 마스크층일 수 있다.
제1 마스크 오프닝(MKH1)은 로직 소자 분리막(115) 상에 위치할 수 있다. 예를 들면, 제1 마스크 오프닝(MKH1)은 로직 소자 분리막(115) 상에 위치하는 절연막 패턴(112, 114)의 단부와 수직 방향으로 중첩될 수 있다.
도 6 및 도 7을 참조하면, 제1 마스크 패턴(MK1)을 식각 마스크로 사용하여, 보호 마스크층(136), 도전성 반도체층(132P), 및 절연막 패턴(112, 114) 각각의 일부분을 제거하여, 저면에 로직 소자 분리막(115)이 노출되는 제1 분리 오프닝(130H)을 형성한다. 제1 분리 오프닝(130H)은 로직 소자 분리막(115) 상에 위치할 수 있다.
일부 실시 예에서, 제1 분리 오프닝(130H)의 저면이 로직 소자 분리막(115)의 최상단보다 낮은 레벨에 위치하도록, 제1 분리 오프닝(130H)은 보호 마스크층(136), 도전성 반도체층(132P), 및 절연막 패턴(112, 114)을 관통하여 로직 소자 분리막(115)의 상측 일부분 내로 연장될 수 있다.
제1 분리 오프닝(130H)을 형성한 후, 제1 마스크 패턴(MK1)은 제거될 수 있다.
도 8을 참조하면, 제1 분리 오프닝(130H)을 채우며, 보호 마스크층(136)을 덮는 커버 절연층(138)을 형성한다. 커버 절연층(138) 중 제1 분리 오프닝(130H)을 채우는 부분은 커버 절연 구조체(138P)라 호칭할 수 있다. 예를 들면, 커버 절연층(138)은 질화물로 이루어질 수 있다. 일부 실시 예에서, 커버 절연 구조체(138P)의 하면은 로직 소자 분리막(115)의 최상단보다 낮은 레벨에 위치할 수 있다. 예를 들면, 커버 절연 구조체(138P)는 보호 마스크층(136), 도전성 반도체층(132P), 및 절연막 패턴(112, 114)을 관통하여 로직 소자 분리막(115)의 상측 일부분 내로 연장될 수 있다.
도 8 및 도 9를 함께 참조하면, 제1 분리 오프닝(130H)을 채우는 커버 절연 구조체(138P)가 잔류하도록, 커버 절연층(138) 중 보호 마스크층(136)의 상면을 덮는 부분을 제거한다. 일부 실시 예에서, 보호 마스크층(136)의 상면을 덮는 커버 절연층(138)의 부분은 CMP 공정을 수행하여 제거할 수 있다.
도 9 및 도 10을 함께 참조하면, 보호 마스크층(136)을 제거한다. 보호 마스크층(136)이 제거되어, 커버 절연 구조체(138P)는 도전성 반도체층(132P)의 상면보다 상측으로 돌출될 수 있다.
도 11을 참조하면, 도전성 반도체층(132P) 및 커버 절연 구조체(138P) 상에 제1 금속계 도전층(145)을 형성한다. 제1 금속계 도전층(145)은 도전성 반도체층(132P) 및 커버 절연 구조체(138P) 상을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 예를 들면, 제1 금속계 도전층(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있다. 일부 실시 예에서, 제1 금속계 도전층(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다.
도 12를 참조하면, 제1 금속계 도전층(145) 상에 제2 금속계 도전층(146)을 형성한다. 제2 금속계 도전층(146)은 제1 금속계 도전층(145)보다 두껍게 형성될 수 있다. 예를 들면, 제2 금속계 도전층(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다.
도 12 및 도 13을 참조하면, 커버 절연 구조체(138P)가 노출되도록, 제1 금속계 도전층(145)의 일부분 및 제2 금속계 도전층(146)의 일부분을 제거한다. 예를 들면, 제1 금속계 도전층(145)의 일부분 및 제2 금속계 도전층(146)의 일부분은 CMP 공정 또는 에치백(etch-back) 공정을 수행하여 제거할 수 있다.
커버 절연 구조체(138P)의 최상단, 제1 금속계 도전층(145)의 최상단, 및 제2 금속계 도전층(146)의 최상단은 동일 레벨에 위치할 수 있다. 제1 금속계 도전층(145)은 커버 절연 구조체(138P)의 측면을 덮을 수 있다. 제2 금속계 도전층(146)은 제1 금속계 도전층(145)을 사이에 가지며, 커버 절연 구조체(138P)와 이격될 수 있다. 제1 금속계 도전층(145)은, 커버 절연 구조체(138P)의 측면과 대면하는 제2 금속계 도전층(146)의 측면을 덮을 수 있다.
도 14를 참조하면, 커버 절연 구조체(138P), 제1 금속계 도전층(145), 및 제2 금속계 도전층(146)을 덮는 제1 절연 캡핑층(148A)을 형성한다. 일부 실시 예에서, 제1 절연 캡핑층(148A)은 커버 절연 구조체(138P)와 동일한 물질로 이루어질 수 있다. 예를 들면, 제1 절연 캡핑층(148A)은 질화물로 이루어질 수 있다.
도 15를 참조하면, 제1 절연 캡핑층(148A) 상에 제2 마스크 오프닝(MKH2)을 가지는 제2 마스크 패턴(MK2)을 형성한다. 예를 들면, 제2 마스크 패턴(MK2)은 포토레지스트로 이루어지거나, 하드 마스크층일 수 있다.
제2 마스크 오프닝(MKH2)은 로직 소자 분리막(115) 상에 위치할 수 있다. 예를 들면, 제2 마스크 오프닝(MKH2)은 커버 절연 구조체(138P)의 일부분과 수직 방향으로 중첩될 수 있다. 제2 마스크 오프닝(MKH2)의 커버 절연 구조체(138P)보다 활성 영역(118)으로부터 더 멀리 위치될 수 있다. 예를 들면, 제2 마스크 오프닝(MKH2)은, 커버 절연 구조체(138P) 중 활성 영역(118)에 가까운 일부분과 수직 방향으로 중첩되지 않되, 활성 영역(118)로부터 먼 일부분과 수직 방향으로 중첩될 수 있다. 제2 마스크 오프닝(MKH2)은, 활성 영역(118)과 반대되는 커버 절연 구조체(138P)의 일측면에 인접하되 커버 절연 구조체(138P)와 수직 방향으로 중첩되지 않는 로직 소자 분리막(115)의 부분과 수직 방향으로 중첩될 수 있다.
도 15 및 도 16을 함께 참조하면, 제2 마스크 패턴(MK2)을 식각 마스크로 사용하여, 제1 절연 캡핑층(148A), 제2 금속계 도전층(146), 제1 금속계 도전층(145), 커버 절연 구조체(138P), 및 도전성 반도체층(132P) 각각의 일부분을 제거하여, 저면에 로직 소자 분리막(115)의 부분 및 커버 절연 구조체(138P)의 부분이 노출되는 제2 분리 오프닝(148H)을 형성한다. 제2 분리 오프닝(148H)의 저면은 커버 절연 구조체(138P)의 하면보다 높은 레벨에 위치할 수 있다. 제2 분리 오프닝(148H)은 로직 소자 분리막(115)의 부분 및 커버 절연 구조체(138P)의 부분 상에 걸쳐서 위치할 수 있다.
제2 분리 오프닝(148H)을 형성한 후, 제2 마스크 패턴(MK2)은 제거될 수 있다.
제1 금속계 도전층(145)은, 메모리 셀 영역(도 1의 CR)으로부터 로직 소자 분리막(115) 상으로 연장되는 제2 금속계 도전층(146)의 측면을 덮되, 주변 회로 영역(도 1의 PR)으로부터 로직 소자 분리막(115) 상으로 연장되는 제2 금속계 도전층(146)의 측면은 덮지 않을 수 있다. 메모리 셀 영역(도 1의 CR)으로부터 로직 소자 분리막(115) 상으로 연장되는 제2 금속계 도전층(146)은, 비트 라인(도 1의 BL)의 일부분이 될 수 있고, 주변 회로 영역(도 1의 PR)으로부터 로직 소자 분리막(115) 상으로 연장되는 제2 금속계 도전층(146)은 게이트 라인 패턴(도 1의 GLP)의 일부분이 될 수 있다.
도 17a 내지 도 17e를 함께 참조하면, 제2 분리 오프닝(148H)의 측면을 순차적으로 덮는 제1 단부 스페이서(172) 및 제2 단부 스페이서(174)를 형성한 후, 제1 절연 캡핑층(148A) 및 제2 단부 스페이서(174)를 덮는 제2 절연 캡핑층(148B)을 형성한다. 예를 들면, 제1 단부 스페이서(172)는 질화물로 이루어지고, 제2 단부 스페이서(174)는 산화물로 이루어질 수 있다. 예를 들면, 제2 절연 캡핑층(148B)은 질화물로 이루어질 수 있다. 제2 단부 스페이서(174)는 제1 단부 스페이서(172)보다 두껍게 형성될 수 있다. 제2 절연 캡핑층(148B)은 제2 단부 스페이서(174)보다 얇게 형성될 수 있다. 일부 실시 예에서, 제2 절연 캡핑층(148B)은 제1 절연 캡핑층(148A)의 상면, 제2 분리 오프닝(148H)의 측면에 반대되는 제2 단부 스페이서(174)의 표면, 및 제2 분리 오프닝(148H)의 저면에 노출되는 커버 절연 구조체(138P)의 부분의 표면, 및 제2 분리 오프닝(148H)의 저면에 노출되는 로직 소자 분리막(115)의 상면의 일부분을 컨포멀하게 덮도록 형성될 수 있다.
이후, 제2 절연 캡핑층(148B) 상에 제2 분리 오프닝(148H)을 채우는 로직 충전층(176)을 형성한다. 예를 들면, 로직 충전층(176)은 산화물로 이루어질 수 있다. 일부 실시 예에서, 제2 절연 캡핑층(148B)의 최상단과 로직 충전층(176)의 최상단은 동일 레벨에 위치할 수 있다. 예를 들면, 제2 분리 오프닝(148H)을 채우며, 제2 절연 캡핑층(148B)을 덮는 예비 충전 물질층을 형성한 후, 제2 절연 캡핑층(148B)이 노출되도록 상기 예비 충전 물질층의 상측 일부분을 제거하여 로직 충전층(176)을 형성할 수 있다.
로직 충전층(176) 및 제2 절연 캡핑층(148B) 상에는 제3 절연 캡핑층(148C)이 형성될 수 있다. 예를 들면, 제3 절연 캡핑층(148C)은 질화물로 이루어질 수 있다. 제1 절연 캡핑층(148A), 제2 절연 캡핑층(148B), 및 제3 절연 캡핑층(148C)의 적층 구조를 절연 캡핑 구조체(148)라 호칭할 수 있다. 제2 절연 캡핑층(148B)은, 제1 절연 캡핑층(148A) 및 제3 절연 캡핑층(148C) 각각보다 얇은 두께를 가지도록 형성될 수 있다.
도 17a 내지 도 18e, 및 도 18a 내지 도 18e를 함께 참조하면, 제1 금속계 도전층(145), 제2 금속계 도전층(146), 및 절연 캡핑 구조체(148)를 식각하여 제1 금속계 도전층(145)과 제2 금속계 도전층(146)의 적층 구조를 가지는 라인 형상인 복수의 비트 라인(147)과 라인 형상인 복수의 절연 캡핑 구조체(148)를 형성한다. 하나의 비트 라인(147)과, 하나의 비트 라인(147)을 덮는 하나의 절연 캡핑 구조체(148)는 하나의 비트 라인 구조체(140)를 구성할 수 있다. 복수의 비트 라인(147) 및 복수의 절연 캡핑 구조체(148)로 구성되는 복수의 비트 라인 구조체(140) 각각은 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다.
복수의 비트 라인(147)은 도 1에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)를 형성하는 과정에서, 도전성 반도체층(132P)이 함께 식각되어, 절연막 패턴(112, 114)과 제1 금속계 도전층(145) 사이에 배치되는 도전성 반도체 패턴(132)이 형성될 수 있다.
복수의 비트 라인 구조체(140)를 형성하기 위한 식각 공정에서, 커버 절연 구조체(138P)도 함께 식각되어 복수개로 분리될 수 있다. 복수의 비트 라인 구조체(140)는 복수개로 분리된 커버 절연 구조체(138P)를 포함할 수 있다. 커버 절연 구조체(138P)는 비트 라인(147)의 단부의 측면을 덮으며, 비트 라인 구조체(140)의 일부분으로 비트 라인(147), 및 절연 캡핑 구조체(148)와 함께 라인 형상을 이룰 수 있다. 예를 들면, 하나의 비트 라인 구조체(140)는, 라인 형상을 가지는 제1 절연 캡핑층(148A), 제1 절연 캡핑층(148A)의 상부에 위치하는 제2 절연 캡핑층(148B)의 부분 및 제3 절연 캡핑층(148C)의 부분, 그리고 제1 절연 캡핑층(148A)의 하부에 위치하는 비트 라인(147) 및 커버 절연 구조체(138P)를 포함할 수 있다.
비트 라인 구조체(140)는 복수의 활성 영역(118) 및 소자 분리막(116) 상을 따라서 연장될 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)는 로직 소자 분리막(115) 상까지 연장될 수 있다. 예를 들면, 비트 라인 구조체(140)의 단부는 로직 소자 분리막(115) 상에 위치할 수 있다.
복수의 비트 라인 구조체(140)를 형성하기 위한 식각 공정에서, 수직적으로 비트 라인(147)과 오버랩되지 않는 다이렉트 콘택 도전층(134P)의 부분을 식각 공정으로 함께 제거하여 복수의 다이렉트 콘택 도전 패턴(134)을 형성할 수 있다. 이때, 절연막 패턴(112, 114)은 복수의 비트 라인(147) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성하는 식각 공정에서 식각 정지막의 기능을 수행할 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 1에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다.
절연 스페이서 구조체(150)는 복수의 비트 라인 구조체(140) 각각의 양 측벽을 로 덮도록 형성될 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시 예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 산화물로 이루어질 수 있다. 일부 실시 예에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)가 질화물로 이루어지는 경우, 제2 절연 스페이서(154)는 산화물로 이루어지되, 후속 공정에서 제거되어 에어 스페이서가 될 수 있다.
복수의 비트 라인(147) 각각의 사이에는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 구조체(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하여 형성할 수 있다. 일부 실시 예에서, 복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 구조체(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하는 이방성 식각 공정을 먼저 수행한 후, 활성 영역(118)을 다른 일부분을 더 제거하는 등방성 식각 공정을 수행하여 활성 영역(118)에 의하여 한정되는 공간이 확장되도록 형성할 수 있다.
로직 활성 영역(117) 상에는 복수의 게이트 라인 구조체(140P)가 형성될 수 있다. 게이트 라인 구조체(140P)는 게이트 라인(147P), 및 게이트 라인(147P)을 덮는 절연 캡핑 구조체(148)로 이루어질 수 있다. 하나의 게이트 라인 구조체(140P)는, 라인 형상을 가지는 제1 절연 캡핑층(148A), 제1 절연 캡핑층(148A)의 상부에 위치하는 제2 절연 캡핑층(148B)의 부분 및 제3 절연 캡핑층(148C)의 부분, 그리고 제1 절연 캡핑층(148A)의 하부에 위치하는 게이트 라인(147P)을 포함할 수 있다.
복수의 게이트 라인 구조체(140P)가 포함하는 복수의 게이트 라인(147P)은 복수의 비트 라인(147)과 함께 형성될 수 있다. 즉, 게이트 라인(147P)은 제1 금속계 도전층(145)과 제2 금속계 도전층(146)의 적층 구조를 가질 수 있다. 비트 라인(147)이 포함하는 제1 금속계 도전층(145)과 제2 금속계 도전층(146)은 제1 비트 라인 도전층 및 제2 비트 라인 도전층으로 호칭할 수 있고, 게이트 라인(147P)이 포함하는 제1 금속계 도전층(145)과 제2 금속계 도전층(146)은 제1 게이트 라인 도전층 및 제2 게이트 라인 도전층으로 호칭할 수 있다. 따라서 상기 제1 비트 라인 도전층과 상기 제1 게이트 라인 도전층은, 함께 형성되어 동일한 물질로 이루어질 수 있고, 상기 제2 비트 라인 도전층과 상기 제2 게이트 라인 도전층은, 함께 형성되어 동일한 물질로 이루어질 수 있다.
일부 실시 예에서, 게이트 라인 구조체(140P)는 게이트 절연막 패턴(142)과 제1 금속계 도전층(145) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 복수의 게이트 라인(147P)은 도 1에 예시한 복수의 게이트 라인 패턴(GLP)을 구성할 수 있다.
제1 단부 스페이서(172) 및 제2 단부 스페이서(174)는, 비트 라인 구조체(140)의 단부의 측면 및 게이트 라인 구조체(140P)의 단부의 측면 각각을 순차적으로 덮을 수 있다. 제2 절연 캡핑층(148B)은 제1 절연 캡핑층(148A) 및 제2 단부 스페이서(174)를 덮을 수 있다.
복수의 비트 라인 구조체(140) 각각은 활성 영역(118) 상을 따라서 로직 소자 분리막(115) 상까지 연장되어, 로직 소자 분리막(115) 상에 단부를 가질 수 있다. 복수의 게이트 라인 구조체(140P) 각각은 로직 활성 영역(117) 상을 따라서 로직 소자 분리막(115) 상까지 연장되어, 로직 소자 분리막(115) 상에 단부를 가질 수 있다.
복수의 비트 라인(147) 각각의 단부와 복수의 게이트 라인(147P) 각각의 단부는, 커버 절연 구조체(138P)의 서로 반대되는 측면 각각과 서로 대면할 수 있다.
본 명세서에서, 비트 라인(147)의 단부, 게이트 라인 구조체(140P)의 단부, 게이트 라인(147P)의 단부, 제1 금속계 도전층(145)의 단부, 및 제2 금속계 도전층(146)의 단부 각각은, 비트 라인(147), 게이트 라인 구조체(140P), 게이트 라인(147P), 제1 금속계 도전층(145), 및 제2 금속계 도전층(146) 각각의 커버 절연 구조체(138P)와 대면하는 단부를 의미할 수 있다.
비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제2 금속계 도전층(146)의 단부의 측면은 제1 금속계 도전층(145)이 덮을 수 있다. 비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제1 금속계 도전층(145)의 최상단 및 제2 금속계 도전층(146)의 최상단은, 비트 라인(147)의 최상단과 동일 레벨에 위치할 수 있다. 비트 라인 구조체(140), 또는 비트 라인(147)에서, 제1 금속계 도전층(145)은 제2 금속계 도전층(146)의 하면을 덮으며 제2 수평 방향(Y 방향)을 따라 연장되다, 제2 금속계 도전층(146)의 단부의 측면을 덮도록, 커버 절연 구조체(138P)와 제2 금속계 도전층(146) 사이를 따라서 수직 방향(Z 방향)으로 연장될 수 있다.
비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제1 금속계 도전층(145)의 연장 길이는, 제2 금속계 도전층(146)의 연장 길이보다 길 수 있다. 예를 들면, 비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제1 금속계 도전층(145)의 단부의 측면은, 제2 금속계 도전층(146)의 단부의 측면보다 커버 절연 구조체(138P)를 향하여 더 연장될 수 있다. 즉, 비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제1 금속계 도전층(145)의 단부는, 제2 금속계 도전층(146)의 단부의 측면으로부터 커버 절연 구조체(138P)를 향하여 돌출될 수 있다. 예를 들면, 비트 라인 구조체(140), 또는 비트 라인(147)이 포함하는 제1 금속계 도전층(145)의 단부의 측면은, 커버 절연 구조체(138P)의 측면과 접할 수 있다.
비트 라인(147)과 제1 단부 스페이서(172) 사이에는 커버 절연 구조체(138P)가 개재될 수 있다. 비트 라인(147)이 포함하는 제2 금속계 도전층(146)은, 제1 금속계 도전층(145) 및 커버 절연 구조체(138P)를 사이에 가지며 커버 절연 구조체(138P)와 이격될 수 있다.
게이트 라인 구조체(140P), 또는 게이트 라인(147P)이 포함하는 제2 금속계 도전층(146)의 단부의 측면은 제1 금속계 도전층(145)이 덮지 않을 수 있다. 게이트 라인 구조체(140P), 또는 게이트 라인(147P)이 포함하는 제2 금속계 도전층(146)의 단부의 측면은 제1 단부 스페이서(172)가 덮을 수 있다. 게이트 라인 구조체(140P), 또는 게이트 라인(147P)이 포함하는 제1 금속계 도전층(145)의 최상단은 제2 금속계 도전층(146)의 최상단보다 낮은 레벨에 위치할 수 있고, 제2 금속계 도전층(146)의 최상단은 게이트 라인(147P)의 최상단과 동일 레벨에 위치할 수 있다.
게이트 라인 구조체(140P), 또는 게이트 라인(147P)이 포함하는 제1 금속계 도전층(145)의 연장 길이와 제2 금속계 도전층(146)의 연장 길이는 실질적으로 동일할 수 있다. 예를 들면, 게이트 라인 구조체(140P), 또는 게이트 라인(147P)이 포함하는 제1 금속계 도전층(145)의 단부의 측면과 제2 금속계 도전층(146)의 단부의 측면은 수직 방향으로 서로 정렬될 수 있다.
도 19a 내지 도 19e를 함께 참조하면, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간에 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)를 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방항)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화물로 이루어질 수 있다.
일부 실시 예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 구조체(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 구조체(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 레벨에 위치할 수 있다.
복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 베리드 콘택(170) 및/또는 복수의 절연 펜스(180)를 형성하는 과정에서, 비트 라인 구조체(140), 및 게이트 라인 구조체(140P)가 포함하는 절연 캡핑 구조체(148), 및 절연 스페이서 구조체(150)의 상측 일부분이 제거되어, 비트 라인 구조체(140), 및 게이트 라인 구조체(140P)의 상면의 레벨이 낮아질 수 있다.
도 20a 내지 도 21b를 함께 참조하면, 복수의 비트 라인 구조체(140), 복수의 게이트 라인 구조체(140P), 복수의 베리드 콘택(170) 및 복수의 절연 펜스(180)를 덮는 랜딩 패드 물질층을 형성한 후, 상기 랜딩 패드 물질층의 일부분을 제거하여 리세스부(190R) 및 리세스부(190R)에 의하여 복수개로 분리된 복수의 랜딩 패드(190)를 형성한다.
복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(190)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 1에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다.
베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
일부 실시 예에서, 랜딩 패드(190)는 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다.
일부 실시 예에서, 상기 랜딩 패드 물질층을 형성하기 전에 복수의 베리드 콘택(170) 상에 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190) 사이에 배치될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 랜딩 패드(190) 상에 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)을 순차적으로 형성하여 복수의 커패시터 구조체(200)를 포함하는 반도체 메모리 소자(1)를 형성할 수 있다. 복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(190) 각각에 대응하여 전기적으로 연결될 수 있다. 커패시터 유전막(220)은 복수의 하부 전극(210) 상의 컨포멀(conformal)하게 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 사이에 두고 하부 전극(210)과 대향할 수 있다. 커패시터 유전막(220) 및 상부 전극(230) 각각은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(CR) 내에서, 복수의 하부 전극(210) 상을 함께 덮도록 일체로 형성될 수 있다. 복수의 하부 전극(210)은 도 1에 예시한 복수의 스토리지 노드(SN)를 구성할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 별도로 도시하지는 않았으나, 반도체 메모리 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 포함할 수 있다.
커패시터 유전막(220)은 예를 들면, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(230)은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 커패시터 구조체(200)를 형성하기 전에, 리세스부(190R)를 채우는 절연 구조물(195)을 형성할 수 있다. 일부 실시 예에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화물로 이루어지고, 상기 식각 정지막은 질화물로 이루어질 수 있다. 도 20a 및 도 20c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)의 상면의 레벨은 하부 전극(210)의 하면의 레벨보다 높게 위치할 수 있으며, 하부 전극(210)은 절연 구조물(195) 내로 기판(110)을 향하여 연장될 수 있다.
반도체 메모리 소자(1)는 복수의 콘택 플러그(GPG)를 더 포함할 수 있다. 복수의 콘택 플러그(GPG)는 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2)를 더 포함할 수 있다. 게이트 라인 콘택 플러그(GPG1)는 절연 캡핑 구조체(148)를 관통하여 게이트 라인(147P)과 연결될 수 있고, 비트 라인 콘택 플러그(GPG2)는 절연 캡핑 구조체(148)를 관통하여 비트 라인(147)과 연결될 수 있다. 일부 실시 예에서, 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2)는 절연 캡핑 구조체(148) 및 제2 금속계 도전층(146)을 관통하여, 제1 금속계 도전층(145)과 연결될 수 있다. 다른 일부 실시 예에서, 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2)는 절연 캡핑 구조체(148)를 관통하여 제2 금속계 도전층(146)과 연결될 수 있다. 게이트 라인 콘택 플러그(GPG1)는 게이트 라인 구조체(140P)의 단부에 인접하여 배치될 수 있고, 비트 라인 콘택 플러그(GPG2)는 비트 라인 구조체(140)의 단부에 인접하여 배치될 수 있다.
절연 캡핑 구조체(148) 상에는 복수의 로직 비트 라인(BLP)이 배치될 수 있다. 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2) 각각은 복수의 로직 비트 라인(BLP) 중 적어도 하나와 연결될 수 있다. 일부 실시 예에서, 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2)는 복수의 로직 비트 라인(BLP)과 동일한 물질로 이루어지며, 일체를 이룰 수 있다. 일부 실시 예에서, 게이트 라인 콘택 플러그(GPG1) 및 비트 라인 콘택 플러그(GPG2)는 복수의 랜딩 패드(190)와 동일한 물질로 이루어질 수 있다.
비트 라인(147) 및 게이트 라인(147P)의 상면, 즉 제2 금속계 도전층(146)의 상면은 제1 수직 레벨(L1)에 위치할 수 있고, 절연 캡핑 구조체(148)의 상면, 즉, 제3 절연 캡핑층(148C)의 상면은 제1 수직 레벨(L1)보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다. 일부 실시 예에서, 제1 금속계 도전층(145)의 최상단은 제1 수직 레벨(LV1)에 위치할 수 있다.
복수의 커패시터 구조체(200)가 위치하는 레벨에 대응하는 복수의 로직 비트 라인(BLP) 상에는 매립 절연층(250)이 채워질 수 있다. 매립 절연층(250)은 예를 들면, 산화물 또는 ULK (ultra low K) 물질로 이루어질 수 있다. 상기 산화물은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma) 중 선택된 어느 하나의 산화물로 형성할 수 있다. 상기 ULK 물질은, 예를 들면 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 SiOC 및 SiCOH 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
반도체 메모리 소자(1)는 복수의 활성 영역(118) 및 복수의 로직 활성 영역(117)을 가지는 기판(110), 기판(110) 내에서 복수의 활성 영역(118)을 가로지르는 복수의 워드 라인 트렌치(120T) 내부에 순차적으로 형성된 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124), 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 매몰 절연막(124)을 덮는 절연막 패턴(112, 114), 절연막 패턴(112, 114) 상에 복수의 비트 라인 구조체(140), 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150), 복수의 로직 활성 영역(117) 상에 복수의 게이트 라인 구조체(140P), 복수의 게이트 라인 구조체(140P)의 양 측벽을 덮는 복수의 게이트 절연 스페이서(150P), 복수의 절연 펜스(180) 및 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간의 하측 부분을 채우며 복수의 활성 영역(118)과 연결되는 복수의 베리드 콘택(170)과 상측 부분을 채우며 비트 라인 구조체(140)의 상측 부분으로 연장되는 복수의 랜딩 패드(190), 및 복수의 랜딩 패드(190)와 연결되는 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조체(200)를 포함한다.
복수의 절연 펜스(180)는, 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉, 제2 수평 방향(Y 방항)을 따라서 서로 이격되며 배치될 수 있다. 복수의 절연 펜스(180) 각각은, 복수의 베리드 콘택(170) 사이로부터 복수의 랜딩 패드(190) 사이로 연장될 수 있다.
도 20a, 도 21a, 및 도 21b를 함께 참조하면, 제2 수평 방향(Y 방향)을 따라 연장되는 라인 형상을 가지는 제1 절연 캡핑층(148A) 아래에서, 복수의 활성 영역(118) 및 소자 분리막(116) 상, 그리고 제1 절연 캡핑층(148A)의 단부로부터 이격되는 로직 소자 분리막(115) 상에는 도전성 반도체 패턴(132), 제1 금속계 도전층(145), 및 제2 금속계 도전층(146)의 적층 구조가 개재될 수 있고, 제1 절연 캡핑층(148A)의 단부에 인접하는 로직 소자 분리막(115) 상에는 커버 절연 구조체(138P)가 개재될 수 있다.
비트 라인(147)은 절연 캡핑 구조체(148)를 식각 마스크로 식각되어 형성되므로, 비트 라인 구조체(140)의 단부에 비트 라인(147)이 배치되는 경우, 비트 라인 구조체(140)의 단부에 배치되는 비트 라인(147)의 부분이 얇아지거나 뚫리는 현상이 발생할 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 비트 라인 구조체(140)가 단부에 배치되는 커버 절연 구조체(138P)를 포함하여, 비트 라인(147)의 단부의 측면을 커버 절연 구조체(138P)가 덮을 수 있다. 따라서 라인 형상을 가지는 비트 라인 구조체(140)의 단부에는 커버 절연 구조체(138P)가 배치될 수 있다. 커버 절연 구조체(138P)는 절연 캡핑 구조체(148)의 일부분, 예를 들면, 제1 절연 캡핑층(148A)과 동일한 물질로 이루어질 수 있다. 따라서 복수의 비트 라인 구조체(140)를 형성하기 위한 식각 공정에서, 복수의 비트 라인(147)의 단부가 얇아지거나 뚫리는 현상이 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 복수의 비트 라인(147)의 단부가 얇아지는 현상이 발생하지 않아, 복수의 비트 라인(147)의 전기적 특성이 저하되는 것을 방지할 수 있고, 복수의 비트 라인(147)의 단부가 뚫리는 현상이 발생하지 않아, 인접하는 비트 라인(147)들이 서로 연결되는 불량을 방지할 수 있다. 따라서 본 발명에 따른 반도체 메모리 소자(1)는 전기적 신뢰성이 확보될 수 있다.
도 22 및 도 23은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 24, 도 25a, 및 도 25b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다. 구체적으로 도 22, 도 23, 및 도 24는 도 1의 E-E' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 25a는 도 24의 XXVa-XXVa' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 25b는 도 24의 XXVb-XXVb' 선에 대응하는 위치를 따라서 절단한 단면도이다.
도 22를 참조하면, 도 13의 결과물에서, 제2 금속계 도전층(146)과 커버 절연 구조체(138P) 사이에 개재되는 제1 금속계 도전층(145)의 부분을 선택적으로 제거하여 제거 공간(145G)을 형성한다. 일부 실시 예에서, 제거 공간(145G)의 저면에는 도전성 반도체층(132P)이 노출될 수 있다.
도 23을 참조하면, 커버 절연 구조체(138P), 및 제2 금속계 도전층(146)을 덮으며 제거 공간(145G)을 채우는 제1 절연 캡핑층(148A)을 형성한다. 제1 절연 캡핑층(148A) 중 제거 공간(145G)을 채우는 부분을 충전 캡핑층(148AP)이라 호칭할 수 있다.
충전 캡핑층(148AP)은 커버 절연 구조체(138P)의 측면을 덮을 수 있다. 제1 금속계 도전층(145) 및 제2 금속계 도전층(146)은 충전 캡핑층(148AP)을 사이에 가지며, 커버 절연 구조체(138P)와 이격될 수 있다. 충전 캡핑층(148AP)은, 커버 절연 구조체(138P)의 측면과 대면하는 제1 금속계 도전층(145)의 측면 및 제2 금속계 도전층(146)의 측면을 덮을 수 있다.
도 24, 도 25a, 및 도 25b를 함께 참조하면, 도 23의 결과물에서 도 14 내지 도 21b를 참조하여 후속 공정을 진행하여, 반도체 메모리 소자(2)를 형성할 수 있다.
도 20a 내지 도 21b에 보인 반도체 메모리 소자(1)는, 제2 금속계 도전층(146)과 커버 절연 구조체(138P)가 제1 금속계 도전층(145)을 사이에 가지며 이격되나, 반도체 메모리 소자(2)는 제2 금속계 도전층(146)과 커버 절연 구조체(138P)가 제1 절연 캡핑층(148A)의 부분인 충전 캡핑층(148AP)을 사이에 가지며 이격되는 점을 제외하고는 제1 반도체 메모리 소자(1)와 대체로 동일한 바, 중복되는 설명은 생략한다.
반도체 메모리 소자(2)는, 라인 형상을 가지는 제1 절연 캡핑층(148A), 제1 절연 캡핑층(148A)의 상부에 위치하는 제2 절연 캡핑층(148B)의 부분 및 제3 절연 캡핑층(148C)의 부분, 그리고 제1 절연 캡핑층(148A)의 하부에 위치하는 비트 라인(147) 및 커버 절연 구조체(138P)를 포함하는 비트 라인 구조체(140)를 포함할 수 있다. 비트 라인(147)은 제1 금속계 도전층(145)과 제2 금속계 도전층(146)의 적층 구조를 가질 수 있다. 비트 라인(147)은 커버 절연 구조체(138P)와 이격될 수 있다. 비트 라인(147)과 커버 절연 구조체(138P) 사이에는 제1 절연 캡핑층(148A)의 일부분, 즉 충전 캡핑층(148AP)이 개재될 수 있다. 제1 금속계 도전층(145)과 커버 절연 구조체(138P), 그리고 제2 금속계 도전층(146)과 커버 절연 구조체(138P)는, 충전 캡핑층(148AP)을 사이에 가지며 이격될 수 있다.
도 26 내지 도 30은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 31a 내지 도 31e, 도 32a, 및 도 32b는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다. 구체적으로 도 31a는 도 1의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 31b는 도 1의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 31c는 도 1의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 31d는 도 1의 D-D' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 26 내지 도 30, 및 도 31e는 도 1의 E-E' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 32a는 도 31e의 XXXIa-XXXIa' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 32b는 도 31의 XXXIb-XXXIb' 선에 대응하는 위치를 따라서 절단한 단면도이다.
도 26을 참조하면, 도 12에 보인 제2 금속계 도전층(146) 상에 베이스 캡핑층(149)을 형성한다. 예를 들면, 베이스 캡핑층(149)은 질화물로 이루어질 수 있다.
도 26 및 도 27을 함께 참조하면, 제1 금속계 도전층(145)이 노출되도록, 베이스 캡핑층(149)의 일부분 및 제2 금속계 도전층(146)의 일부분을 제거한다. 예를 들면, 베이스 캡핑층(149)의 일부분 및 제2 금속계 도전층(146)의 일부분은 CMP 공정 또는 에치백(etch-back) 공정을 수행하여 제거할 수 있다.
제1 금속계 도전층(145)의 최상단, 제2 금속계 도전층(146)의 최상단, 및 베이스 캡핑층(149)의 상면은 동일 레벨에 위치할 수 있다.
이후, 제1 금속계 도전층(145), 제2 금속계 도전층(146), 및 베이스 캡핑층(149)을 덮는 제1 절연 캡핑층(148A)을 형성한다. 일부 실시 예에서, 제1 절연 캡핑층(148A)은 베이스 캡핑층(149)과 동일한 물질로 이루어질 수 있다. 예를 들면, 제1 절연 캡핑층(148A)은 질화물로 이루어질 수 있다.
도 28을 참조하면, 제1 절연 캡핑층(148A) 상에 제2 마스크 오프닝(MKH2)을 가지는 제2 마스크 패턴(MK2)을 형성한다.
도 28 및 도 29를 함께 함께 참조하면, 제2 마스크 패턴(MK2)을 식각 마스크로 사용하여, 제1 절연 캡핑층(148A), 베이스 캡핑층(149), 제2 금속계 도전층(146), 제1 금속계 도전층(145), 커버 절연 구조체(138P), 및 도전성 반도체층(132P) 각각의 일부분을 제거하여, 저면에 로직 소자 분리막(115)의 부분 및 커버 절연 구조체(138P)의 부분이 노출되는 제2 분리 오프닝(148H)을 형성한다. 제2 분리 오프닝(148H)을 형성한 후, 제2 마스크 패턴(MK2)은 제거될 수 있다.
도 30을 참조하면, 제2 분리 오프닝(148H)의 측면을 순차적으로 덮는 제1 단부 스페이서(172) 및 제2 단부 스페이서(174)를 형성한 후, 제1 절연 캡핑층(148A) 및 제2 단부 스페이서(174)를 덮는 제2 절연 캡핑층(148B)을 형성한다. 이후, 제2 절연 캡핑층(148B) 상에 제2 분리 오프닝(148H)을 채우는 로직 충전층(176)을 형성한다. 로직 충전층(176) 및 제2 절연 캡핑층(148B) 상에는 제3 절연 캡핑층(148C)이 형성될 수 있다.
도 31a 내지 도 32b를 함께 참조하면, 도 30의 결과물에서 도 18a 내지 도 21b를 참조하여 후속 공정을 진행하여, 반도체 메모리 소자(3)를 형성할 수 있다.
도 20a 내지 도 21b에 보인 반도체 메모리 소자(1)는, 제1 금속계 도전층(145)이 커버 절연 구조체(138P)의 측면의 일부분만을 덮으나, 반도체 메모리 소자(2)는 제1 금속계 도전층(145)이 커버 절연 구조체(138P)의 측면의 일부분 및 상면을 함께 덮는 점을 제외하고는 제1 반도체 메모리 소자(1)와 대체로 동일한 바, 중복되는 설명은 생략한다.
제1 금속계 도전층(145)은, 커버 절연 구조체(138P)와 제2 금속계 도전층(146) 사이로부터 제1 절연 캡핑층(148A)과 커버 절연 구조체(138P)의 사이로 연장될 수 있다. 일부 실시 예에서, 제1 금속계 도전층(145)은, 커버 절연 구조체(138P)의 상면을 모두 덮을 수 있다. 제2 금속계 도전층(146)과 제1 절연 캡핑층(148A) 사이에는 베이스 캡핑층(149)이 개재될 수 있다.
제1 금속계 도전층(145)의 최상단, 및 제2 금속계 도전층(146)의 최상단은 동일 레벨에 위치할 수 있다. 커버 절연 구조체(138P)의 최상단은, 제1 금속계 도전층(145)의 최상단, 및 제2 금속계 도전층(146)의 최상단보다 낮은 레벨에 위치할 수 있다.
제1 절연 캡핑층(148A)은 베이스 캡핑층(149)과 동일한 물질로 이루어므로, 도 31a 내지 도 32b에 보인 반도체 메모리 소자(3)가 포함하는 베이스 캡핑층(149) 및 제1 절연 캡핑층(148A)은, 도 20a 내지 도 21b에 보인 반도체 메모리 소자(1)가 포함하는 제1 절연 캡핑층(148A)과 실질적으로 동일한 기능을 수행할 수 있다. 즉, 도 20a 내지 도 21b에 보인 반도체 메모리 소자(1)가 포함하는 제1 절연 캡핑층(148A)의 하측 부분은, 도 31a 내지 도 32b에 보인 반도체 메모리 소자(3)가 포함하는 베이스 캡핑층(149)에 대응될 수 있고, 즉, 도 20a 내지 도 21b에 보인 반도체 메모리 소자(1)가 포함하는 제1 절연 캡핑층(148A)의 상측 나머지 부분은, 도 31a 내지 도 32b에 보인 반도체 메모리 소자(3)가 포함하는 제1 절연 캡핑층(148A)에 대응할 수 있다.
도 31a, 도 32a, 및 도 32b를 함께 참조하면, 제2 수평 방향(Y 방향)을 따라 연장되는 라인 형상을 가지는 제1 절연 캡핑층(148A) 아래에서, 복수의 활성 영역(118) 및 소자 분리막(116) 상, 그리고 제1 절연 캡핑층(148A)의 단부로부터 이격되는 로직 소자 분리막(115) 상에는 도전성 반도체 패턴(132), 제1 금속계 도전층(145), 및 제2 금속계 도전층(146)의 적층 구조와 베이스 캡핑층(149)이 개재될 수 있고, 제1 절연 캡핑층(148A)의 단부에 인접하는 로직 소자 분리막(115) 상에는 커버 절연 구조체(138P) 및 제1 금속계 도전층(145)이 개재될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3 : 반도체 메모리 소자, 110 : 기판, CR : 메모리 셀 영역, PR : 주변 회로 영역, 112 : 제1 절연막 패턴, 114 : 제2 절연막 패턴, 115 : 로직 소자 분리막, 116 : 소자 분리막, 117 : 로직 활성 영역, 118 : 활성 영역, WL, 120 : 워드 라인, 120a : 하부 워드 라인층, 120b : 상부 워드 라인층, 120T : 워드 라인 트렌치, 122 : 게이트 유전막, 124 : 매몰 절연막, 138P : 커버 절연 구조체, 140 : 비트 라인 구조체, 145 : 제1 금속계 도전층, 146 : 제2 금속계 도전층, BL, 147 : 비트 라인, 148 : 절연 캡핑층, 140P : 게이트 라인 구조체, 147P : 게이트 라인, 150 : 절연 스페이서 구조체, BC, 170 : 베리드 콘택, 180 : 절연 펜스, LP, 190 : 랜딩 패드, 200 : 커패시터 구조체, 210 : 하부 전극, 220 : 커패시터 유전막, 230 : 상부 전극,

Claims (10)

  1. 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판;
    상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인;
    상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 상기 복수의 활성 영역 상에 배치되고, 비트 라인, 상기 비트 라인의 단부의 측면을 덮는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮는 절연 캡핑 구조체를 포함하는 비트 라인 구조체; 및
    상기 적어도 하나의 로직 활성 영역 상에 배치되며, 게이트 라인을 포함하는 게이트 라인 구조체;를 포함하고,
    상기 비트 라인 및 상기 게이트 라인 각각은, 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조를 가지는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 비트 라인이 포함하는 상기 제2 금속계 도전층과 상기 커버 절연 구조체는, 상기 제1 금속계 도전층을 사이에 가지며 서로 이격되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2 항에 있어서,
    상기 비트 라인이 포함하는 상기 제1 금속계 도전층은, 상기 커버 절연 구조체의 상면을 덮는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 비트 라인이 포함하는 상기 제2 금속계 도전층과 상기 커버 절연 구조체 사이에는 상기 절연 캡핑 구조체의 일부분이 개재되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 복수의 활성 영역을 정의하는 소자 분리막; 및
    상기 적어도 하나의 로직 활성 영역을 정의하는 로직 소자 분리막;을 더 포함하며,
    상기 비트 라인 구조체는, 상기 복수의 활성 영역 및 상기 소자 분리막 상을 따라서 연장되어, 상기 로직 소자 분리막 상까지 연장되고,
    상기 커버 절연 구조체는, 상기 소자 분리막 상에 배치되며,
    상기 커버 절연 구조체의 하면은, 상기 로직 소자 분리막의 최상단보다 낮은 레벨에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판;
    상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인;
    상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 상기 복수의 활성 영역 상에 배치되고, 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조를 가지는 비트 라인, 상기 비트 라인의 단부의 측면을 덮되 상기 제2 금속계 도전층과 이격되는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮는 절연 캡핑 구조체를 포함하는 비트 라인 구조체; 및
    상기 적어도 하나의 로직 활성 영역 상에 배치되며, 게이트 라인을 포함하는 게이트 라인 구조체;를 포함하는 반도체 메모리 소자.
  7. 제6 항에 있어서,
    상기 제1 금속계 도전층은, 상기 제1 금속계 도전층의 하면을 따라서 연장되다 상기 제2 금속계 도전층과 상기 커버 절연 구조체 사이를 따라서 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6 항에 있어서,
    상기 제1 금속계 도전층은, 상기 제2 금속계 도전층과 상기 커버 절연 구조체 사이로부터 상기 커버 절연 구조체의 상면으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6 항에 있어서,
    상기 제2 금속계 도전층과 상기 커버 절연 구조체는, 상기 절연 캡핑 구조체의 일부분을 사이에 가지며 이격되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 메모리 셀 영역 및 주변 회로 영역을 가지는 기판;
    상기 메모리 셀 영역에서 상기 기판에 복수의 활성 영역을 정의하는 소자 분리막;
    상기 주변 회로 영역에서 상기 기판에 적어도 하나의 로직 활성 영역을 정의하는 로직 소자 분리막;
    상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치의 하측 일부분을 채우며, 하부 워드 라인층과 상부 워드 라인층의 적층 구조를 가지는 복수의 워드 라인;
    상기 복수의 워드 라인 트렌치의 상측 일부분을 채우며 상기 복수의 워드 라인을 덮는 복수의 매몰 절연막;
    상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 제1 비트 라인 도전층 및 제2 비트 라인 도전층의 적층 구조를 가지는 비트 라인, 상기 비트 라인의 단부의 측면을 덮되 상기 제1 비트 라인 도전층을 사이에 가지며 상기 제2 비트 라인 도전층과 이격되는 커버 절연 구조체, 그리고 상기 비트라인 및 상기 커버 절연 구조체를 덮으며 제1 절연 캡핑층, 제2 절연 캡핑층, 및 제3 절연 캡핑층의 적층 구조를 가지는 절연 캡핑 구조체를 각각 포함하는 복수의 비트 라인 구조체;
    상기 적어도 하나의 로직 활성 영역 상에 배치되며, 상기 제1 비트 라인 도전층과 동일한 물질로 이루어지는 제1 게이트 라인 도전층 및 상기 제2 비트 라인 도전층과 동일한 물질로 이루어지는 제1 게이트 라인 도전층의 적층 구조를 가지는 게이트 라인을 포함하는 게이트 라인 구조체;
    상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택;
    상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되는 복수의 랜딩 패드; 및
    상기 복수의 랜딩 패드와 접하는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함하는 반도체 메모리 소자.
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