KR20240059346A - 반도체 소자 - Google Patents

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KR20240059346A
KR20240059346A KR1020220140506A KR20220140506A KR20240059346A KR 20240059346 A KR20240059346 A KR 20240059346A KR 1020220140506 A KR1020220140506 A KR 1020220140506A KR 20220140506 A KR20220140506 A KR 20220140506A KR 20240059346 A KR20240059346 A KR 20240059346A
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김종민
윤찬식
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 반도체 소자는, 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판; 상기 셀 영역의 상기 기판 내의 복수의 셀 소자 분리막에 의해 정의된 복수의 활성 영역; 상기 셀 영역의 상기 기판 내에서 상기 복수의 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인; 상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 금속계 도전 패턴을 포함하는 셀 비트 라인; 및 상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 금속계 도전 패턴을 포함하는 연결 비트 라인을 포함하고, 상기 연결 비트 라인의 상면은 상기 셀 비트 라인의 상면과 같거나 낮은 수직 레벨에 위치하고, 상기 연결 금속계 도전 패턴의 수직 방향으로의 높이는 상기 셀 금속계 도전 패턴의 상기 수직 방향으로의 높이와 같거나 클 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다.
본 발명이 해결하려는 기술적 과제는 전기적 연결이 개선된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예들에 의해 반도체 소자가 제공된다. 반도체 소자는, 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판; 상기 셀 영역의 상기 기판 내의 복수의 셀 소자 분리막에 의해 정의된 복수의 활성 영역; 상기 셀 영역의 상기 기판 내에서 상기 복수의 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인; 상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 금속계 도전 패턴을 포함하는 셀 비트 라인; 및 상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 금속계 도전 패턴을 포함하는 연결 비트 라인을 포함하고, 상기 연결 비트 라인의 상면은 상기 셀 비트 라인의 상면과 같거나 낮은 수직 레벨에 위치하고, 상기 연결 금속계 도전 패턴의 수직 방향으로의 높이는 상기 셀 금속계 도전 패턴의 상기 수직 방향으로의 높이와 같거나 클 수 있다.
본 발명의 기술적 사상의 실시예들에 의해 반도체 소자가 제공된다. 반도체 소자는, 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판; 상기 셀 영역의 상기 기판 내의 복수의 셀 소자 분리막에 의해 정의된 복수의 활성 영역; 상기 셀 영역의 상기 기판 내에서 상기 복수의 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인; 상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 도전성 반도체 패턴을 포함하는 셀 비트 라인; 및 상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 도전성 반도체 패턴을 포함하는 연결 비트 라인을 포함하고, 상기 연결 도전성 반도체 패턴은 수직 방향의 높이가 상기 셀 도전성 반도체 패턴의 상기 수직 방향의 높이보다 작은 부분을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 의해 반도체 소자가 제공된다. 반도체 소자는, 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판; 상기 셀 영역의 상기 기판 내의 셀 소자 분리막에 의해 정의된 활성 영역; 상기 셀 영역의 상기 기판 내에서 상기 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인; 상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 비트 라인; 및 상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 비트 라인을 포함하고, 상기 셀 비트 라인은 폴리 실리콘을 포함하는 셀 도전성 반도체 패턴 및 상기 셀 도전성 반도체 패턴 상에 배치되는 셀 금속계 도전 패턴을 포함하고, 상기 연결 비트 라인은 폴리 실리콘을 포함하는 연결 도전성 반도체 패턴 및 상기 연결 도전성 반도체 패턴 상에 배치되는 연결 금속계 도전 패턴을 포함하고, 상기 연결 도전성 반도체 패턴의 상면은 상기 셀 도전성 반도체 패턴의 상면과 같거나 낮은 수직 레벨에 위치하고, 상기 연결 금속계 도전 패턴의 상면과 상기 셀 금속계 도전 패턴의 상면의 수직 레벨 차이는 상기 연결 금속계 도전 패턴의 하면과 상기 셀 금속계 도전 패턴의 하면의 수직 레벨 차이와 같거나 작을 수 있다.
본 발명의 기술적 사상의 실시예들에 의해, 전기적 연결이 개선된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2는 도 1의 R1 영역의 개략적인 레이아웃도이다.
도 3a 내지 도 3d는 도 2의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라서 절단한 단면도들이다.
도 4는 도 1의 R2 영역의 개략적인 레이아웃도이다.
도 5a, 도 6a, 및 도 7a는 도 4의 E-E' 선을 따라 절단한 단면에 대응되는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 단면도들이다.
도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 및 도 7a의 Ⅰ-Ⅰ선 및 Ⅱ-Ⅱ선을 따라 자른 단면도들이다.
도 8a 및 도 8b는 도 4의 E-E' 선을 따라 절단한 단면에 대응되는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 단면도들이다.
도 9 내지 도 16c는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자는 셀 영역(20), 연결 영역(22), 주변 회로 영역(24)을 포함할 수 있다. 연결 영역(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 연결 영역(22)은 셀 영역(20)과 주변 회로 영역(24) 사이에 형성되며, 셀 영역(20)과 주변 회로 영역(24)을 분리할 수 있다. 주변 회로 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.
도 2는 도 1의 R1 영역의 개략적인 레이아웃도로, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자의 주요 구성들을 설명하기 위한 것이다. 도 3a 내지 도 3d는 도 2의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라서 절단한 단면도들이다.
도 2를 참조하면, 반도체 소자(1)는 메모리 셀 영역(CR)에 형성되는 복수의 활성 영역(ACT)을 포함할 수 있다. 메모리 셀 영역(CR)은 도 1의 셀 영역(20)에 대응될 수 있다. 일부 실시예들에서, 메모리 셀 영역(CR)에 배치되는 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대해 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(ACT)은 도 3a 내지 도 3d에 예시한 복수의 활성 영역(118)을 구성할 수 있다.
복수의 워드 라인(WL)은 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시예들에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시예들에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(미도시)가 형성될 수 있다. 복수의 스토리지 노드는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
반도체 소자(1)는 DRAM(Dynamic Random Access Memory) 소자일 수 있다.
도 3a 내지 도 3d를 함께 참조하면, 반도체 소자(1)는 소자 분리막(111)에 의하여 정의된 복수의 활성 영역(118)을 포함하며, 복수의 활성 영역(118)을 가로지르는 복수의 워드 라인 트렌치(120T)를 가지는 기판(110), 복수의 워드 라인 트렌치(120T) 내부에 배치되는 복수의 워드 라인(120), 복수의 비트 라인 구조체(140), 그리고 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)을 포함한다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
복수의 활성 영역(118)은 소자 분리용 트렌치(111T)에 의하여 한정되는 기판(110)의 일부분일 수 있다. 복수의 활성 영역(118)은 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 일부 실시예들에서, 복수의 활성 영역(118)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(118)은 장축 방향을 따라서 대체로 동일한 길이를 가지며 연장되며, 대체로 일정한 피치를 가지며 반복 배치될 수 있다.
소자 분리막(111)은 소자 분리용 트렌치(111T)를 채울 수 있다. 소자 분리막(111)에 의해 기판(110)에 복수의 활성 영역(118)이 정의될 수 있다.
일부 실시예들에서, 소자 분리막(111)은 제1 소자 분리막, 제2 소자 분리막, 및 제3 소자 분리막으로 이루어지는 삼중층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 소자 분리막은 소자 분리용 트렌치(111T)의 내측면 및 저면을 컨포멀(conformal)하게 덮을 수 있다. 일부 실시예들에서, 상기 제1 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제2 소자 분리막은 상기 제1 소자 분리막 상을 컨포멀하게 덮을 수 있다. 일부 실시예들에서, 상기 제2 소자 분리막은 실리콘 질화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 상기 제2 소자 분리막 상을 덮으며 소자 분리용 트렌치(111T)를 채울 수 있다. 일부 실시예들에서, 상기 제3 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 TOSZ(tonen silazene)로 형성된 실리콘 산화물로 이루어질 수 있다. 일부 실시예들에서, 소자 분리막(111)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 4종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자 분리막(111)은 실리콘 산화물로 이루어지는 단일막으로 구성될 수 있다.
소자 분리막(111)에 의하여 정의된 복수의 활성 영역(118)을 포함하는 기판(110)에는 복수의 워드 라인 트렌치(120T)가 형성될 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시예들에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다.
복수의 워드 라인 트렌치(120T)의 내부에는 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 더미 매몰 절연막(124)이 차례로 형성될 수 있다. 복수의 워드 라인(120)은 도 2에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 수직 레벨에 위치될 수 있다. 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
복수의 워드 라인(120)은 복수의 워드 라인 트렌치(120T)의 하측 일부분을 채울 수 있다. 복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들면, 하부 워드 라인층(120a)은 게이트 유전막(122)을 사이에 가지며 워드 라인 트렌치(120T)의 하측 일부분의 내측벽 및 저면을 컨포멀하게 덮을 수 있다. 예를 들면, 상부 워드 라인층(120b)은 하부 워드 라인층(120a)을 덮으며, 게이트 유전막(122)을 사이에 가지며 워드 라인 트렌치(120T)의 하측 일부분을 채울 수 있다. 일부 실시예들에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다. 일부 실시예들에서, 상부 워드 라인층(120b)은 예를 들면, 도핑된 폴리실리콘, W와 같은 금속 물질, WN, TiSiN, WSiN과 같은 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 워드 라인(120) 각각의 양측의 기판(110)의 활성 영역(118)의 부분에는, 활성 영역(118)의 부분에 불순물 이온을 주입하여 형성된 소스 영역 및 드레인 영역이 배치될 수 있다.
게이트 유전막(122)은 워드 라인 트렌치(120T)의 내측벽 및 저면을 덮을 수 있다. 일부 실시예들에서, 게이트 유전막(122)은 워드 라인(120)과 워드 라인 트렌치(120T) 사이로부터 더미 매몰 절연막(124)과 워드 라인 트렌치(120T) 사이까지 연장될 수 있다. 게이트 유전막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전 물질(high-k dielectric material) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 더미 매몰 절연막(124)은 복수의 워드 라인 트렌치(120T)의 상측 일부분을 채울 수 있다. 일부 실시예들에서, 복수의 더미 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 수직 레벨에 위치될 수 있다. 더미 매몰 절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다. 예를 들면, 더미 매몰 절연막(124)은 실리콘 질화물로 이루어질 수 있다.
절연막 패턴(112, 114, 116)은 소자 분리막(111), 복수의 활성 영역(118), 및 복수의 더미 매몰 절연막(124) 상에 배치될 수 있다. 예를 들면, 절연막 패턴(112, 114, 116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속계 유전물 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연막 패턴(112, 114, 116)은 제1 절연막 패턴(112), 제2 절연막 패턴(114), 및 제3 절연막 패턴(116)을 포함하는 복수의 절연막의 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 제1 절연막 패턴(112)은 실리콘 산화물로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화물로 이루어지고, 제3 절연막 패턴(116)은 실리콘 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 절연막 패턴(112)은 비금속계 유전물로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전물로 이루어지고, 제3 절연막 패턴(116)은 비금속계 유전물로 이루어질 수 있다. 일부 실시예들에서, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두꺼울 수 있다. 예를 들면, 제1 절연막 패턴(112)은 약 50 내지 약 90 의 두께를 가질 수 있고, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두껍되, 약 60 내지 약 100 의 두께를 가질 수 있다.
복수의 다이렉트 콘택 도전 패턴(134)은, 절연막 패턴(112, 114, 116)을 관통하여 활성 영역(118) 내의 소스 영역을 노출시키는 복수의 다이렉트 콘택 홀(134H)의 일부분을 채울 수 있다. 일부 실시예들에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다. 다이렉트 콘택 도전 패턴(134)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택 도전 패턴(134)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 2에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다.
절연막 패턴(112, 114, 116) 상에는 복수의 비트 라인 구조체(140)가 배치될 수 있다. 복수의 비트 라인 구조체(140) 각각은, 비트 라인(147) 및 비트 라인(147)을 덮는 절연 캡핑 라인(148)으로 구성될 수 있다. 복수의 비트 라인 구조체(140)는 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 2에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다. 일부 실시예들에서, 복수의 절연 캡핑 라인(148)은 실리콘 질화물로 이루어질 수 있다.
비트 라인(147)은 라인 형상인 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가질 수 있다. 일부 실시예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시예들에서, 제1 금속계 도전 패턴(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다.
일부 실시예들에서, 복수의 비트 라인(147)은 절연막 패턴(112, 114, 116)과 금속계 도전 패턴(145, 146) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 도전성 반도체 패턴(132)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다.
복수의 절연 스페이서 구조체(150)는 복수의 비트 라인 구조체(140)의 양 측벽을 덮을 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 일부 실시예들에서, 복수의 절연 스페이서 구조체(150)는 복수의 다이렉트 콘택 홀(134H) 내로 연장되어, 복수의 다이렉트 콘택 도전 패턴(134)의 양 측벽을 덮을 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 산화물로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제2 절연 스페이서(156)가 질화물로 이루어지고, 제2 절연 스페이서(154)는 에어 스페이서일 수 있다. 일부 실시예들에서 절연 스페이서 구조체(150)는 산화물로 이루어지는 제2 절연 스페이서(154)와 질화물로 이루어지는 제3 절연 스페이서(156)로 구성될 수 있다.
복수의 절연 펜스(180) 각각은, 인접하는 한 쌍의 비트 라인 구조체(140) 사이에서 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이의 공간에 개재될 수 있다. 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 절연 펜스(180)는 서로 이격되며 열을 이루며 배치될 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화물로 이루어질 수 있다.
일부 실시예들에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114, 116)을 관통하여, 더미 매몰 절연막(124) 내로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예들에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114, 116)을 관통하되 더미 매몰 절연막(124) 내로 연장되지 않거나, 절연막 패턴(112, 114, 116) 내로 연장되되 절연막 패턴(112, 114, 116)을 관통하지 않거나, 절연막 패턴(112, 114, 116) 내로 연장되지 않고 복수의 절연 펜스(180)가 하면이 절연막 패턴(112, 114, 116)과 접하도록 형성될 수 있다.
복수의 비트 라인(147) 각각의 사이에서, 복수의 절연 펜스(180) 사이에는 복수의 베리드 콘택 홀(170H)이 한정될 수 있다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택 홀(170H)과 복수의 절연 펜스(180)는 번갈아 배치될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150), 절연 펜스(180) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다. 일부 실시예들에서, 복수의 베리드 콘택 홀(170H) 각각은 절연 스페이서 구조체(150)와 절연 펜스(180) 사이로부터 활성 영역(118) 내로 연장될 수 있다.
복수의 베리드 콘택(170)은 복수의 베리드 콘택 홀(170H) 내에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)는 번갈아 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다.
일부 실시예들에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 2에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 수직 레벨에 위치할 수 있다.
복수의 베리드 콘택(170), 복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 랜딩 패드(190)는 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 리세스부(190R)에 의하여 서로 분리될 수 있다. 복수의 랜딩 패드(190) 각각은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다. 일부 실시예들에서, 랜딩 패드(190)와 베리드 콘택(170) 사이에는 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 2에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다. 베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
리세스부(190R)는 절연 구조물(195)에 의하여 채워질 수 있다. 일부 실시예들에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화물로 이루어지고, 상기 식각 정지막은 질화물로 이루어질 수 있다. 예를 들면, 상기 식각 정지막은 실리콘 질화막 또는 SiBN(Silicon Boron Nitride)으로 이루어질 수 있다. 도 2a 및 도 2c에는 절연 구조물(195)의 상면과 복수의 랜딩 패드(190)의 상면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)은, 리세스부(190R)를 채우고 복수의 랜딩 패드(190)의 상면을 덮어서, 복수의 랜딩 패드(190)의 상면보다 높은 수직 레벨에 위치하는 상면을 가질 수 있다.
복수의 랜딩 패드(190) 및 절연 구조물(195) 상에는 복수의 하부 전극(210), 및 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)이 배치될 수 있다. 서로 대응하는 하부 전극(210)과 랜딩 패드(190)는 전기적으로 연결될 수 있다. 도 2a 및 도 2c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다.
일부 실시예들에서, 반도체 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하여 복수의 하부 전극(210)을 지지하는 적어도 하나의 지지 패턴을 더 포함할 수 있다. 상기 적어도 하나의 지지 패턴은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), N-리치 실리콘 질화물(N-rich SiN) 또는 Si-리치 실리콘 질화물막(Si-rich SiN) 중 어느 하나의 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 상기 적어도 하나의 지지 패턴은, 복수의 하부 전극(210)의 측벽들과 접촉하며 수직 방향(Z 방향)으로 서로 이격되도록 서로 다른 수직 레벨에 위치하는 복수개의 지지 패턴을 포함할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시예들에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시예들에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시예들에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다. 일부 실시예들에서, 복수의 하부 전극(210)은 TiN, CrN, VN, MoN, NbN, TiSiN, TiAlN, 또는 TaAlN을 포함할 수 있다.
커패시터 유전층(220)은 복수의 하부 전극(210)의 표면을 컨포멀하게 덮을 수 있다. 일부 실시예들에서, 커패시터 유전층(220)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210)의 표면을 함께 덮도록 일체로 형성될 수 있다.
커패시터 유전층(220)은 반강유전성(Antiferroelectricity) 특성을 가지는 물질, 강유전성(Ferroelectricity) 특성을 가지는 물질, 또는 반강유전성 특성과 강유전성 특성이 혼재되는 물질을 포함할 수 있다. 예를 들면, 커패시터 유전층(220)은 실리콘 산화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 커패시터 유전층(220)은 ABO3 또는 MOx로 구성되는 유전 물질을 포함할 수 있다. 예를 들면, 커패시터 유전층(220)은 SiO, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, RuO, WO, HfZrO, ZrSiO, TiO, TiAlO, VO, NbO, MoO, MnO, LaO YO, CoO, NiO, CuO, ZnO, FeO, SrO, BaO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PTO(PbTiO), AgNbO, BiFeO, PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(230)은, 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210) 상에 일체로 형성될 수 있다. 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 커패시터 구조물(200)을 구성할 수 있다.
상부 전극(230)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다. 일부 실시예들에서, 상부 전극(230)은 TiN, CrN, VN, MoN, NbN, TiSiN, TiAlN, 또는 TaAlN을 포함할 수 있다. 일부 실시예들에서, 상부 전극(230)은 불순물이 도핑된 반도체 물질층, 메인 전극층, 그리고 계면층 중 적어도 2개의 적층 구조를 가질 수 있다. 상기 도핑된 반도체 물질층은 예를 들면, 도핑된 폴리실리콘 또는 도핑된 폴리 SiGe(polycrystalline silicon germanium)을 포함할 수 있다. 상기 메인 전극층은 금속 물질로 이루어질 수 있다. 상기 메인 전극층은, 예를 들면 W, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O 등으로 이루어질 수 있다. 일부 실시예들에서, 상기 메인 전극층은 W로 이루어질 수 있다. 상기 계면층은 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 4는 도 1의 R2 영역의 개략적인 레이아웃도이다. 도 5a, 도 6a, 및 도 7a는 도 4의 E-E' 선을 따라 절단한 단면에 대응되는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(1A, 1B, 1C)의 단면도들이다. 도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 및 도 7a의 Ⅰ-Ⅰ선 및 Ⅱ-Ⅱ선을 따라 자른 단면도들이다. 도 8a 및 도 8b는 도 4의 E-E' 선을 따라 절단한 단면에 대응되는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(2, 3)의 단면도들이다.
도 4를 참조하면, 셀 영역(20), 연결 영역(22), 및 주변 회로 영역(24)의 일부 구성 요소에 관한 개략적인 레이아웃이 도시되었다. 셀 영역(20)에 관한 설명은 도 2를 참조하여 설명한 바와 같다.
도 5a 및 도 5b를 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(1A)의 단면도들이 도시되었다.
일부 실시예들에서, 기판(110) 내에 연결 영역 분리막(115)이 배치되어 셀 영역(20), 연결 영역(22), 및 주변 회로 영역(24)을 구분할 수 있다. 구체적으로, 연결 영역 분리막(115)이 배치되는 영역은 연결 영역(22)일 수 있고, 연결 영역(22)을 기준으로 셀 영역(20) 및 주변 회로 영역(24)이 구분될 수 있다. 예를 들어, 연결 영역 분리막(115)에 의해 셀 영역(20), 연결 영역(22), 및 주변 회로 영역(24)이 정의될 수 있다. 일부 실시예들에서, 셀 영역(20)에 복수의 워드 라인(120)이 배치될 수 있다.
일부 실시예들에서, 연결 영역 분리막(115)은 복수의 절연막을 포함할 수 있다. 예를 들어, 연결 영역 분리막(115)은 복수의 연결 영역 분리막(115A, 115B, 115C)을 포함할 수 있다. 연결 영역 분리막(115)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 연결 영역 분리막(115)의 상면은 기판(110)의 상면보다 높은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 영역 분리막(115)의 상면은 셀 영역(20)의 기판(110)의 상면보다 높은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 영역 분리막(115)의 상면은 주변 회로 영역(24)의 기판(110)의 상면보다 높은 수직 레벨에 위치할 수 있다.
일부 실시예들에서, 기판(110) 및 연결 영역 분리막(115) 상에 셀 절연막 패턴(112, 114, 116) 및 연결 절연막 패턴(112_2, 114_2, 116_2)이 배치될 수 있다. 도 5a 및 도 5b의 셀 절연막 패턴(112, 114, 116)은 도 2, 도 3a 내지 도 3d를 참조해 설명된 절연막 패턴(112, 114, 116)에 대응될 수 있다. 일부 실시예들에서, 셀 절연막 패턴(112, 114, 116) 및 연결 절연막 패턴(112_2, 114_2, 116_2)은 동일한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 셀 절연막 패턴(112, 114, 116) 및 연결 절연막 패턴(112_2, 114_2, 116_2)은 동일한 물질을 포함할 수 있다. 예를 들어, 연결 절연막 패턴(112_2, 114_2, 116_2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속계 유전물 또는 이들의 조합으로 이루어질 수 있다.
구체적으로, 연결 영역(22)의 연결 영역 분리막(115)의 상면이 셀 영역(20)의 기판(110)의 상면보다 높은 수직 레벨에 위치하므로, 연결 영역(22)에 배치되는 연결 절연막 패턴(112_2, 114_2, 116_2)은 셀 영역(20)에 배치되는 셀 절연막 패턴(112, 114, 116)보다 높은 수직 레벨에 위치할 수 있다. 즉, 연결 절연막 패턴(112_2, 114_2, 116_2) 각각의 상면은 셀 절연막 패턴(112, 114, 116) 각각의 상면보다 높은 수직 레벨에 위치할 수 있다. 즉, 연결 절연막 패턴(112_2, 114_2, 116_2) 각각의 하면은 셀 절연막 패턴(112, 114, 116) 각각의 하면보다 높은 수직 레벨에 위치할 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 영역 분리막(115) 상의 일부 영역 및 주변 회로 영역(24)의 기판(110) 상에는 셀 절연막 패턴(112, 114, 116) 및 연결 절연막 패턴(112_2, 114_2, 116_2)이 배치되지 않을 수 있다.
일부 실시예들에서, 셀 영역(20)의 셀 절연막 패턴(112, 114, 116) 및 연결 영역(22)의 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 셀 비트 라인(147) 및 연결 비트 라인(147_2A)이 각각 배치될 수 있다. 도 5a 및 도 5b의 셀 비트 라인(147)은 도 2, 도 3a 내지 도 3d를 참조해 설명된 비트 라인(147)에 대응될 수 있다. 일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2A)은 셀 영역(20)의 셀 비트 라인(147)과 동일한 공정 및 후속 공정을 통해 형성될 수 있다. 셀 비트 라인(147) 및 연결 비트 라인(147_2A)은 글로벌 비트 라인을 구성할 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2A)은 셀 영역(20)의 셀 비트 라인(147)과 대체로 동일한 구조를 포함할 수 있다. 구체적으로, 셀 비트 라인(147)은 제1 셀 금속계 도전 패턴(145)과 제2 셀 금속계 도전 패턴(146)의 적층 구조를 가질 수 있고, 이는 각각 도 2, 도 3a 내지 도 3d를 참조해 설명된 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)에 대응될 수 있다. 예를 들어, 연결 비트 라인(147_2A)은 제1 연결 금속계 도전 패턴(145_2A)과 제2 연결 금속계 도전 패턴(146_2A)의 적층 구조를 가질 수 있다.
일부 실시예들에서, 셀 비트 라인(147)은 셀 도전성 반도체 패턴(132)을 더 포함할 수 있고, 이는 도 2, 도 3a 내지 도 3d를 참조해 설명된 도전성 반도체 패턴(132)에 대응될 수 있다. 예를 들어, 연결 비트 라인(147_2A)은 연결 도전성 반도체 패턴(132_2A)을 더 포함할 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2A)은 셀 영역(20)의 셀 비트 라인(147)과 동일한 물질을 포함할 수 있다. 일부 실시예들에서, 제1 연결 금속계 도전 패턴(145_2A)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 연결 금속계 도전 패턴(146_2A)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시예들에서, 연결 도전성 반도체 패턴(132_2A)은 도핑된 폴리실리콘으로 이루어질 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2A)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 비트 라인(147)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 연결 비트 라인(147_2A)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 연결 영역(22)의 연결 비트 라인(147_2A)의 연결 도전성 반도체 패턴(132_2A)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 도전성 반도체 패턴(132)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 연결 도전성 반도체 패턴(132_2A)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 연결 영역(22)의 연결 비트 라인(147_2A)의 연결 도전성 반도체 패턴(132_2A)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 상면과 같은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 도전성 반도체 패턴(132)의 상면 및 연결 영역(22)의 연결 도전성 반도체 패턴(132_2A)의 상면은 모두 제1 수직 레벨(LV1)에 위치할 수 있다.
즉, 연결 영역(22)의 연결 비트 라인(147_2A)의 연결 도전성 반도체 패턴(132_2A)의 수직 방향(Z 방향)으로의 두께(L1A)는 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 수직 방향(Z 방향)으로의 두께(L1)보다 작을 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2A)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 상면과 같은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 영역(22)의 연결 비트 라인(147_2A)의 제1 연결 금속계 도전 패턴(145_2A)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제1 셀 금속계 도전 패턴(145)의 상면과 같은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 비트 라인(147_2A)의 제2 연결 금속계 도전 패턴(146_2A)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제2 셀 금속계 도전 패턴(146)의 상면과 같은 수직 레벨에 위치할 수 있다. 즉, 연결 영역(22)의 제1 연결 금속계 도전 패턴(145_2A) 및 제2 연결 금속계 도전 패턴(146_2A)의 수직 방향(Z 방향)으로의 두께(L2A, L3A)는 각각 셀 영역(20)의 제1 셀 금속계 도전 패턴(145) 및 제2 셀 금속계 도전 패턴(146)의 수직 방향(Z 방향)으로의 두께(L2, L3)와 실질적으로 동일할 수 있다.
즉, 연결 영역(22)의 연결 비트 라인(147_2A)의 수직 방향(Z 방향)으로의 두께는 셀 영역(20)의 셀 비트 라인(147)의 수직 방향(Z 방향)으로의 두께보다 작을 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 의해, 셀 도전성 반도체 패턴(132)의 수직 두께(L1)보다 작은 수직 두께(L1A)의 연결 도전성 반도체 패턴(132_2A)을 갖는 반도체 소자(1A)가 제공될 수 있다. 연결 도전성 반도체 패턴(132_2A)이 셀 도전성 반도체 패턴(132)과 같은 수직 레벨(LV1)에 위치하는 상면을 갖게 됨에 따라, 연결 도전성 반도체 패턴(132_2A) 상에 배치되는 연결 금속계 도전 패턴(145_2A, 146_2A)이 셀 금속계 도전 패턴(145, 146)과 같은 수직 레벨에 배치될 수 있다. 이 경우, 후속 공정에서 연결 금속계 도전 패턴(145_2A, 146_2A)이 셀 금속계 도전 패턴(145, 146) 보다 높은 정도로 식각되어 연결 영역(22)에서의 전기적 연결이 열화되는 현상을 개선할 수 있다. 다시 말해, 셀 금속계 도전 패턴(145, 146)과 실질적으로 동일한 수직 두께의 연결 금속계 도전 패턴(145_2A, 146_2A)을 갖는 반도체 소자(1A)가 제공될 수 있다. 즉, 본 발명의 기술적 사상에 따른 실시예들에 의해 연결 영역(22)에서의 전기적 연결이 개선된 반도체 소자(1A)가 제공될 수 있다.
일부 실시예들에서, 셀 비트 라인(147) 및 연결 비트 라인(147_2A) 상에 셀 비트 라인(147) 및 연결 비트 라인(147_2A)을 덮는 절연 캡핑 라인(148)이 배치될 수 있다. 절연 캡핑 라인(148)은 복수의 절연 캡핑 라인(148A, 148B, 148C)으로 구성될 수 있다. 복수의 절연 캡핑 라인(148A, 148B, 148C)은 각각 실리콘 질화물을 포함할 수 있다.
일부 실시예들에서, 절연 캡핑 라인(148)은 셀 영역(20)과 연결 영역(22)에서 같은 수직 레벨에 위치하는 하면을 가질 수 있다. 구체적으로, 복수의 절연 캡핑 라인(148A, 148B, 148C)은 각각 셀 영역(20)과 연결 영역(22)에서 같은 수직 레벨에 위치하는 하면을 가질 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 영역 분리막(115) 상에 단부 스페이서(172, 174)가 배치될 수 있다. 단부 스페이서(172, 174)는 연결 절연막 패턴(112_2, 114_2, 116_2), 연결 비트 라인(147_2A), 제1 절연 캡핑 라인(148A)의 일부를 관통할 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(1B)의 단면도들이 도시되었다. 이하에서는 도 5a 및 도 5b를 참조하여 설명된 반도체 소자(1A)와의 차이점 위주로 설명하겠다.
일부 실시예들에서, 연결 영역(22)의 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 연결 비트 라인(147_2B)이 배치될 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2B)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 비트 라인(147)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 연결 비트 라인(147_2B)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 연결 영역(22)의 연결 비트 라인(147_2B)의 연결 도전성 반도체 패턴(132_2B)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 도전성 반도체 패턴(132)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 연결 도전성 반도체 패턴(132_2B)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 연결 영역(22)의 연결 비트 라인(147_2B)의 연결 도전성 반도체 패턴(132_2B)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 도전성 반도체 패턴(132)의 상면은 제1 수직 레벨(LV1)에 위치하고, 연결 영역(22)의 연결 도전성 반도체 패턴(132_2B)의 상면은 제1 수직 레벨(LV1)보다 낮은 제4 수직 레벨(LV4)에 위치할 수 있다.
즉, 연결 영역(22)의 연결 비트 라인(147_2B)의 연결 도전성 반도체 패턴(132_2B)의 수직 방향(Z 방향)으로의 두께(L1B)는 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 수직 방향(Z 방향)으로의 두께(L1)보다 작을 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2B)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 영역(22)의 연결 비트 라인(147_2B)의 제1 연결 금속계 도전 패턴(145_2B)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제1 셀 금속계 도전 패턴(145)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 비트 라인(147_2B)의 제2 연결 금속계 도전 패턴(146_2B)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제2 셀 금속계 도전 패턴(146)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 예를 들어, 연결 영역(22)의 제1 연결 금속계 도전 패턴(145_2B) 및 제2 연결 금속계 도전 패턴(146_2B)의 수직 두께(L2B, L3B)는 셀 영역(20)의 제1 셀 금속계 도전 패턴(145) 및 제2 셀 금속계 도전 패턴(146)의 수직 두께(L2, L3)와 실질적으로 동일할 수 있다.
즉, 연결 영역(22)의 연결 비트 라인(147_2B)의 수직 방향(Z 방향)으로의 두께는 셀 영역(20)의 셀 비트 라인(147)의 수직 방향(Z 방향)으로의 두께보다 작을 수 있다.
일부 실시예들에서, 절연 캡핑 라인(148)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 위치하는 하면을 가질 수 있다. 구체적으로, 복수의 절연 캡핑 라인(148A, 148B, 148C)은 각각 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 위치하는 하면을 가질 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 의해, 셀 도전성 반도체 패턴(132)의 수직 두께(L1)보다 작은 수직 두께(L1B)의 연결 도전성 반도체 패턴(132_2B)을 갖는 반도체 소자(1B)가 제공될 수 있다. 반도체 소자(1B)의 연결 금속계 도전 패턴(145_2B, 146_2B)이 셀 금속계 도전 패턴(145, 146)보다 낮은 수직 레벨에 배치되는 경우, 후속 공정에서 연결 금속계 도전 패턴(145_2B, 146_2B)이 셀 금속계 도전 패턴(145, 146) 보다 높은 정도로 식각되어 연결 영역(22)에서의 전기적 연결이 열화되는 현상을 개선할 수 있다. 다시 말해, 셀 금속계 도전 패턴(145, 146)과 실질적으로 동일한 수직 두께의 연결 금속계 도전 패턴(145_2B, 146_2B)을 갖는 반도체 소자(1B)가 제공될 수 있다. 즉, 본 발명의 기술적 사상에 따른 실시예들에 의해 연결 영역(22)에서의 전기적 연결이 개선된 반도체 소자(1B)가 제공될 수 있다.
도 7a 및 도 7b를 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(1C)의 단면도들이 도시되었다. 도 5a 및 도 5b를 참조하여 설명된 반도체 소자(1A)와의 차이점 위주로 설명하겠다.
일부 실시예들에서, 연결 영역(22)의 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 연결 비트 라인(147_2C)이 배치될 수 있다. 반도체 소자(1C)의 연결 비트 라인(147_2C)은 반도체 소자(1A)와 달리, 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 배치되는 연결 도전성 반도체 패턴을 포함하지 않을 수 있다. 즉, 반도체 소자(1C)의 연결 영역(22)에 배치되는 연결 비트 라인(147_2C)은 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 직접 배치되는 제1 연결 금속계 도전 패턴(145_2C) 및 제2 연결 금속계 도전 패턴(146_2C)을 포함할 수 있다. 구체적으로, 제1 연결 금속계 도전 패턴(145_2C)은 연결 절연막 패턴(112_2, 114_2, 116_2) 상에 직접 접촉하여 배치될 수 있다. 즉, 제1 연결 금속계 도전 패턴(145_2C)의 하면의 적어도 일부는 연결 절연막 패턴(112_2, 114_2, 116_2)의 상면과 동일한 수직 레벨에 위치할 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2C)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 비트 라인(147)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 연결 비트 라인(147_2C)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 연결 영역(22)의 연결 비트 라인(147_2C)의 제1 연결 금속계 도전 패턴(145_2C)의 하면은 셀 영역(20)의 셀 비트 라인(147)의 셀 도전성 반도체 패턴(132)의 하면보다 높은 수직 레벨에 위치할 수 있다. 예를 들어, 셀 영역(20)의 셀 도전성 반도체 패턴(132)의 하면은 제3 수직 레벨(LV3)에 위치하고, 연결 영역(22)의 제1 연결 금속계 도전 패턴(145_2C)의 하면은 제3 수직 레벨(LV3) 보다 높은 제2 수직 레벨(LV2)에 위치할 수 있다.
구체적으로, 셀 영역(20)의 셀 비트 라인(147)의 제1 셀 금속계 도전 패턴(145)의 하면이 제1 수직 레벨(LV1)에 위치하는 반면, 연결 영역(22)의 연결 비트 라인(147_2C)의 제1 연결 금속계 도전 패턴(145_2C)의 하면은 이보다 낮은 제2 수직 레벨(LV2)에 위치할 수 있다. 구체적으로, 연결 영역(22)의 연결 비트 라인(147_2C)의 제1 연결 금속계 도전 패턴(145_2C)의 상면은 제1 수직 레벨(LV1) 보다 낮은 제5 수직 레벨(LV5)에 위치할 수 있다.
일부 실시예들에서, 연결 영역(22)의 연결 비트 라인(147_2C)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 영역(22)의 연결 비트 라인(147_2C)의 제1 연결 금속계 도전 패턴(145_2C)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제1 셀 금속계 도전 패턴(145)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 구체적으로, 연결 비트 라인(147_2C)의 제2 연결 금속계 도전 패턴(146_2C)의 상면은 셀 영역(20)의 셀 비트 라인(147)의 제2 셀 금속계 도전 패턴(146)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 예를 들어, 연결 영역(22)의 제1 연결 금속계 도전 패턴(145_2C) 및 제2 연결 금속계 도전 패턴(146_2C)의 수직 방향(Z 방향)으로의 두께(L2C, L3C)는 셀 영역(20)의 제1 셀 금속계 도전 패턴(145) 및 제2 셀 금속계 도전 패턴(146)의 수직 방향(Z 방향)으로의 두께(L2, L3)와 실질적으로 동일할 수 있다.
즉, 연결 영역(22)의 연결 비트 라인(147_2C)의 수직 방향(Z 방향)으로의 두께는 셀 영역(20)의 셀 비트 라인(147)의 수직 방향(Z 방향)으로의 두께보다 작을 수 있다.
일부 실시예들에서, 절연 캡핑 라인(148)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 위치하는 하면을 가질 수 있다. 구체적으로, 복수의 절연 캡핑 라인(148A, 148B, 148C)은 각각 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 위치하는 하면을 가질 수 있다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 및 도 7b를 함께 참조하면, 반도체소자(1A, 1B, 1C)는 수직 방향(Z 방향)의 두께가 다른 연결 비트 라인(147_2A, 147_2B, 147_2C)을 각각 포함할 수 있다. 구체적으로, 반도체 소자(1A) 및 반도체 소자(1B)는 각각 수직 방향(Z 방향)으로의 두께가 다른 연결 도전성 반도체 패턴(132_2A) 및 연결 도전성 반도체 패턴(132_2B)을 포함할 수 있고, 반도체 소자(1C)는 연결 도전성 반도체 패턴을 포함하지 않을 수 있다. 구체적으로, 반도체 소자(1A, 1B, 1C)의 제1 연결 금속계 도전 패턴(145_2A, 145_2B, 145_2C)의 수직 방향(Z 방향)으로의 두께는 실질적으로 동일할 수 있고, 제2 연결 금속계 도전 패턴(146_2A, 146_2B, 146_2C)의 수직 방향(Z 방향)으로의 두께는 실질적으로 동일할 수 있다.
예를 들어, 반도체 소자(1B)의 연결 비트 라인(147_2B)의 수직 방향(Z 방향)으로의 두께는 반도체 소자(1A)의 연결 비트 라인(147_2A) 보다 수직 방향(Z 방향)으로의 두께보다 작을 수 있다. 예를 들어, 반도체 소자(1C)의 연결 비트 라인(147_2C)의 수직 방향(Z 방향)으로의 두께는 반도체 소자(1B)의 연결 비트 라인(147_2B)의 수직 방향(Z 방향)으로의 두께보다 작을 수 있다.
예를 들어, 반도체 소자(1A)는 수직 방향(Z 방향)으로의 두께가 L1A인 연결 도전성 반도체 패턴(132_2A)을 포함할 수 있고, 반도체 소자(1B)는 L1A보다 작은 수직 방향(Z 방향)으로의 두께(L1B)를 갖는 연결 도전성 반도체 패턴(132_2B)을 포함할 수 있다.
예를 들어, 반도체 소자(1A)의 제1 연결 금속계 도전 패턴(145_2A)의 수직 방향(Z 방향)으로의 두께(L2A), 반도체 소자(1B)의 제1 연결 금속계 도전 패턴(145_2B)의 수직 방향(Z 방향)으로의 두께(L2B), 및 반도체 소자(1C)의 제1 연결 금속계 도전 패턴(145_2C)의 수직 방향(Z 방향)으로의 두께(L2C)는 실질적으로 동일할 수 있다. 마찬가지로, 제2 연결 금속계 도전 패턴(146_2A)의 수직 방향(Z 방향)으로의 두께(L3A), 제2 연결 금속계 도전 패턴(146_2B)의 수직 방향(Z 방향)으로의 두께(L3B), 및 제2 연결 금속계 도전 패턴(146_2C)의 수직 방향(Z 방향)으로의 두께(L3C)는 실질적으로 동일할 수 있다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 및 도 7b를 계속 함께 참조하면, 반도체 소자(1A, 1B, 1C)의 연결 비트 라인(147_2A, 147_2B, 147_2C)의 하면은 동일한 수직 레벨(LV2)에 위치할 수 있다. 반면, 반도체 소자(1A, 1B, 1C)의 연결 비트 라인(147_2A, 147_2B, 147_2C)의 상면은 서로 다른 수직 레벨에 위치할 수 있다. 구체적으로, 연결 비트 라인(147_2A), 연결 비트 라인(147_2B), 연결 비트 라인(147_2C) 순으로 높은 수직 레벨에 위치할 수 있다.
구체적으로, 반도체 소자(1A)의 연결 도전성 반도체 패턴(132_2A)의 상면은 제1 수직 레벨(LV1)에 위치할 수 있고, 반도체 소자(1B)의 연결 도전성 반도체 패턴(132_2B)의 상면은 제1 수직 레벨(LV1)보다 낮은 제4 수직 레벨(LV4)에 위치할 수 있다.
구체적으로, 반도체 소자(1A)의 제1 연결 금속계 도전 패턴(145_2A), 반도체 소자(1B)의 제1 연결 금속계 도전 패턴(145_2B), 및 반도체 소자(1C)의 제1 연결 금속계 도전 패턴(145_2C)은 서로 다른 수직 레벨에 위치할 수 있다. 예를 들어, 제1 연결 금속계 도전 패턴(145_2A), 제1 연결 금속계 도전 패턴(145_2B), 및 제1 연결 금속계 도전 패턴(145_2C) 순으로 높은 수직 레벨에 위치할 수 있다. 마찬가지로, 제2 연결 금속계 도전 패턴(146_2A), 제2 연결 금속계 도전 패턴(146_2B), 및 제2 연결 금속계 도전 패턴(146_2C)은 서로 다른 수직 레벨에 위치할 수 있고, 제2 연결 금속계 도전 패턴(146_2A), 제2 연결 금속계 도전 패턴(146_2B), 및 제2 연결 금속계 도전 패턴(146_2C) 순으로 높은 수직 레벨에 위치할 수 있다.
도 8a를 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(2)의 단면도가 도시되었다. 도 6a 및 도 6b를 참조하여 설명된 반도체 소자(1B)와의 차이점 위주로 설명하겠다.
일부 실시예들에서, 셀 영역(20)의 기판(110) 내에 배치되는 복수의 활성 영역(118)은 외측 활성 영역(118O) 및 내측 활성 영역(118I)을 포함할 수 있다. 구체적으로, 외측 활성 영역(118O)은 복수의 활성 영역(118) 중 연결 영역 분리막(115)과 인접한 것일 수 있다. 구체적으로, 내측 활성 영역(118I)은 복수의 활성 영역(118) 중 외측 활성 영역(118O)을 제외하고, 외측 활성 영역(118O)을 사이에 두고 연결 영역 분리막(115)과 이격된 것일 수 있다. 복수의 활성 영역(118)은 적어도 하나의 내측 활성 영역(118I)을 포함할 수 있다. 복수의 활성 영역(118)은 복수의 내측 활성 영역(118I)을 포함할 수 있다.
일부 실시예들에서, 셀 영역(20)의 기판(110) 상에 배치되는 셀 비트 라인(147)은 외측 활성 영역(118O) 상에 배치되는 부분(147_1)을 포함할 수 있다. 구체적으로, 셀 도전성 반도체 패턴(132)은 외측 활성 영역(118O) 상에 배치되는 부분(132_1)을 포함할 수 있다. 구체적으로, 제1 셀 금속계 도전 패턴(145)은 외측 활성 영역(118O) 상에 배치되는 부분(145_1)을 포함할 수 있다. 구체적으로, 제2 셀 금속계 도전 패턴(146)은 외측 활성 영역(118O) 상에 배치되는 부분(146_1)을 포함할 수 있다.
일부 실시예들에서, 셀 비트 라인(147)의 외측 활성 영역(118O) 상에 배치되는 부분(147_1)의 상면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 상면보다 낮은 수직 레벨을 가질 수 있다. 셀 비트 라인(147)의 외측 활성 영역(118O) 상에 배치되는 부분(147_1)의 하면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 하면과 동일한 수직 레벨을 가질 수 있다.
일부 실시예들에서, 셀 영역(20)에서 셀 비트 라인(147)의 외측 활성 영역(118O) 상에 배치되는 부분(147_1)의 상면은 연결 영역(22)에서 연결 비트 라인(147_3)의 상면과 동일한 수직 레벨을 가질 수 있다. 셀 영역(20)에서 셀 비트 라인(147)의 외측 활성 영역(118O) 상에 배치되는 부분(147_1)의 하면은 연결 영역(22)에서 연결 비트 라인(147_3)의 하면보다 낮은 수직 레벨을 가질 수 있다.
구체적으로, 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 셀 도전성 반도체 패턴(132)의 일부(132_1)의 상면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 상면보다 낮고, 연결 영역(22)에서 연결 도전성 반도체 패턴(132_3)의 상면과 동일한 수직 레벨을 가질 수 있다. 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 셀 도전성 반도체 패턴(132)의 일부(132_1)의 하면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 하면과 동일하고, 연결 영역(22)에서 연결 도전성 반도체 패턴(132_3)의 하면보다 낮은 수직 레벨을 가질 수 있다.
구체적으로, 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 제1 셀 금속계 도전 패턴(145)의 일부(145_1)의 상면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 상면보다 낮고, 연결 영역(22)에서 제1 연결 금속계 도전 패턴(145_3)의 상면과 동일한 수직 레벨을 가질 수 있다. 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 제1 셀 금속계 도전 패턴(145)의 일부(145_1)의 하면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 하면보다 낮고, 연결 영역(22)에서 제1 연결 금속계 도전 패턴(145_3)의 하면과 동일한 수직 레벨을 가질 수 있다.
구체적으로, 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 제2 셀 금속계 도전 패턴(146)의 일부(146_1)의 상면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 상면보다 낮고, 연결 영역(22)에서 제2 연결 금속계 도전 패턴(146_3)의 상면과 동일한 수직 레벨을 가질 수 있다. 셀 영역(20)에서 외측 활성 영역(118O) 상에 배치되는 제2 셀 금속계 도전 패턴(146)의 일부(146_1)의 하면은 내측 활성 영역(118I) 상에 배치되는 나머지 부분의 하면보다 낮고, 연결 영역(22)에서 제2 연결 금속계 도전 패턴(146_3)의 하면과 동일한 수직 레벨을 가질 수 있다.
도 8b를 참조하면, 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(3)의 단면도가 도시되었다. 도 5a 및 도 5b를 참조하여 설명된 반도체 소자(1A)와의 차이점 위주로 설명하겠다.
일부 실시예들에서, 연결 영역(22)은 주변 회로 영역(24)과 인접한 부분 및 셀 영역(20)과 인접한 부분을 각각 포함할 수 있다. 단면적 관점에서, 상기 주변 회로 영역(24)과 인접한 부분은 상기 셀 영역(20)과 인접한 부분과 단부 스페이서(172, 174)를 기준으로 반대쪽에 위치할 수 있다. 연결 도전성 반도체 패턴(132_4)은 주변 회로 영역(24)과 인접한 부분(132_5)을 포함할 수 있다.
일부 실시예들에서, 주변 회로 영역(24)과 인접한 부분의 연결 영역 분리막(115) 상에는 연결 절연막 패턴(112_2, 114_2, 116_2)이 배치되지 않을 수 있다. 따라서, 연결 영역(22)의 주변 회로 영역(24)과 인접한 부분의 연결 영역 분리막(115) 상에 배치되는 연결 도전성 반도체 패턴(132_4)의 일부(132_5)는 연결 영역 분리막(115)과 접촉하여 배치될 수 있다. 즉, 연결 도전성 반도체 패턴(132_4)의 일부(132_5)의 하면은 연결 영역 분리막(115)의 상면과 동일 수직 레벨에 위치할 수 있다.
일부 실시예들에서, 연결 도전성 반도체 패턴(132_4)의 주변 회로 영역(24)과 인접한 일부(132_5)의 상면은 셀 도전성 반도체 패턴(132)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시예들에서, 연결 도전성 반도체 패턴(132_4)의 일부(132_5)의 상면은 셀 영역(20)과 인접한 나머지 부분의 상면보다 높은 수직 레벨에 위치할 수 있다.
일부 실시예들에서, 주변 회로 영역(24)에 인접한 부분에 배치되는 제1 연결 금속계 도전 패턴(145_4)의 일부(145_5)의 상면은 제1 셀 금속계 도전 패턴(145)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시예들에서, 제1 연결 금속계 도전 패턴(145_4)의 일부(145_5)의 상면은 셀 영역(20)과 인접한 나머지 부분의 상면보다 높은 수직 레벨에 위치할 수 있다.
도 9 내지 도 16c는 본 발명의 기술적 사상에 따른 실시예들에 따른 반도체 소자(1A, 1B, 1C)의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 9 내지 도 12는 반도체 소자(1A, 1B, 1C)의 제조 방법에서 공통되는 단면도들이고, 도 13a 내지 도 16a, 도 13b 내지 도 16b, 및 도 13c 내지 도 16c는 각각 반도체 소자(1A), 반도체 소자(1B), 및 반도체 소자(1C)의 제조 방법에 관한 단면도들이다.
도 9를 참조하면, 기판(110) 내에 연결 영역 분리막(115)이 배치되어 셀 영역(20), 연결 영역(22), 및 주변 회로 영역(24)을 정의할 수 있다.
도 10을 참조하면, 셀 영역(20) 및 연결 영역(22)의 기판(110) 상에 절연막 패턴이 배치될 수 있다. 구체적으로, 셀 영역(20)의 기판(110) 상에는 셀 절연막 패턴(112, 114, 116)이 배치될 수 있고, 연결 영역(22)의 연결 영역 분리막(115) 상에는 연결 절연막 패턴(112_2, 114_2, 116_2)이 배치될 수 있다. 일부 실시예들에서, 연결 영역(22)의 연결 영역 분리막(115) 상의 일부 영역 및 주변 회로 영역(24)의 기판(110) 상에는 절연막 패턴이 배치되지 않을 수 있다. 일부 실시예들에서, 연결 영역(22)의 연결 영역 분리막(115) 상의 연결 절연막 패턴(112_2, 114_2, 116_2)은 셀 영역(20)의 기판(110) 상의 셀 절연막 패턴(112, 114, 116)보다 높은 수직 레벨에 배치될 수 있다.
도 11을 참조하면, 기판(110) 상에 프리 도전성 반도체 패턴(P132)이 배치될 수 있다. 구체적으로, 셀 영역(20)에서는 셀 절연막 패턴(112, 114, 116) 상에 프리 도전성 반도체 패턴(P132)이 배치될 수 있다. 구체적으로, 연결 영역(22)에서는 연결 절연막 패턴(112_2, 114_2, 116_2) 및 연결 영역 분리막(115) 상에 프리 도전성 반도체 패턴(P132)이 배치될 수 있다. 구체적으로, 주변 회로 영역(24)에서는 기판(110) 상에 프리 도전성 반도체 패턴(P132)이 배치될 수 있다.
일부 실시예들에서, 연결 영역(22)에 배치되는 프리 도전성 반도체 패턴(P132)은 셀 영역(20) 및 주변 회로 영역(24)에 배치되는 프리 도전성 반도체 패턴(P132)에 비해 높은 수직 레벨을 갖는 상면 및 하면을 가질 수 있다.
도 12를 참조하면, 프리 도전성 반도체 패턴(P132) 상에 제1 마스크(MK1)가 배치될 수 있다. 제1 마스크(MK1)는 프리 도전성 반도체 패턴(P132)의 일부 영역을 노출시키는 제1 마스크 홀(MKH1)을 포함할 수 있다. 제1 마스크 홀(MKH1)은 연결 영역(22)의 프리 도전성 반도체 패턴(P132)의 일부를 노출할 수 있다. 구체적으로, 제1 마스크 홀(MKH1)은 연결 영역(22)의 프리 도전성 반도체 패턴(P132)중 높은 수직 레벨에 위치하는 일부를 노출할 수 있다.
일부 실시예들에서, 도시되진 않았지만, 제1 마스크 홀(MKH1)은 연결 영역(22)의 프리 도전성 반도체 패턴(P132) 중 높은 수직 레벨에 위치하는 일부 및 셀 영역(20)의 프리 도전성 반도체 패턴(P132)의 일부를 노출할 수 있다. 구체적으로, 제1 마스크 홀(MKH1)에 의해 노출되는 셀 영역(20)의 프리 도전성 반도체 패턴(P132)의 일부는 외측 활성 영역(118O) 상에 배치되는 프리 도전성 반도체 패턴(P132)의 일부를 포함할 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제1 마스크 홀(MKH1, 도 12 참조)에 의해 노출되는 프리 도전성 반도체 패턴(P132, 도 12 참조)의 일부를 식각하여 셀 도전성 반도체 패턴(132) 및 연결 도전성 반도체 패턴(132_2A, 132_2B, 132_2C)를 형성할 수 있다.
일부 실시예들에서, 도 13a에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)의 일부를 셀 영역(20)의 셀 도전성 반도체 패턴(132)과 동일한 수직 레벨을 갖도록 식각할 수 있다. 즉, 연결 도전성 반도체 패턴(132_2A)의 상면은 셀 도전성 반도체 패턴(132)의 상면과 동일한 수직 레벨을 가질 수 있다.
일부 실시예들에서, 도 13b에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)의 일부를 셀 영역(20)의 셀 도전성 반도체 패턴(132)보다 낮은 수직 레벨을 갖도록 식각할 수 있다. 즉, 연결 도전성 반도체 패턴(132_2B)의 상면은 셀 도전성 반도체 패턴(132)의 상면보다 낮은 수직 레벨을 가질 수 있다.
일부 실시예들에서, 도 13c에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)을 모두 식각할 수 있다. 즉, 연결 절연막 패턴(112_2, 114_2, 116_2)이 드러날 때까지 프리 도전성 반도체 패턴(P132)을 모두 식각할 수 있다.
일부 실시예들에서, 도시되진 않았지만, 제1 마스크 홀(MKH1)이 외측 활성 영역(118O) 상에 배치되는 프리 도전성 반도체 패턴(P132)의 일부를 더 노출하는 경우, 제1 마스크 홀(MKH1)에 의해 노출되는 상기 일부가 식각될 수 있다. 즉, 외측 활성 영역(118O) 상에 배치되는 연결 도전성 반도체 패턴의 일부는 나머지 일부보다 낮은 수직 레벨에 위치하는 상면을 가질 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 셀 금속계 도전 패턴(145, 146) 및 연결 금속계 도전 패턴(145_2A, 146_2A, 145_2B, 146_2B, 145_2C, 146_2C)을 배치하여 셀 비트 라인(147) 및 연결 비트 라인(147_2A, 147_2B, 147_2C)을 형성할 수 있다. 구체적으로, 제1 셀 금속계 도전 패턴(145) 및 제1 연결 금속계 도전 패턴(145_2A, 145_2B, 145_2C)은 동일한 수직 두께를 가질 수 있다. 구체적으로, 제2 셀 금속계 도전 패턴(146) 및 제2 연결 금속계 도전 패턴(146_2A, 146_2B, 146_2C)은 동일한 수직 두께를 가질 수 있다. 셀 비트 라인(147) 및 연결 비트 라인(147_2A, 147_2B, 147_2C) 상에 제1 절연 캡핑 라인(148A)이 배치될 수 있다.
일부 실시예들에서, 도 14a에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2A)은 제1 셀 금속계 도전 패턴(145)과 동일한 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2A)은 제2 셀 금속계 도전 패턴(146)과 동일한 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)과 연결 영역(22)에서 동일한 수직 레벨에 배치되는 하면을 가질 수 있다.
일부 실시예들에서, 도 14b에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2B)은 제1 셀 금속계 도전 패턴(145)보다 낮은 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2B)은 제2 셀 금속계 도전 패턴(146)보다 낮은 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 배치되는 하면을 가질 수 있다.
일부 실시예들에서, 도 14c에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2C)은 제1 셀 금속계 도전 패턴(145)보다 낮은 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2C)은 제2 셀 금속계 도전 패턴(146)보다 낮은 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 배치되는 하면을 가질 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 제1 절연 캡핑 라인(148A), 연결 비트 라인(147_2A, 147_2B, 147_2C)의 일부를 식각하여 제1 단부 스페이서(172) 및 제2 단부 스페이서(174)를 형성한 후, 제1 절연 캡핑 라인(148A) 및 제2 단부 스페이서(174)를 덮는 제2 절연 캡핑 라인(148B)을 형성할 수 있다. 제1 단부 스페이서(172)는 질화물로 이루어지고, 제2 단부 스페이서(174)는 산화물로 이루어질 수 있다. 제2 절연 캡핑 라인(148B)은 질화물로 이루어질 수 있다. 제2 단부 스페이서(174)는 제1 단부 스페이서(172)보다 두껍게 형성될 수 있다. 제2 절연 캡핑 라인(148B)은 제2 단부 스페이서(174)보다 얇게 형성될 수 있다. 일부 실시예들에서, 제2 절연 캡핑 라인(148B)은 제1 절연 캡핑 라인(148A)의 상면, 제2 단부 스페이서(174)의 측면, 및 연결 영역 분리막(115)의 상면의 일부분을 컨포멀하게 덮도록 형성될 수 있다.
이후, 제2 절연 캡핑 라인(148B) 상에 로직 충전층(176)을 형성할 수 있다. 로직 충전층(176)은 산화물로 이루어질 수 있다. 일부 실시예들에서, 제2 절연 캡핑층(148B)의 최상단과 로직 충전층(176)의 최상단은 동일한 수직 레벨에 위치할 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 로직 충전층(176) 및 제2 절연 캡핑 라인(148B) 상에는 제3 절연 캡핑 라인(148C)이 형성될 수 있다. 예를 들면, 제3 절연 캡핑 라인 (148C)은 질화물로 이루어질 수 있다. 제2 절연 캡핑 라인(148B)은, 제1 절연 캡핑 라인(148A) 및 제3 절연 캡핑 라인(148C) 각각보다 얇은 두께를 가지도록 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제1 마스크 홀(MKH1, 도 12 참조)에 의해 노출되는 프리 도전성 반도체 패턴(P132, 도 12 참조)의 일부를 식각하여 셀 도전성 반도체 패턴(132) 및 연결 도전성 반도체 패턴(132_2A, 132_2B, 132_2C)를 형성할 수 있다.
일부 실시예들에서, 도 13a에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)의 일부를 셀 영역(20)의 셀 도전성 반도체 패턴(132)과 동일한 수직 레벨을 갖도록 식각할 수 있다. 즉, 연결 도전성 반도체 패턴(132_2A)의 상면은 셀 도전성 반도체 패턴(132)의 상면과 동일한 수직 레벨을 가질 수 있다.
일부 실시예들에서, 도 13b에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)의 일부를 셀 영역(20)의 셀 도전성 반도체 패턴(132)보다 낮은 수직 레벨을 갖도록 식각할 수 있다. 즉, 연결 도전성 반도체 패턴(132_2B)의 상면은 셀 도전성 반도체 패턴(132)의 상면보다 낮은 수직 레벨을 가질 수 있다.
일부 실시예들에서, 도 13c에 도시된 것처럼, 제1 마스크 홀(MKH1)에 의해 노출되는 프리 도전성 반도체 패턴(P132)을 모두 식각할 수 있다. 즉, 연결 절연막 패턴(112_2, 114_2, 116_2)이 드러날 때까지 프리 도전성 반도체 패턴(P132)을 모두 식각할 수 있다.
일부 실시예들에서, 도시되진 않았지만, 제1 마스크 홀(MKH1)이 외측 활성 영역(118O) 상에 배치되는 프리 도전성 반도체 패턴(P132)의 일부를 더 노출하는 경우, 제1 마스크 홀(MKH1)에 의해 노출되는 상기 일부가 식각될 수 있다. 즉, 외측 활성 영역(118O) 상에 배치되는 연결 도전성 반도체 패턴의 일부는 나머지 일부보다 낮은 수직 레벨에 위치하는 상면을 가질 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 셀 금속계 도전 패턴(145, 146) 및 연결 금속계 도전 패턴(145_2A, 146_2A, 145_2B, 146_2B, 145_2C, 146_2C)을 배치하여 셀 비트 라인(147) 및 연결 비트 라인(147_2A, 147_2B, 147_2C)을 형성할 수 있다. 구체적으로, 제1 셀 금속계 도전 패턴(145) 및 제1 연결 금속계 도전 패턴(145_2A, 145_2B, 145_2C)은 동일한 수직 두께를 가질 수 있다. 구체적으로, 제2 셀 금속계 도전 패턴(146) 및 제2 연결 금속계 도전 패턴(146_2A, 146_2B, 146_2C)은 동일한 수직 두께를 가질 수 있다. 셀 비트 라인(147) 및 연결 비트 라인(147_2A, 147_2B, 147_2C) 상에 제1 절연 캡핑 라인(148A)이 배치될 수 있다.
일부 실시예들에서, 도 14a에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2A)은 제1 셀 금속계 도전 패턴(145)과 동일한 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2A)은 제2 셀 금속계 도전 패턴(146)과 동일한 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)과 연결 영역(22)에서 동일한 수직 레벨에 배치되는 하면을 가질 수 있다.
일부 실시예들에서, 도 14b에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2B)은 제1 셀 금속계 도전 패턴(145)보다 낮은 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2B)은 제2 셀 금속계 도전 패턴(146)보다 낮은 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 배치되는 하면을 가질 수 있다.
일부 실시예들에서, 도 14c에 도시된 것처럼, 제1 연결 금속계 도전 패턴(145_2C)은 제1 셀 금속계 도전 패턴(145)보다 낮은 수직 레벨을 가질 수 있다. 제2 연결 금속계 도전 패턴(146_2C)은 제2 셀 금속계 도전 패턴(146)보다 낮은 수직 레벨을 가질 수 있다. 제1 절연 캡핑 라인(148A)은 셀 영역(20)에서보다 연결 영역(22)에서 낮은 수직 레벨에 배치되는 하면을 가질 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 제1 절연 캡핑 라인(148A), 연결 비트 라인(147_2A, 147_2B, 147_2C)의 일부를 식각하여 제1 단부 스페이서(172) 및 제2 단부 스페이서(174)를 형성한 후, 제1 절연 캡핑 라인(148A) 및 제2 단부 스페이서(174)를 덮는 제2 절연 캡핑 라인(148B)을 형성할 수 있다. 제1 단부 스페이서(172)는 질화물로 이루어지고, 제2 단부 스페이서(174)는 산화물로 이루어질 수 있다. 제2 절연 캡핑 라인(148B)은 질화물로 이루어질 수 있다. 제2 단부 스페이서(174)는 제1 단부 스페이서(172)보다 두껍게 형성될 수 있다. 제2 절연 캡핑 라인(148B)은 제2 단부 스페이서(174)보다 얇게 형성될 수 있다. 일부 실시예들에서, 제2 절연 캡핑 라인(148B)은 제1 절연 캡핑 라인(148A)의 상면, 제2 단부 스페이서(174)의 측면, 및 연결 영역 분리막(115)의 상면의 일부분을 컨포멀하게 덮도록 형성될 수 있다.
이후, 제2 절연 캡핑 라인(148B) 상에 로직 충전층(176)을 형성할 수 있다. 로직 충전층(176)은 산화물로 이루어질 수 있다. 일부 실시예들에서, 제2 절연 캡핑층(148B)의 최상단과 로직 충전층(176)의 최상단은 동일한 수직 레벨에 위치할 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 로직 충전층(176) 및 제2 절연 캡핑 라인(148B) 상에는 제3 절연 캡핑 라인(148C)이 형성될 수 있다. 예를 들면, 제3 절연 캡핑 라인 (148C)은 질화물로 이루어질 수 있다. 제2 절연 캡핑 라인(148B)은, 제1 절연 캡핑 라인(148A) 및 제3 절연 캡핑 라인(148C) 각각보다 얇은 두께를 가지도록 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 1A, 1B, 1C: 반도체 소자, 110: 기판, 116: 소자 분리막, 118: 활성 영역, 120: 워드 라인, 140: 비트 라인 구조체

Claims (10)

  1. 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 내의 복수의 셀 소자 분리막에 의해 정의된 복수의 활성 영역;
    상기 셀 영역의 상기 기판 내에서 상기 복수의 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인;
    상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 금속계 도전 패턴을 포함하는 셀 비트 라인; 및
    상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 금속계 도전 패턴을 포함하는 연결 비트 라인을 포함하고,
    상기 연결 비트 라인의 상면은 상기 셀 비트 라인의 상면과 같거나 낮은 수직 레벨에 위치하고,
    상기 연결 금속계 도전 패턴의 수직 방향으로의 높이는 상기 셀 금속계 도전 패턴의 상기 수직 방향으로의 높이와 같거나 큰 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 대하여,
    상기 연결 영역의 상기 기판 내에 배치되는 연결 영역 분리막을 더 포함하고,
    상기 연결 영역 분리막의 상면은 상기 셀 영역의 상기 기판보다 높은 수직 레벨에 위치한 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 대하여,
    상기 셀 비트 라인은 상기 셀 금속계 도전 패턴과 상기 기판 사이에 배치되는 셀 도전성 반도체 패턴을 더 포함하고,
    상기 연결 비트 라인은 상기 연결 금속계 도전 패턴과 상기 기판 사이에 배치되는 연결 도전성 반도체 패턴을 더 포함하고,
    상기 연결 도전성 반도체 패턴의 상면은 상기 셀 도전성 반도체 패턴의 상면과 같거나 낮은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 대하여,
    상기 연결 비트 라인의 하면은 상기 셀 비트 라인의 하면과 같거나 높은 수직 레벨에 위치한 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 대하여,
    상기 연결 비트 라인의 상기 수직 방향으로의 두께는 상기 셀 비트 라인의 상기 수직 방향으로의 두께보다 작은 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 대하여,
    상기 연결 영역의 상기 기판과 상기 연결 비트 라인 사이에 배치되는 연결 절연막을 더 포함하고,
    상기 연결 금속계 도전 패턴의 하면의 적어도 일부는 상기 연결 절연막의 상면과 직접 접촉한 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 대하여,
    상기 연결 영역의 상기 기판 내에 배치되는 연결 영역 분리막을 더 포함하고,
    상기 복수의 활성 영역은 상기 연결 영역 분리막과 인접한 외측 활성 영역 및 상기 외측 활성 영역을 사이에 두고 상기 연결 영역 분리막과 이격된 적어도 하나의 내측 활성 영역을 포함하고,
    상기 셀 비트 라인의 상기 외측 활성 영역 상에 배치되는 적어도 일부의 상면은 상기 내측 활성 영역 상에 배치되는 상기 셀 비트 라인의 나머지 일부의 상면과 같거나 낮은 수직 레벨을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 대하여,
    상기 셀 영역의 상기 기판과 상기 셀 비트 라인 사이에 배치되는 셀 절연막; 및
    상기 연결 영역의 상기 기판과 상기 연결 비트 라인 사이에 배치되는 연결 절연막을 더 포함하고,
    상기 연결 절연막의 상면은 상기 셀 절연막의 상면보다 높은 수직 레벨에 위치한 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 대하여,
    상기 연결 금속계 도전 패턴의 하면은 상기 셀 금속계 도전 패턴의 하면과 같거나 낮은 수직 레벨에 위치한 것을 특징으로 하는 반도체 소자.
  10. 셀 영역 및 상기 셀 영역의 주변에 정의된 연결 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 내의 복수의 셀 소자 분리막에 의해 정의된 복수의 활성 영역;
    상기 셀 영역의 상기 기판 내에서 상기 복수의 활성 영역을 제1 수평 방향으로 가로지르며 연장하는 셀 워드 라인;
    상기 셀 영역의 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장하는 셀 도전성 반도체 패턴을 포함하는 셀 비트 라인; 및
    상기 연결 영역의 상기 기판 상에서 상기 제2 수평 방향으로 연장하는 연결 도전성 반도체 패턴을 포함하는 연결 비트 라인을 포함하고,
    상기 연결 도전성 반도체 패턴은 수직 방향의 높이가 상기 셀 도전성 반도체 패턴의 상기 수직 방향의 높이보다 작은 부분을 포함하는 것을 특징으로 하는 반도체 소자.
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