CN117896978A - 半导体存储器件 - Google Patents

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CN117896978A CN202311180176.5A CN202311180176A CN117896978A CN 117896978 A CN117896978 A CN 117896978A CN 202311180176 A CN202311180176 A CN 202311180176A CN 117896978 A CN117896978 A CN 117896978A
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金钟珉
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Abstract

提供了一种半导体存储器件。所述半导体存储器件包括：衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；字线，所述字线在所述多个有源区域上沿第一水平方向延伸；位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及栅极线，所述栅极线位于所述至少一个逻辑有源区域上。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2022年10月14日在韩国知识产权局提交的韩国专利申请No.10-2022-0132714的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本公开涉及一种半导体存储器件，更具体地，涉及一种具有电气可靠性的半导体存储器件。
背景技术
依照电子工业的快速发展和用户的需求，电子装置正在变得更小且更轻。因此，用于电子装置的半导体存储器件需要高集成度。在这方面，半导体存储器件的部件的设计规则正在减少。
发明内容
本公开涉及一种具有电气可靠性的半导体存储器件。
根据实施例的一个方面，一种半导体存储器件包括：衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；字线，所述字线在所述多个有源区域上沿第一水平方向延伸；位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及栅极线，所述栅极线位于所述至少一个逻辑有源区域上。
根据实施例的另一方面，一种半导体存储器件包括：衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；字线，所述字线在所述多个有源区域上沿第一水平方向延伸；位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述位线具有包括第一金属导电层和第二金属导电层的堆叠结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上并且与所述第二金属导电层间隔开，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及栅极线，所述栅极线位于所述至少一个逻辑有源区域上。
根据实施例的另一方面，一种半导体存储器件包括：衬底；器件隔离层，所述器件隔离层在所述衬底的存储单元区域上限定多个有源区域；逻辑器件隔离层，所述逻辑器件隔离层在所述衬底的外围电路区域上限定至少一个逻辑有源区域；多条字线，所述多条字线在多个字线沟槽中沿第一水平方向上彼此平行地延伸并且与所述多个有源区域交叉，所述多条字线中的每一条字线具有包括下字线层和上字线层的堆叠结构；多个掩埋绝缘层，所述多个掩埋绝缘层在所述多个字线沟槽中位于所述多条字线上；多个位线结构，所述多个位线结构位于所述多个有源区域上，所述多个位线结构在与所述第一水平方向正交的第二水平方向上彼此平行地延伸，所述多个位线结构中的每一个位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述位线具有包括第一位线导电层和第二位线导电层的堆叠结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，并且所述覆盖绝缘结构通过位于其间的所述第一位线导电层与所述第二位线导电层间隔开，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上并且具有包括第一绝缘盖层、第二绝缘盖层和第三绝缘盖层的堆叠结构；栅极线，所述栅极线位于所述至少一个逻辑有源区域上并且具有包括第一栅极线导电层和第二栅极线导电层的堆叠结构，所述第一栅极线导电层和所述第一位线导电层包括相同的第一材料，并且所述第二位线导电层和所述第二栅极线导电层包括相同的第二材料；多个掩埋接触，所述多个掩埋接触位于所述多个位线结构之间的空间中并且连接到所述多个有源区域；多个着陆焊盘，所述多个着陆焊盘位于所述多个位线结构之间的空间中并且延伸到所述多个位线结构上；以及多个电容器结构，所述多个电容器结构包括与所述多个着陆焊盘接触的多个下电极、上电极、以及位于所述多个下电极与所述上电极之间的电容器电介质层。
附图说明
根据结合附图对实施例进行的以下描述，上述及其他方面和特征将更清楚，在附图中：
图1是用于描述根据实施例的半导体存储器件的主要部件的示意平面布局；
图2A、图2B、图2C、图2D、图2E、图3A、图3B、图3C、图3D、图3E、图4A、图4B、图4C、图4D、图4E、图5A、图5B、图5C、图5D、图5E、图6至图16、图17A、图17B、图17C、图17D、图17E、图18A、图18B、图18C、图18D、图18E、图19A、图19B、图19C、图19D和图19E是示出了根据实施例的制造半导体存储器件的方法的截面图，图20A、图20B、图20C、图20D、图20E、图21A和图21B是示出了根据实施例的半导体存储器件的截面图；
图22和图23是示出了根据实施例的制造半导体存储器件的方法的截面图，图24、图25A和图25B是示出了根据实施例的半导体存储器件的截面图；
图26至图30是示出了根据实施例的制造半导体存储器件的方法的截面图，图31A、图31B、图31C、图31D、图31E、图32A和图32B是示出了根据实施例的半导体存储器件的截面图。
具体实施方式
在下文中，将参考附图详细地描述实施例。本文描述的实施例是示例实施例，因此，本公开不限于此，并且可以以各种其他形式来实现。不排除以下描述中提供的每个实施例与本文提供的或本文未提供但与本公开一致的另一示例或另一实施例的一个或更多个特征相关联。将理解，当一个元件或层被称为“位于(在)”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它能够直接位于(在)另一元件或层上，连接或耦接到另一元件或层，或者可以存在中间元件或层。相比之下，当一个元件被称为“直接位于(在)”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在任何中间元件或层。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。当诸如“……中的至少一个(者)”的表述在元件的列表之后时，修饰元件的整个列表，而不是修饰列表中的单个元件。例如，表述“a、b和c中的至少一个(者)”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或全部的a、b和c。也将理解，即使制造设备或结构的某个步骤或操作被描述为比另一步骤或操作晚，该步骤或操作也可以晚于另一步骤或操作被执行，除非另一步骤或操作被描述为在该步骤或操作之后被执行。相同的附图标记用于表示附图中的相同元件，并且它们的重复描述被省略。在以下详细描述和权利要求中，将理解，尽管术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。
图1是用于描述根据实施例的半导体存储器件1的主要部件的示意平面布局。
参考图1，半导体存储器件1包括存储单元区域CR和外围电路区域PR。半导体存储器件1可以包括：在存储单元区域CR中形成的多个有源区域ACT以及在外围电路区域PR中形成的多个逻辑有源区域ACTP。
在一些实施例中，多个有源区域ACT可以在存储单元区域CR中被布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的倾斜(oblique)方向上具有长轴。
多条字线WL可以在第一水平方向(X方向)上彼此平行地延伸，并与存储单元区域CR中的多个有源区域ACT交叉。在多条字线WL上，多条位线BL可以在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上彼此平行地延伸。多条位线BL可以通过直接接触DC连接到多个有源区域ACT。
在一些实施例中，多个掩埋接触BC可以各自形成在多条位线BL当中的每两条相邻的位线BL之间。在一些实施例中，多个掩埋接触BC可以沿第一水平方向(X方向)和第二水平方向(Y方向)以线形布置。
可以在多个掩埋接触BC上分别形成多个着陆焊盘LP。多个着陆焊盘LP可以被布置为至少部分地且分别与多个掩埋接触BC交叠。在一些实施例中，多个着陆焊盘LP中的每一个着陆焊盘LP可以延伸到两条相邻的位线BL中的一条位线BL的顶部。
可以在多个着陆焊盘LP上分别形成多个存储节点SN。多个存储节点SN可以形成在多条位线BL上。多个存储节点SN中的每一个存储节点SN可以是多个电容器中的每一个电容器的下电极。多个存储节点SN可以通过多个着陆焊盘LP和多个掩埋接触BC连接到多个有源区域ACT。
可以在外围电路区域PR中的多个逻辑有源区域ACTP上布置多个栅极线图案GLP。在一些实施例中，一些栅极线图案GLP可以在多个逻辑有源区域ACTP上沿第二水平方向(Y方向)彼此平行地延伸。然而，实施例不限于此。例如，多个栅极线图案GLP可以具有各种宽度，可以在第一水平方向(X方向)上彼此平行地延伸，可以具有曲线，或者可以以不同宽度在各种水平方向上延伸。
在图1中，为了图示的方便，省略了外围电路区域PR中除了多个逻辑有源区域ACTP和多个栅极线图案GLP以外的部件。另外，在图1中示出了多个栅极线图案GLP仅布置在多个逻辑有源区域ACTP上。然而，实施例不限于此。例如，如图20E所图示的，至少一些栅极线图案GLP可以在逻辑有源区域117外部延伸，例如，延伸到逻辑器件隔离层115上。
多个栅极线图案GLP可以处于与多条位线BL相同的水平高度。在一些实施例中，多个栅极线图案GLP和多条位线BL可以包括相同的材料，或者至少部分地包括相同的材料。例如，形成所有或一些栅极线图案GLP的工艺可以与形成所有或一些位线BL的工艺相同。
图2A至图2E、图3A至图3E、图4A至图4E、图5A至图5E、图6至图16、图17A至图17E、图18A至图18E和图19A至图19E是示出了根据实施例的制造半导体存储器件的方法的截面图，图20A至图20E以及图21A和图21B是示出了根据实施例的半导体存储器件的截面图。具体地，图2A、图3A、图4A、图5A、图17A、图18A、图19A和图20A是沿着图1的线A-A′截取的截面图，图2B、图3B、图4B、图5B、图17B、图18B、图19B和图20B是沿着图1的线B-B′截取的截面图，图2C、图3C、图4C、图5C、图17C、图18C、图19C和图20C是沿着图1的线C-C′截取的截面图，图2D、图3D、图4D、图5D、图17D、图18D、图19D和图20D是沿着图1的线D-D′截取的截面图，图2E、图3E、图4E、图5E、图6至图16、图17E、图18E、图19E和图20E是沿着图1的线E-E′截取的截面图，图21A是沿着图20E的线XXIa-XXIa′截取的截面图，图21B是沿着图20E的线XXIb-XXIb′截取的截面图。
参考图2A至图2E，可以在衬底110中形成器件隔离沟槽116T和逻辑器件隔离沟槽115T，并且可以形成填充器件隔离沟槽116T的器件隔离层116和填充逻辑器件隔离沟槽115T的逻辑器件隔离层115。
例如，衬底110可以包括硅(Si)，诸如晶体Si、多晶Si或非晶Si。或者，衬底110可以包括半导体元素，诸如锗(Ge)，或选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一个化合物半导体。或者，衬底110可以具有绝缘体上硅(SOI)结构。例如，衬底110可以包括掩埋氧化物(BOX)层。衬底110可以包括导电区域，例如，掺杂有杂质的阱或掺杂有杂质的结构。
器件隔离层116和逻辑器件隔离层115可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一者。器件隔离层116和逻辑器件隔离层115中的每一者可以包括：包括一种类型的绝缘层的单层、包括两种类型的绝缘层的双层、或包括至少三种类型的绝缘层的组合的多层。然而，实施例不限于此。例如，逻辑器件隔离层115可以包括由分别包括氧化物、氮化物和氧化物的第一器件隔离层115A、第二器件隔离层115B和第三器件隔离层115C构成的多层，而器件隔离层116可以包括与逻辑器件隔离层115相同或类似的多层。多个有源区域118可以由器件隔离层116限定在存储单元区域CR(参考图1)中的衬底110中，而多个逻辑有源区域117可以由逻辑器件隔离层115限定在外围电路区域PR(参考图1)中的衬底110中。
在衬底110中，布置有多个有源区域118的部分及其相邻部分被称为存储单元区域CR，而布置有多个逻辑有源区域117的部分及其相邻部分被称为外围电路区域PR。多条位线BL可以布置在存储单元区域CR中，而多条栅极线图案GLP可以布置在外围电路区域PR中。
在一些实施例中，器件隔离层116和逻辑器件隔离层115可以彼此一起形成，并且可以被称为器件隔离结构。器件隔离层116可以在器件隔离结构中限定多个有源区域118，而逻辑器件隔离层115可以在器件隔离结构中限定多个逻辑有源区域117。在存储单元区域CR与外围电路区域PR之间的边界处的器件隔离结构可以是器件隔离层116或逻辑器件隔离层115，并且在存储单元区域CR与外围电路区域PR之间的边界处，器件隔离层116和逻辑器件隔离层115可以不被清楚地彼此区分开。
如图1所图示的多个有源区域ACT中的每一个有源区域ACT，在平面图中多个有源区域118中的每一个有源区域118可以是具有短轴和长轴的长岛(long island)的形式。如图1所图示的多个逻辑有源区域ACTP中的每一个逻辑有源区域ACTP，在平面图中多个逻辑有源区域117中的每一个逻辑有源区域117可以是矩形的形式。然而，实施例不限于此，并且多个逻辑有源区域117中的每一个逻辑有源区域117可以是各种平面之一的形式。
在一些实施例中，逻辑器件隔离层115的最上端可以处于比衬底110的主表面或顶表面高的水平高度。逻辑器件隔离层115的第一器件隔离层115A的顶表面可以处于与衬底110的主表面或顶表面相同的水平高度，第三器件隔离层115C的顶表面可以处于比衬底110的主表面或顶表面高的水平高度，并且第二器件隔离层115B的顶表面可以处于第一器件隔离层115A的顶表面与第三器件隔离层115C的顶表面之间的水平高度。然而，实施例不限于此。例如，在逻辑器件隔离层115中，与衬底110相邻的部分的顶表面可以基本上处于与衬底110的主表面或顶表面相同的水平高度。逻辑器件隔离层115的与衬底110间隔开的部分的顶表面可以处于比衬底110的主表面或顶表面高的水平高度。
水平高度指示在与衬底110的主表面或顶表面垂直的垂直方向(Z方向)上的高度。也就是说，处于同一水平高度或某个水平高度指示在与衬底110的主表面或顶表面垂直的垂直方向(Z方向)上的高度是相同或恒定的，而处于较高/较低水平高度指示在与衬底110的主表面或顶表面垂直的垂直方向(Z方向)上的高度是较高/较低的。
可以在衬底110中形成多个字线沟槽120T。多个字线沟槽120T可以在第一水平方向(X方向)上彼此平行地延伸，并且可以是与多个有源区域118交叉并且在第二水平方向(Y方向)上以基本上相等的间隔彼此间隔开的线形的形式。在一些实施例中，可以在多个字线沟槽120T的底表面上形成台阶。在一些实施例中，器件隔离层116和衬底110可以通过使用多个字线沟槽120T由单独的蚀刻工艺蚀刻，使得器件隔离层116和衬底110被蚀刻有不同的蚀刻深度。在一些实施例中，器件隔离层116和衬底110可以通过使用多个字线沟槽120T被彼此一起蚀刻，使得由于器件隔离层116与衬底110之间的蚀刻速率的差异，器件隔离层116和衬底110被蚀刻有不同的蚀刻深度。
可以在多个字线沟槽120T中顺序地形成多个栅极电介质层122、多条字线120和多个掩埋绝缘层124。多条字线120可以分别构成图1所图示的多条字线WL。多条字线120可以在第一水平方向(X方向)上彼此平行地延伸，并且可以是与多个有源区域118交叉并且在第二水平方向(Y方向)上以基本上相等的间隔彼此间隔开的线形的形式。多条字线120中的每一条字线120的顶表面可以处于比衬底110的顶表面低的水平高度。多条字线120的底表面可以是凹凸的，并且鞍形鳍场效应晶体管(FET)可以形成在多个有源区域118中。
多条字线120中的每一条字线120可以具有包括下字线层120a和上字线层120b的堆叠结构。例如，下字线层120a可以包括金属材料、导电金属氮化物、或它们的组合。在一些实施例中，下字线层120a可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)、或它们的组合。例如，上字线层120b可以包括掺杂多晶硅。在一些实施例中，下字线层120a可以包括芯层(core layer)或布置在芯层与多个栅极电介质层122中的每一个栅极电介质层122之间的阻挡层。例如，芯层可以包括金属材料或导电金属氮化物，诸如W、WN、TiSiN或WSiN，并且阻挡层可以包括金属材料或导电金属氮化物，诸如Ti、TiN、Ta或TaN。
在一些实施例中，在形成多条字线120之前或之后，可以将杂质离子在多条字线120两侧注入到衬底110的多个有源区域118中，以在多个有源区域118中形成源极区域和漏极区域。
栅极电介质层122可以包括选自以下项的至少一者：氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)以及介电常数大于氧化硅的介电常数的高k电介质。例如，多个栅极电介质层122中的每一个栅极电介质层122可以具有大约10至大约25的介电常数。在一些实施例中，多个栅极电介质层122可以包括选自以下项的至少一种材料：氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)。例如，多个栅极电介质层122可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
多个掩埋绝缘层124中的每一个掩埋绝缘层124的顶表面可以处于与衬底110的顶表面基本上相同的水平高度。多个掩埋绝缘层124可以包括选自以下项的至少一种材料：氧化硅、氮化硅、氮氧化硅和它们的组合。
参考图3A至图3E，覆盖器件隔离层116、多个有源区域118和多个掩埋绝缘层124的第一绝缘层图案112和第二绝缘层图案114被形成。第一绝缘层图案112和第二绝缘层图案114还可以覆盖逻辑器件隔离层115的至少一部分和多个逻辑有源区域117的至少部分。例如，第一绝缘层图案112和第二绝缘层图案114可以覆盖逻辑器件隔离层115的一部分，并且可以不覆盖逻辑器件隔离层115的其余部分。在一些实施例中，第一绝缘层图案112和第二绝缘层图案114可以覆盖逻辑器件隔离层115的与存储单元区域CR相邻的一部分，并且可以不覆盖逻辑器件隔离层115的其余部分。
例如，第一绝缘层图案112和第二绝缘层图案114可以包括氧化硅、氮化硅、氮氧化硅、金属电介质、或它们的组合。在一些实施例中，第一绝缘层图案112和第二绝缘层图案114可以是通过堆叠多个绝缘层而形成的。在一些实施例中，第一绝缘层图案112可以包括氧化硅，而第二绝缘层图案114可以包括氮氧化硅。
在一些实施例中，第一绝缘层图案112可以包括非金属电介质层，而第二绝缘层图案114可以包括金属电介质层。例如，第一绝缘层图案112可以包括氧化硅、氮化硅、氮氧化硅、或它们的组合。例如，第二绝缘层图案114可以包括选自以下项的至少一种材料：氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)。
然后，穿过第一绝缘层图案112和第二绝缘层图案114以暴露多个有源区域118的源极区域的多个直接接触孔134H被形成。在一些实施例中，多个直接接触孔134H可以延伸到多个有源区域118即源极区域中。
参考图4A至图4E，覆盖其上形成有第一绝缘层图案112和第二绝缘层图案114的衬底110的导电半导体层132P以及填充多个直接接触孔134H的直接接触导电层134P被形成。
例如，导电半导体层132P可以包括掺杂多晶硅。例如，直接接触导电层134P可以包括Si、Ge、W、WN、钴(Co)、镍(Ni)、铝、钼(Mo)、钌(Ru)、Ti、TiN、Ta、TaN、铜(Cu)、或它们的组合。在一些实施例中，直接接触导电层134P可以包括外延硅层。在一些实施例中，直接接触导电层134P可以包括掺杂多晶硅。
在一些实施例中，导电半导体层132P和直接接触导电层134P可以彼此一起形成，导电半导体层132P可以覆盖第一绝缘层图案112和第二绝缘层图案114，并且直接接触导电层134P可以设置在多个直接接触孔134H中以填充多个直接接触孔134H。
在其他实施例中，参考图3A至图4E，覆盖其上形成有第一绝缘层图案112和第二绝缘层图案114的衬底110的导电半导体层132P被首先形成，然后穿过导电半导体层132P以及第一绝缘层图案112和第二绝缘层图案114以暴露多个有源区域118中的源极区域的多个直接接触孔134H被形成，可以形成填充多个直接接触孔134H的直接接触导电层134P。例如，导电半导体层132P的顶表面和直接接触导电层134P的顶表面可以处于同一水平高度。
参考图5A至图5E，覆盖导电半导体层132P和直接接触导电层134P的保护掩模层136被形成。例如，保护掩模层136可以包括氧化物。
参考图6，在保护掩模层136上形成具有第一掩模开口MKH1的第一掩模图案MK1。例如，第一掩模图案MK1可以包括光刻胶(photoresist)或硬掩模层。
第一掩模开口MKH1可以位于逻辑器件隔离层115上方(即，沿着垂直方向Z)。例如，第一掩模开口MKH1可以与定位在逻辑器件隔离层115上的第一绝缘层图案112和第二绝缘层图案114的部分垂直地交叠。
参考图6和图7，通过使用第一掩模图案MK1作为蚀刻掩模去除保护掩模层136、导电半导体层132P以及第一绝缘层图案112和第二绝缘层图案114的部分来形成第一分离开口130H，其中，通过第一分离开口130H的底表面暴露逻辑器件隔离层115。第一分离开口130H可以与逻辑器件隔离层115交叠。
在一些实施例中，第一分离开口130H可以穿过保护掩模层136、导电半导体层132P以及第一绝缘层图案112和第二绝缘层图案114延伸到逻辑器件隔离层115的上部中，使得第一分离开口130H的底表面的水平高度低于逻辑器件隔离层115的最上端的水平高度。
在形成第一分离开口130H之后，可以去除第一掩模图案MK1。
参考图8，覆盖保护掩模层136并且填充第一分离开口130H的覆盖绝缘层138被形成。填充第一分离开口130H的覆盖绝缘层138的部分可以被称为覆盖绝缘结构138P。例如，覆盖绝缘层138可以包括氮化物。在一些实施例中，覆盖绝缘结构138P的底表面的水平高度可以低于逻辑器件隔离层115的最上端的水平高度。例如，覆盖绝缘结构138P可以穿过保护掩模层136、导电半导体层132P以及第一绝缘层图案112和第二绝缘层图案114延伸到逻辑器件隔离层115的上部中。
参考图8和图9，覆盖保护掩模层136的顶表面的覆盖绝缘层138的部分被去除，使得填充第一分离开口130H的覆盖绝缘结构138P保留。在一些实施例中，可以通过执行化学机械抛光(CMP)工艺来去除覆盖保护掩模层136的顶表面的覆盖绝缘层138的部分。
参考图9和图10，保护掩模层136被去除。因为保护掩模层136被去除，所以覆盖绝缘结构138P可以突出高于导电半导体层132P的顶表面。
参考图11，在导电半导体层132P和覆盖绝缘结构138P上形成第一金属导电层145。第一金属导电层145可以共形地覆盖导电半导体层132P和覆盖绝缘结构138P。例如，第一金属导电层145可以包括TiN或Ti-Si-N(TSN)。在一些实施例中，第一金属导电层145可以充当扩散阻挡。
参考图12，在第一金属导电层145上形成第二金属导电层146。第二金属导电层146可以比第一金属导电层145厚。例如，第二金属导电层146可以包括W或硅化钨(WSix)。
参考图12和图13，第一金属导电层145的一部分和第二金属导电层146的一部分被去除，使得覆盖绝缘结构138P被暴露。例如，可以通过执行CMP工艺或回蚀工艺来去除第一金属导电层145的一部分和第二金属导电层146的一部分。
覆盖绝缘结构138P的最上端、第一金属导电层145的最上端和第二金属导电层146的最上端可以处于同一水平高度。第一金属导电层145可以部分地覆盖覆盖绝缘结构138P的侧表面。第二金属导电层146可以与覆盖绝缘结构138P间隔开，并且第一金属导电层145位于第二金属导电层146与覆盖绝缘结构138P之间。第一金属导电层145可以覆盖第二金属导电层146的面向覆盖绝缘结构138P的侧表面的侧表面。
参考图14，覆盖覆盖绝缘结构138P、第一金属导电层145和第二金属导电层146的第一绝缘盖层148A被形成。在一些实施例中，第一绝缘盖层148A可以包括与覆盖绝缘结构138P相同的材料。例如，第一绝缘盖层148A可以包括氮化物。
参考图15，具有第二掩模开口MKH2的第二掩模图案MK2形成在第一绝缘盖层148A上。例如，第二掩模图案MK2可以包括光刻胶或硬掩模层。
第二掩模开口MKH2可以位于逻辑器件隔离层115上方(即，沿着垂直方向Z)。例如，第二掩模开口MKH2可以与覆盖绝缘结构138P的一部分垂直地交叠。第二掩模开口MKH2可以比覆盖绝缘结构138P更远离多个有源区域118。例如，第二掩模开口MKH2可以不与覆盖绝缘结构138P的靠近多个有源区域118的部分垂直地交叠，并且可以与覆盖绝缘结构138P的远离多个有源区域118的部分垂直地交叠。第二掩模开口MKH2可以与逻辑器件隔离层115的一部分垂直地交叠，逻辑器件隔离层115的该一部分和覆盖绝缘结构138P的与多个有源区域118相反的一个侧表面相邻但不与覆盖绝缘结构138P垂直地交叠。
参考图15和图16，通过使用第二掩模图案MK2作为蚀刻掩模去除第一绝缘盖层148A、第二金属导电层146、第一金属导电层145、覆盖绝缘结构138P和导电半导体层132P的部分，来形成第二分离开口148H，通过第二分离开口148H的底表面暴露逻辑器件隔离层115的一部分和覆盖绝缘结构138P的一部分。第二分离开口148H的底表面可以处于比覆盖绝缘结构138P的底表面高的水平高度。第二分离开口148H可以位于逻辑器件隔离层115的一部分和覆盖绝缘结构138P的一部分上方(即，沿着垂直方向Z)。第二分离开口148H的底表面可以由逻辑器件隔离层115和覆盖绝缘结构138P部分地形成。
在形成第二分离开口148H之后，可以去除第二掩模图案MK2。
第一金属导电层145可以覆盖从存储单元区域CR(参考图1)延伸到逻辑器件隔离层115上的第二金属导电层146的侧表面，并且可以不覆盖从外围电路区域PR(参考图1)延伸到逻辑器件隔离层115上的第二金属导电层146的侧表面。从存储单元区域CR(参考图1)延伸到逻辑器件隔离层115上的第二金属导电层146可以是多条位线BL(参考图1)中的每一条位线BL的一部分，而从外围电路区域PR(参考图1)延伸到逻辑器件隔离层115上的第二金属导电层146可以是多个栅极线图案GLP(参考图1)中的每一个栅极线图案GLP的一部分。
参考图17A至图17E，第一端部间隔物172和第二端部间隔物174被形成为顺序地覆盖第二分离开口148H的侧表面，并且第二绝缘盖层148B被形成为覆盖第一绝缘盖层148A和第二端部间隔物174。例如，第一端部间隔物172可以包括氮化物，而第二端部间隔物174可以包括氧化物。例如，第二绝缘盖层148B可以包括氮化物。第二端部间隔物174可以比第一端部间隔物172厚。第二绝缘盖层148B可以比第二端部间隔物174薄。在一些实施例中，第二绝缘盖层148B可以共形地覆盖以下项的部分：第一绝缘盖层148A的顶表面、第二端部间隔物174的与第二分离开口148H的侧表面相反的表面、覆盖绝缘结构138P的在第二分离开口148H的底表面处暴露的表面、以及逻辑器件隔离层115的在第二分离开口148H的底表面处暴露的顶表面。
填充第二分离开口148H的逻辑填充层176形成在第二绝缘盖层148B上。例如，逻辑填充层176可以包括氧化物。在一些实施例中，第二绝缘盖层148B的最上端和逻辑填充层176的最上端可以处于同一水平高度。例如，在形成填充第二分离开口148H并且覆盖第二绝缘盖层148B的初步填充材料层之后，初步填充材料层的上部被去除以暴露第二绝缘盖层148B，使得逻辑填充层176被形成。
第三绝缘盖层148C可以形成在逻辑填充层176和第二绝缘盖层148B上。例如，第三绝缘盖层148C可以包括氮化物。包括第一绝缘盖层148A、第二绝缘盖层148B和第三绝缘盖层148C的堆叠结构可以被称为绝缘盖结构148。第二绝缘盖层148B可以比第一绝缘盖层148A和第三绝缘盖层148C中的每一者薄。
参考图17A至图17E和图18A至图18E，第一金属导电层145、第二金属导电层146和绝缘盖结构148被蚀刻以形成线形形式的多条位线147和线形形式的多个绝缘盖结构148，其中，多条位线147中的每条位线具有包括第一金属导电层145和第二金属导电层146的堆叠结构。例如，通过使用覆盖绝缘盖结构148的掩模图案作为蚀刻掩模，来蚀刻第一金属导电层145、第二金属导电层146和绝缘盖结构148。在形成多条位线147之后，可以去除掩模图案。多条位线147和覆盖其对应的位线147的多个绝缘盖结构148可以分别构成位线结构140。各自包括位线147和绝缘盖结构148的多个位线结构140可以在与衬底110的主表面平行的第二水平方向(Y方向)上彼此平行地延伸。
多条位线147可以分别构成图1所图示的多条位线BL。在一些实施例中，在形成多个位线结构140的工艺中，导电半导体层132P可以与多个位线结构140一起被蚀刻，以在第一绝缘层图案112及第二绝缘层图案114与第一金属导电层145之间形成多个导电半导体图案132。
在用于形成多个位线结构140的蚀刻工艺中，覆盖绝缘结构138P也可以被蚀刻并分离成多个块(piece)。多个位线结构140可以包括多个覆盖绝缘结构138P。覆盖绝缘结构138P可以覆盖位线147的端部的侧表面，并且可以与位线147和绝缘盖结构148形成线形形状作为位线结构140的一部分。例如，位线结构140可以包括：线形形式的第一绝缘盖层148A、位于第一绝缘盖层148A上的第二绝缘盖层148B的一部分和第三绝缘盖层148C的一部分、位于第一绝缘盖层148A下方的位线147、以及覆盖绝缘结构138P。
位线结构140可以沿着多个有源区域118和器件隔离层116延伸。在一些实施例中，位线结构140可以延伸到逻辑器件隔离层115上。例如，位线结构140的端部可以被定位在逻辑器件隔离层115上。
在用于形成多个位线结构140的蚀刻工艺中，可以通过蚀刻工艺去除直接接触导电层134P的不与位线147垂直地交叠的一部分，以形成多个直接接触导电图案134。在这种情况下，第一绝缘层图案112和第二绝缘层图案114可以在形成多条位线147和多个直接接触导电图案134的蚀刻工艺中用作蚀刻停止层。多个直接接触导电图案134可以分别构成图1所图示的多个直接接触DC。多条位线147可以通过多个直接接触导电图案134电连接到多个有源区域118。
多个绝缘间隔物结构150可以覆盖多个位线结构140的侧壁。多个绝缘间隔物结构150中的每一个绝缘间隔物结构150可以包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。第二绝缘间隔物154可以包括与第一绝缘间隔物152和第三绝缘间隔物156相比具有较低介电常数的材料。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包括氮化物，而第二绝缘间隔物154可以包括氧化物。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包括氮化物，而第二绝缘间隔物154可以包括对第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料。例如，当第一绝缘间隔物152和第三绝缘间隔物156包括氮化物时，第二绝缘间隔物154可以包括氧化物，并且可以在后续工艺中被去除以变成空气间隔物。
可以在多条位线147当中形成多个掩埋接触孔170H。多个掩埋接触孔170H中的每一个掩埋接触孔170H的内部空间可以在多条位线147当中的两条相邻的位线147与有源区域118之间，由覆盖两条相邻的位线147的侧壁的绝缘间隔物结构150限制。
可以通过使用多个绝缘盖结构148和覆盖多个位线结构140的侧壁的多个绝缘间隔物结构150作为蚀刻掩模去除第一绝缘层图案112和第二绝缘层图案114以及多个有源区域118的部分，来形成多个掩埋接触孔170H。在一些实施例中，多个掩埋接触孔170H可以是通过以下操作而形成的：执行通过使用多个绝缘盖结构148和覆盖多个位线结构140的侧壁的多个绝缘间隔物结构150作为蚀刻掩模去除第一绝缘层图案112和第二绝缘层图案114以及多个有源区域118的部分的各向异性蚀刻工艺，并且执行进一步去除多个有源区域118的其他部分使得由多个有源区域118限制的空间扩大的各向同性蚀刻工艺。
多个栅极线结构140P可以形成在逻辑有源区域117上。栅极线结构140P可以包括栅极线147P和覆盖栅极线147P的绝缘盖结构148。栅极线结构140P可以包括：线形形式的第一绝缘盖层148A、位于第一绝缘盖层148A上的第二绝缘盖层148B的一部分和第三绝缘盖层148C的一部分、以及位于第一绝缘盖层148A下方的栅极线147P。
多个栅极线结构140P中包括的多条栅极线147P可以与多条位线147一起被形成。也就是说，栅极线147P可以具有包括第一金属导电层145和第二金属导电层146的堆叠结构。位线147中包括的第一金属导电层145和第二金属导电层146可以被称为第一位线导电层和第二位线导电层，而栅极线147P中包括的第一金属导电层145和第二金属导电层146可以被称为第一栅极线导电层和第二栅极线导电层。因此，第一位线导电层和第一栅极线导电层可以由相同的材料形成，并且第二位线导电层和第二栅极线导电层可以由相同的材料形成。
在一些实施例中，栅极线结构140P还可以包括布置在第二绝缘层图案114与第一金属导电层145之间的导电半导体图案132。多条栅极线147P可以构成图1所图示的多条栅极线图案GLP。
第一端部间隔物172和第二端部间隔物174可以顺序地覆盖位线结构140的端部的侧表面和栅极线结构140P的端部的侧表面。第二绝缘盖层148B可以覆盖第一绝缘盖层148A和第二端部间隔物174。
多个位线结构140中的每一个位线结构140沿着有源区域118延伸到逻辑器件隔离层115并且可以使端部位于逻辑器件隔离层115上。多个栅极线结构140P中的每一个栅极线结构140P沿着逻辑有源区域117延伸到逻辑器件隔离层115并且可以使端部位于逻辑器件隔离层115上。
多条位线147中的每一条位线147的端部和多条栅极线147P中的每一条栅极线147P的端部可以面对覆盖绝缘结构138P的相反侧表面。
位线147的端部、栅极线结构140P的端部、栅极线147P的端部、第一金属导电层145的端部和第二金属导电层146的端部中的每一者可以面对覆盖绝缘结构138P。
位线结构140或位线147中包括的第二金属导电层146的端部的侧表面可以覆盖有第一金属导电层145。位线结构140或位线147中包括的第一金属导电层145的最上端以及第二金属导电层146的最上端可以处于同一水平高度。在位线结构140或位线147中，第一金属导电层145可以在第二水平方向(Y方向)上延伸以覆盖第二金属导电层146的底表面，并且可以在覆盖绝缘结构138P与第二金属导电层146之间沿垂直方向(Z方向)延伸以覆盖第二金属导电层146的端部的侧表面。
位线结构140或位线147中包括的第一金属导电层145的延伸长度可以大于第二金属导电层146的延伸长度。例如，位线结构140或位线147中包括的第一金属导电层145的端部的侧表面与第二金属导电层146的端部的侧表面相比可以朝向覆盖绝缘结构138P进一步延伸。也就是说，位线结构140或位线147中包括的第一金属导电层145的端部可以从第二金属导电层146的端部的侧表面朝向覆盖绝缘结构138P突出。例如，位线结构140或位线147中包括的第一金属导电层145的端部的侧表面可以与覆盖绝缘结构138P的侧表面接触。
覆盖绝缘结构138P可以位于位线147与第一端部间隔物172之间。位线147中包括的第二金属导电层146可以与覆盖绝缘结构138P通过位于其间第一金属导电层145间隔开。
栅极线结构140P或栅极线147P中包括的第二金属导电层146的端部的侧表面可以不被第一金属导电层145覆盖。栅极线结构140P或栅极线147P中包括的第二金属导电层146的端部的侧表面可以覆盖有第一端部间隔物172。栅极线结构140P或栅极线147P中包括的第一金属导电层145的最上端的水平高度可以低于第二金属导电层146的最上端的水平高度，并且第二金属导电层146的最上端的水平高度可以与栅极线147P的最上端的水平高度相同。
栅极线结构140P或栅极线147P中包括的第一金属导电层145的延伸长度可以与第二金属导电层146的延伸长度基本上相同。例如，栅极线结构140P或栅极线147P中包括的第一金属导电层145的端部的侧表面可以在垂直方向上与第二金属导电层146的端部的侧表面对齐。
参考图19A至图19E，在覆盖多个位线结构140的侧壁的多个绝缘间隔物结构150之间的空间中形成多个掩埋接触170和多个绝缘栅栏(fence)180。沿着覆盖多个位线结构140的侧壁的多个绝缘间隔物结构150当中的彼此面对的一对绝缘间隔物结构150，即，在第二水平方向(Y方向)上，可以交替地布置多个掩埋接触170和多个绝缘栅栏180。例如，多个掩埋接触170可以包括多晶硅。例如，多个绝缘栅栏180可以包括氮化物。
在一些实施例中，多个掩埋接触170可以沿第一水平方向(X方向)和第二水平方向(Y方向)成线形布置。多个掩埋接触170中的每一个掩埋接触170可以从多个有源区域118中的每一个有源区域118起在与衬底110垂直的垂直方向(Z方向)上延伸。多个掩埋接触170可以构成图1所图示的多个掩埋接触BC。
多个掩埋接触170可以布置在由多个绝缘栅栏180和覆盖多个位线结构140的侧壁的多个绝缘间隔物结构150限定的空间中。多个掩埋接触170可以填充覆盖多个位线结构140中的每一个位线结构140的侧壁的多个绝缘间隔物结构150之间的空间的较低部分。
多个掩埋接触170的顶表面的水平高度可以低于多个绝缘盖结构148的顶表面的水平高度。多个绝缘栅栏180的顶表面和多个绝缘盖结构148的顶表面可以在垂直方向(Z方向)上处于同一水平高度。
多个着陆焊盘孔190H可以由多个绝缘间隔物结构150和多个绝缘栅栏180限制。可以通过多个着陆焊盘孔190H的底表面来暴露多个掩埋接触170。
在形成多个掩埋接触170和/或多个绝缘栅栏180的工艺中，可以去除多个位线结构140和多个栅极线结构140P中包括的多个绝缘盖结构148和多个绝缘间隔物结构150的上部，使得多个位线结构140和多个栅极线结构140P的顶表面的水平高度可以降低。
参考图20A和图21B，在形成覆盖多个位线结构140、多个栅极线结构140P、多个掩埋接触170和多个绝缘栅栏180的着陆焊盘材料层之后，着陆焊盘材料层的部分被去除，以形成多个凹部190R和由多个凹部190R隔开的多个着陆焊盘190。
多个着陆焊盘190布置在多个掩埋接触170上并且可以延伸到多个位线结构140上。在一些实施例中，多个着陆焊盘190可以延伸到多条位线147上。多个着陆焊盘190可以布置在多个掩埋接触170上，使得多个掩埋接触170可以分别电连接到多个着陆焊盘190。多个着陆焊盘190可以通过多个掩埋接触170连接到多个有源区域118。多个着陆焊盘190可以构成图1所图示的多个着陆焊盘LP。
多个掩埋接触170中的每一个掩埋接触170可以布置在两个相邻的位线结构140之间，并且多个着陆焊盘190中的每一个着陆焊盘190可以从两个相邻的位线结构140之间延伸到多个位线结构140中的每一个位线结构140上，并且多个掩埋接触170中的每一个掩埋接触170位于多个位线结构140中的两个相邻的位线结构140之间。
在一些实施例中，多个着陆焊盘190中的每一个着陆焊盘190可以包括导电阻挡层和位于导电阻挡层上的导电焊盘材料层。例如，导电阻挡层可以包括金属、导电金属氮化物、或它们的组合。在一些实施例中，导电阻挡层可以具有Ti/TiN堆叠结构。在一些实施例中，导电焊盘材料层可以包括W。
在一些实施例中，在形成着陆焊盘材料层之前，金属硅化物层可以形成在多个掩埋接触170上。金属硅化物层可以布置在多个掩埋接触170与多个着陆焊盘190之间。金属硅化物层可以包括硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)。然而，实施例不限于此。
可以通过在多个着陆焊盘190上顺序地形成多个下电极210、电容器电介质层220和上电极230，来形成包括多个电容器结构200的半导体存储器件1。多个下电极210可以分别电连接到多个着陆焊盘190。电容器电介质层220可以共形地覆盖多个下电极210。上电极230可以覆盖电容器电介质层220。上电极230可以面对多个下电极210，并且电容器电介质层220位于上电极230与多个下电极210之间。电容器电介质层220和上电极230可以被整体地形成，以在某个区域(例如，存储单元区域CR)中覆盖多个下电极210。多个下电极210可以构成图1所图示的多个存储节点SN。
多个下电极210中的每一个下电极210可以是具有圆形水平截面的柱(column)的形式。然而，实施例不限于此。在一些实施例中，多个下电极210中的每一个下电极210可以是具有封闭底部的圆柱体的形式。在一些实施例中，多个下电极210可以是在第一水平方向(X方向)或第二水平方向(Y方向)上以之字形(zigzags)布置的蜂窝的形式。在其他实施例中，多个下电极210可以在第一水平方向(X方向)和第二水平方向(Y方向)上以线形布置成矩阵(matrix)形式。多个下电极210可以包括例如掺杂有杂质的金属(诸如Si、W或Cu)，或诸如TiN的导电金属化合物。半导体存储器件1还可以包括与多个下电极210的侧壁接触的至少一个支撑图案。
电容器电介质层220可以包括，例如，TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O、或它们的组合。
上电极230可以包括例如掺杂硅、Ru、RuO、Pt、PtO,Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN、或它们的组合。
在形成多个电容器结构200之前，可以形成填充多个凹部190R的多个绝缘结构195。在一些实施例中，多个绝缘结构195中的每一个绝缘结构195可以包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以包括氧化物，而蚀刻停止层可以包括氮化物。在图20A和图20C中示出了：多个绝缘结构195的顶表面和多个下电极210的底表面处于同一水平高度。然而，实施例不限于此。例如，多个绝缘结构195的顶表面的水平高度可以高于多个下电极210的底表面的水平高度，并且多个下电极210可以朝向衬底110延伸到多个绝缘结构195中。
半导体存储器件1还可以包括多个接触塞GPG。多个接触插塞GPG中的每一个接触插塞GPG可以包括栅极线接触插塞GPG1和位线接触插塞GPG2。栅极线接触插塞GPG1可以穿过绝缘盖结构148以连接到栅极线147P，而位线接触插塞GPG2可以穿过绝缘盖结构148以连接到位线147。在一些实施例中，栅极线接触插塞GPG1和位线接触插塞GPG2可以穿过绝缘盖结构148和第二金属导电层146以连接到第一金属导电层145。在其他实施例中，栅极线接触插塞GPG1和位线接触插塞GPG2可以穿过绝缘盖结构148以连接到第二金属导电层146。栅极线接触插塞GPG1可以与栅极线结构140P的端部相邻，而位线接触插塞GPG2可以与位线结构140的端部相邻。
可以在绝缘盖结构148上布置多条逻辑位线BLP。栅极线接触插塞GPG1和位线接触插塞GPG2中的每一者可以连接到多条逻辑位线BLP中的至少一条逻辑位线BLP。在一些实施例中，栅极线接触插塞GPG1和位线接触插塞GPG2包括与多条逻辑位线BLP相同的材料，并且可以被整体地形成。在一些实施例中，栅极线接触插塞GPG1和位线接触插塞GPG2可以包括与多个着陆焊盘190相同的材料。
位线147和栅极线147P的顶表面(即，第二金属导电层146的顶表面)可以处于第一垂直高度LV1，而绝缘盖结构148的顶表面(即，第三绝缘盖层148C的顶表面)可以处于高于第一垂直高度LV1的第二垂直高度LV2。在一些实施例中，第一金属导电层145的最上端可以处于第一垂直高度LV1。
可以在与多个电容器结构200被定位在的水平高度相对应的多条逻辑位线BLP上填充掩埋绝缘层250。掩埋绝缘层250可以包括例如氧化物或超低K(ULK)材料。氧化物可以包括选自以下项的一种：硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、未掺杂硅玻璃(USG)、正硅酸四乙酯(TEOS)和高密度等离子体(HDP)。ULK材料可以包括例如选自SiOC和SiCOH的一种材料，并且可以具有2.2至2.4的超低介电常数K。
半导体存储器件1包括：衬底110，其具有多个有源区域118和多个逻辑有源区域117；多个栅极电介质层122，其顺序地形成在与衬底110中的多个有源区域118交叉的多个字线沟槽120T中；第一绝缘层图案112和第二绝缘层图案114，其覆盖多条字线120、多个掩埋绝缘层124、器件隔离层116和多个有源区域118；多个位线结构140，其位于第一绝缘层图案112和第二绝缘层图案114上；多个绝缘间隔物结构150，其覆盖多个位线结构140的侧壁；多个栅极线结构140P，其位于多个逻辑有源区域117上；多个端部间隔物(例如，172和174)，其覆盖多个栅极线结构140P的侧壁；多个掩埋接触170，其填充由多个绝缘栅栏180和多个绝缘间隔物结构150限定的空间的下部并且连接到多个有源区域118；多个着陆焊盘190，其填充多个掩埋接触170的上部并且延伸到多个位线结构140的上部；以及多个电容器结构200，其包括连接到多个着陆焊盘190的多个下电极210、电容器电介质层220和上电极230。
参考图20B和图20C，多个绝缘栅栏180可以沿着覆盖多个位线结构140中的每一个位线结构140的侧壁的多个绝缘间隔物结构150当中的彼此面对的一对绝缘间隔物结构150(即，在第二水平方向(Y方向)上)彼此间隔开。多个绝缘栅栏180中的每一个绝缘栅栏180可以从多个掩埋接触170中的每两者之间延伸到多个着陆焊盘190中的每两者之间。
参考图20A、20D、图21A和图21B，在形式为在第二水平方向(Y方向)上延伸的线形的多个第一绝缘盖层148A下方，均包括导电半导体图案132、第一金属导电层145和第二金属导电层146的多个堆叠结构可以介于多个有源区域118和器件隔离层116上，并且可以在与多个第一绝缘盖层148A的端部间隔开的逻辑器件隔离层115上，并且多个覆盖绝缘结构138P可以介于与多个第一绝缘盖层148A的端部相邻的逻辑器件隔离层115上。
如果通过使用绝缘盖结构148作为蚀刻掩模执行蚀刻来形成位线147，则当位线147布置在位线结构140的端部时，布置在位线结构140的端部的位线147的一部分可能被削薄或戳穿(pierce)。
根据实施例的半导体存储器件1可以包括覆盖绝缘结构138P，在覆盖绝缘结构138P的端部布置有位线结构140，使得覆盖绝缘结构138P可以覆盖位线147的端部的侧表面。因此，覆盖绝缘结构138P可以以线形的形式布置在位线结构140的端部。覆盖绝缘结构138P包括的材料可以与绝缘盖结构148的一部分(例如，第一绝缘盖层148A)的材料相同。因此，在用于形成多个位线结构140的蚀刻工艺中，可以防止多条位线147的端部被削薄或戳穿。
在根据实施例的半导体存储器件1中，因为多条位线147的端部未被削薄，所以可以防止多条位线147的电气特性劣化，并且因为多条位线147的端部未被戳穿，所以可以防止相邻的位线147彼此连接。因此，可以保证半导体存储器件1的电气可靠性。
图22和图23是示出了根据实施例的制造半导体存储器件的方法的截面图，图24、图25A和图25B是示出了根据实施例的半导体存储器件的截面图。具体地，图22、图23和图24是沿着图1的线E-E'截取的截面图，图25A是沿着图24的线XXVa-XXVa'截取的截面图，图25B是沿着图24的线XXVb-XXVb'截取的截面图。
参考图22，在图13的结果中，位于第二金属导电层146与覆盖绝缘结构138P之间的第一金属导电层145的一部分被选择性地去除，以形成去除空间145G和第一分离开口130H。在一些实施例中，可以通过去除空间145G的底表面和第一分离开口130H的底表面来暴露导电半导体层132P。
参考图23，覆盖覆盖绝缘结构138P和第二金属导电层146并且填充去除空间145G和第一分离开口130H的第一绝缘盖层148A被形成。第一绝缘盖层148A的填充去除空间145G的部分可以被称为填充盖层148AP。
填充盖层148AP可以覆盖覆盖绝缘结构138P的侧表面。第一金属导电层145和第二金属导电层146可以与覆盖绝缘结构138P通过位于其间的填充盖层148AP间隔开。填充盖层148AP可以覆盖面向覆盖绝缘结构138P的侧表面的第一金属导电层145的侧表面和第二金属导电层146的侧表面。
参考图24、图25A和图25B，在图23的结果中，可以通过执行参考图14至图21B的后续工艺来形成半导体存储器件2。
在图20A至图21B所图示的半导体存储器件1中，第二金属导电层146和覆盖绝缘结构138P彼此间隔开，并且第一金属导电层145位于第二金属导电层146与覆盖绝缘结构138P之间。因为除了第二金属导电层146和覆盖绝缘结构138P彼此间隔开并且作为第一绝缘盖层148A的一部分的填充盖层148AP位于第二金属导电层146与覆盖绝缘结构138P之间，半导体存储器件2与第一半导体存储器件1基本上相同，所以将不给出先前参考图20A至图21B给出的描述。
半导体存储器件2可以包括位线结构140，其包括形式为线形的第一绝缘盖层148A、位于第一绝缘盖层148A上的第二绝缘盖层148B的一部分和第三绝缘盖层148C的一部分、位于第一绝缘盖层148A下方的位线147、以及覆盖绝缘结构138P。位线147可以具有包括第一金属导电层145和第二金属导电层146的堆叠结构。位线147可以与覆盖绝缘结构138P间隔开。第一绝缘盖层148A的一部分(即，填充盖层148AP)可以位于位线147与覆盖绝缘结构138P之间。第一金属导电层145可以与覆盖绝缘结构138P通过位于其间的填充盖层148AP间隔开，并且第二金属导电层146可以与覆盖绝缘结构138P通过位于其间的填充盖层148AP间隔开。
图26至图30是示出了根据实施例的制造半导体存储器件的方法的截面图，图31A至图31E、图32A和图32B是示出了根据实施例的半导体存储器件的截面图。具体地，图31A是沿着图1的线A-A′截取的截面图，图31B是沿着图1的线B-B′截取的截面图，图31C是沿着图1的线C-C′截取的截面图，图31D是沿着图1的线D-D′截取的截面图，图26至图30和图31E是沿着图1的线E-E′截取的截面图，图32A是沿着图31E的线XXXIIa-XXXIIa′截取的截面图，图32B是沿着图31E的线XXXIIb-XXXIIb′截取的截面图。
参考图26，基础盖层149形成在图12所图示的第二金属导电层146上。例如，基础盖层149可以包括氮化物。
参考图26和图27，基础盖层149的一部分和第二金属导电层146的一部分被去除，使得第一金属导电层145被暴露。例如，可以通过执行CMP工艺或回蚀工艺来去除基础盖层149的一部分和第二金属导电层146的一部分。
第一金属导电层145的最上端、第二金属导电层146的最上端和基础盖层149的顶表面可以处于同一水平高度。
然后，覆盖第一金属导电层145、第二金属导电层146和基础盖层149的第一绝缘盖层148A被形成。在一些实施例中，第一绝缘盖层148A可以包括与基础盖层149相同的材料。例如，第一绝缘盖层148A可以包括氮化物。
参考图28，具有第二掩模开口MKH2的第二掩模图案MK2形成在第一绝缘盖层148A上。
参考图28和图29，通过使用第二掩模图案MK2作为蚀刻掩模来去除第一绝缘盖层148A、基础盖层149、第二金属导电层146、第一金属导电层145、覆盖绝缘结构138P和导电半导体层132P的部分，以形成第二分离开口148H，其中，通过第二分离开口148H的底表面暴露逻辑器件隔离层115的一部分和覆盖绝缘结构138P的一部分。在形成第二分离开口148H之后，可以去除第二掩模图案MK2。
参考图30，在形成第一端部间隔物172和第二端部间隔物174以顺序地覆盖第二分离开口148H的侧表面之后，第二绝缘盖层148B被形成以覆盖第一绝缘盖层148A和第二端部间隔物174。然后，在第二绝缘盖层148B上形成填充第二分离开口148H的逻辑填充层176。可以在逻辑填充层176和第二绝缘盖层148B上形成第三绝缘盖层148C。
参考图31A至图32B，在图30的结果中，可以通过执行参考图18A至图21B的后续工艺来形成半导体存储器件3。
在图20A至图21B所图示的半导体存储器件1中，第一金属导电层145仅覆盖覆盖绝缘结构138P的侧表面的一部分。因为除了第一金属导电层145覆盖覆盖绝缘结构138P的侧表面的一部分和覆盖绝缘结构138P的顶表面，半导体存储器件3与第一半导体存储器件1基本上相同，所以将不给出先前参考图20A至图21B给出的描述。
第一金属导电层145可以从覆盖绝缘结构138P与第二金属导电层146之间延伸到第一绝缘盖层148A与覆盖绝缘结构138P之间。在一些实施例中，第一金属导电层145可以覆盖覆盖绝缘结构138P的整个顶表面。基础盖层149可以位于第二金属导电层146与第一绝缘盖层148A之间。
第一金属导电层145的最上端和第二金属导电层146的最上端可以处于同一水平高度。覆盖绝缘结构138P的最上端的水平高度可以低于第一金属导电层145的最上端和第二金属导电层146的最上端的水平高度。
因为第一绝缘盖层148A包括与基础盖层149相同的材料，所以图31A至图32B所图示的半导体存储器件3中包括的基础盖层149和第一绝缘盖层148A可以执行与图20A至图21B所图示的半导体存储器件1中包括的第一绝缘盖层148A基本上相同的功能。也就是说，图20A至图21B所图示的半导体存储器件1中包括的第一绝缘盖层148A的下部可以对应于图31A至图32B所图示的半导体存储器件3中包括的基础盖层149，而图20A至图21B所图示的半导体存储器件1中包括的第一绝缘盖层148A的其余上部可以对应于图31A至图32B所图示的半导体存储器件3中包括的第一绝缘盖层148A。
参考图31A、图31B、图32A和图32B，在形式为在第二水平方向(Y方向)上延伸的线形的多个第一绝缘盖层148A下方，均包括导电半导体图案132、第一金属导电层145和第二金属导电层146以及基础盖层149的多个堆叠结构可以介于多个有源区域118和器件隔离层116上，并且可以在与多个第一绝缘盖层148A的端部间隔开的逻辑器件隔离层115上，并且多个覆盖绝缘结构138P和第一金属导电层145可以介于与多个第一绝缘盖层148A的端部相邻的逻辑器件隔离层115上。
虽然已经具体示出和描述了实施例的各方面，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；
字线，所述字线在所述多个有源区域上沿第一水平方向延伸；
位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向上延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及
栅极线，所述栅极线位于所述至少一个逻辑有源区域上。
2.根据权利要求1所述的半导体存储器件，其中，所述位线具有包括第一金属导电层和第二金属导电层的堆叠结构，并且
其中，所述第二金属导电层与所述覆盖绝缘结构间隔开。
3.根据权利要求2所述的半导体存储器件，其中，所述第一金属导电层位于所述第二金属导电层与所述覆盖绝缘结构之间。
4.根据权利要求3所述的半导体存储器件，其中，所述第一金属导电层覆盖所述覆盖绝缘结构的顶表面。
5.根据权利要求2所述的半导体存储器件，其中，所述栅极线具有包括第三金属导电层和第四金属导电层的堆叠结构，并且
其中，所述绝缘盖结构在所述第四金属导电层与所述覆盖绝缘结构之间延伸。
6.根据权利要求2所述的半导体存储器件，所述半导体存储器件还包括：
器件隔离层，所述器件隔离层限定所述多个有源区域；以及
逻辑器件隔离层，所述逻辑器件隔离层限定所述至少一个逻辑有源区域，
其中，所述位线结构沿着所述多个有源区域和所述器件隔离层延伸到所述逻辑器件隔离层上。
7.根据权利要求6所述的半导体存储器件，其中，所述覆盖绝缘结构位于所述逻辑器件隔离层上，并且
其中，所述覆盖绝缘结构的底表面位于所述衬底的底表面与所述逻辑器件隔离层的最上端之间。
8.根据权利要求6所述的半导体存储器件，其中，所述覆盖绝缘结构的最上端和所述第二金属导电层的最上端处于相同的水平高度。
9.根据权利要求6所述的半导体存储器件，其中，所述第一金属导电层的最上端和所述第二金属导电层的最上端处于相同的水平高度。
10.根据权利要求1所述的半导体存储器件，其中，所述绝缘盖结构的一部分和所述覆盖绝缘结构包括相同的材料。
11.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；
字线，所述字线在所述多个有源区域上沿第一水平方向延伸；
位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述位线具有包括第一金属导电层和第二金属导电层的堆叠结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上并且与所述第二金属导电层间隔开，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及
栅极线，所述栅极线位于所述至少一个逻辑有源区域上。
12.根据权利要求11所述的半导体存储器件，其中，所述第一金属导电层沿着所述第二金属导电层的底表面延伸，并且位于所述第二金属导电层与所述覆盖绝缘结构之间。
13.根据权利要求11所述的半导体存储器件，其中，所述第一金属导电层从所述第二金属导电层与所述覆盖绝缘结构之间延伸到所述覆盖绝缘结构的顶表面。
14.根据权利要求11所述的半导体存储器件，其中，所述绝缘盖结构在所述第二金属导电层与所述覆盖绝缘结构之间延伸。
15.根据权利要求11所述的半导体存储器件，其中，所述第一金属导电层的端部从所述第二金属导电层的端部的侧表面朝向所述覆盖绝缘结构突出。
16.根据权利要求11所述的半导体存储器件，其中，所述第一金属导电层和所述覆盖绝缘结构彼此间隔开，并且
其中，所述第一金属导电层的端部的侧表面和所述第二金属导电层的端部的侧表面在垂直方向上彼此对齐。
17.根据权利要求11所述的半导体存储器件，所述半导体存储器件还包括端部间隔物，所述端部间隔物位于所述位线结构的端部的侧表面上，
其中，所述绝缘盖结构具有堆叠结构，所述堆叠结构包括：位于所述位线上的第一绝缘盖层、位于所述第一绝缘盖层和所述端部间隔物上的第二绝缘盖层、以及位于所述第二绝缘盖层上的第三绝缘盖层。
18.一种半导体存储器件，所述半导体存储器件包括：
衬底；
器件隔离层，所述器件隔离层在所述衬底的存储单元区域上限定多个有源区域；
逻辑器件隔离层，所述逻辑器件隔离层在所述衬底的外围电路区域上限定至少一个逻辑有源区域；
多条字线，所述多条字线在多个字线沟槽中沿第一水平方向彼此平行地延伸并且与所述多个有源区域交叉，所述多条字线中的每一条字线具有包括下字线层和上字线层的堆叠结构；
多个掩埋绝缘层，所述多个掩埋绝缘层在所述多个字线沟槽中位于所述多条字线上；
多个位线结构，所述多个位线结构位于所述多个有源区域上，所述多个位线结构在与所述第一水平方向正交的第二水平方向上彼此平行地延伸，所述多个位线结构中的每一个位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述位线具有包括第一位线导电层和第二位线导电层的堆叠结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，并且所述覆盖绝缘结构通过位于其间的所述第一位线导电层与所述第二位线导电层间隔开，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上并且具有包括第一绝缘盖层、第二绝缘盖层和第三绝缘盖层的堆叠结构；
栅极线，所述栅极线位于所述至少一个逻辑有源区域上并且具有包括第一栅极线导电层和第二栅极线导电层的堆叠结构，所述第一栅极线导电层和所述第一位线导电层包括相同的第一材料，并且所述第二位线导电层和所述第二栅极线导电层包括相同的第二材料；
多个掩埋接触，所述多个掩埋接触位于所述多个位线结构之间的空间中并且连接到所述多个有源区域；
多个着陆焊盘，所述多个着陆焊盘位于所述多个位线结构之间的空间中并且延伸到所述多个位线结构上；以及
多个电容器结构，所述多个电容器结构包括：与所述多个着陆焊盘接触的多个下电极、上电极、以及位于所述多个下电极与所述上电极之间的电容器电介质层。
19.根据权利要求18所述的半导体存储器件，其中，所述覆盖绝缘结构的最上端、所述第一位线导电层的最上端和所述第二位线导电层的最上端处于相同的水平高度，并且
其中，所述覆盖绝缘结构的底表面的水平高度低于所述逻辑器件隔离层的最上端的水平高度。
20.根据权利要求18所述的半导体存储器件，其中，所述第一绝缘盖层和所述覆盖绝缘结构均包括氮化物。
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