KR101916221B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 복수의 활성 영역을 가지는 기판과, 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 복수의 활성 영역 위에서 제1 에어 스페이서 (air spacer)를 사이에 두고 제1 측벽에 대면하는 제1 도전 라인과, 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 제2 측벽에 대면하는 제2 도전 라인을 포함하고, 도전 패턴을 중심으로 하여 제1 에어 스페이서 및 제2 에어 스페이서는 상호 비대칭 형상을 가진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 상호 인접한 복수의 도전 패턴들을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소되고, 이로 인해 상호 인접한 도전 패턴들간의 로드 커패시턴스 (load capacitance)가 증가되어 동작 속도 또는 리프레시 특성에 악영향을 미친다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판과, 상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 상기 복수의 활성 영역 위에서 제1 에어 스페이서 (air spacer)를 사이에 두고 상기 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인과, 상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고, 상기 도전 패턴을 중심으로 하여 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는 상호 비대칭 형상을 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 기판상에서 제1 방향으로 연장된 복수의 도전 라인과, 제1 에어 스페이서 및 제2 에어 스페이서를 사이에 두고 상기 복수의 도전 라인과 이격되어 있는 복수의 콘택 플러그를 포함하고, 상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 복수의 콘택 플러그를 사이에 두고 상호 비대칭 형상을 가진다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 제1 공간을 사이에 두고 제1 방향으로 연장되는 한 쌍의 도전 라인을 형성한다. 상기 한 쌍의 도전 라인의 측벽 위에 절연 라이너를 형성한다. 상기 한 쌍의 도전 라인의 측벽 위에서 상기 절연 라이너 위에 희생 스페이서를 형성한다. 상기 제1 공간 내에서 상기 제1 방향을 따라 일렬로 배열되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그를 각각 이격시키는 복수의 절연 패턴을 형성한다. 상기 희생 스페이서를 제거하여 상기 복수의 콘택 플러그의 양 측벽에 배치되는 한 쌍의 에어 스페이서를 형성한다. 상기 한 쌍의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 한 쌍의 에어 스페이서 중 일부 영역에서 상기 절연 라이너 및 복수의 절연 패턴의 적어도 일부를 제거한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 서로 이격된 복수의 도전 라인을 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에 절연 라이너를 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에서 상기 절연 라이너 위에 제1 희생층을 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에서 상기 제1 희생층 위에 제2 희생층을 형성한다. 상기 복수의 도전 라인 각각의 사이에서 상기 제2 희생층 위에 상기 복수의 도전 라인과 평행하게 연장되는 절연 라인을 형성한다. 상기 절연 라인을 일부 제거하여 복수의 콘택홀을 형성한다. 상기 제2 희생층 중 상기 복수의 콘택홀을 통해 노출되는 부분을 제거한다. 상기 복수의 콘택홀 내에 복수의 콘택 플러그를 형성한다. 상기 제1 희생층을 제거하여 상기 복수의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서를 형성한다. 상기 복수의 콘택 플러그 각각의 양측에서 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 복수의 에어 스페이서 중 적어도 일부 영역에서 상기 절연 라이너 및 상기 제2 희생층 중 적어도 일부를 제거한다.
본 발명의 기술적 사상에 의한 반도체 소자는 복수의 비트 라인과 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서가 형성되어 있다. 특히, 상기 에어 스페이서는 복수의 비트 라인 적층 구조의 길이 방향을 따라 연장되며, 복수의 콘택 플러그를 중심으로 그 양측에서 에어 스페이서의 형상이 상호 비대칭이다. 상기 복수의 에어 스페이서는 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. 고도로 스케일링된 고집적 반도체 소자 내부의 제한된 공간 내에서 상기 복수의 비트 라인과 복수의 콘택 플러그와의 사이에 형성되는 에어 스페이서의 폭을 최대화함으로써, 복수의 비트 라인 및 복수의 콘택 플러그 각각의 사이에서의 비유전율 (relative permitivity)이 감소되어, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다. 이와 같은 구조를 가지는 본 발명의 기술적 사상에 의한 반도체 소자는 빠른 신호 전달 속도 및 동작 속도를 제공할 수 있으며, 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화함으로써, 리프레쉬 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a는 도 1의 반도체 소자의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다.
도 2b는 반도체 소자의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21a 내지 도 21k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 22a 내지 도 22e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 34는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 개략적인 레이아웃이다. 도 3a에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 1을 참조하면, 반도체 소자(100)는 복수의 활성 영역(AC)을 포함한다. 상기 복수의 활성 영역(AC)을 가로질러 복수의 워드 라인(WL)이 제1 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 1에서 Y 방향)을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 콘택 플러그(CP)가 상기 제1 방향 및 제2 방향을 따라 일렬로 배열되어 있다. 일부 실시예들에서, 상기 복수의 콘택 플러그(CP)는 제2 방향을 따라 등간격으로 배치될 수 있다. 상기 복수의 콘택 플러그(CP)는 커패시터의 스토리지 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키기 위한 베리드 콘택 (buried contact)을 구성할 수 있다.
도 2a는 도 1의 반도체 소자(100)의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다.
도 2b는 반도체 소자(100)의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 2a 및 도 2b를 참조하면, 복수의 비트 라인 적층 구조(10) 중 서로 이웃하는 2 개의 비트 라인 적층 구조(10) 사이에 복수의 콘택 플러그(CP)가 개재되어 있다. 상기 복수의 비트 라인 적층 구조(10)는 각각 비트 라인(BL)과, 상기 비트 라인(BL)을 덮고 있는 절연 캡핑 라인(12)을 포함한다. 도 2b에 예시한 바와 같이, 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP)가 비트 라인(BL)의 연장 방향을 따라 일렬로 배열되어 있다. 복수의 콘택 플러그(CP)는 서로 등간격으로 배치될 수 있다. 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP) 사이에는 복수의 매립 절연 패턴(30)이 개재되어 있다.
상기 콘택 플러그(CP)의 양측에는 각각 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2)가 형성되어 있다. 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2)는 상기 콘택 플러그(CP)를 중심으로 하여 그 양측에서 비대칭 구조를 가진다.
상기 복수의 콘택 플러그(CP) 및 상기 복수의 매립 절연 패턴(30)은 비트 라인(BL)의 연장 방향 (도 2b에서 Y 방향)에 수직인 방향 (도 2b에서 X 방향)에서 서로 다른 폭을 가질 수 있다. 도 2b에는 복수의 콘택 플러그(CP)의 폭이 복수의 매립 절연 패턴(30)의 폭보다 더 큰 경우의 구성이 예시되어 있다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 복수의 콘택 플러그(CP)의 폭은 복수의 매립 절연 패턴(30)의 폭과 같거나 더 작을 수도 있다.
상기 복수의 콘택 플러그(CP)를 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제1 폭(W1)과 제2 에어 스페이서(AS2)의 제2 폭(W2)이 서로 다를 수 있다. 도 2a 및 도 2b에 예시한 바와 같이, 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제1 폭(W1)이 상기 제2 폭(W2)과 같거나 더 클 수 있다.
상기 복수의 매립 절연 패턴(30)을 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제3 폭(W3)과 제2 에어 스페이서(AS2)의 제4 폭(W4)이 서로 다를 수 있다. 도 2b에 예시한 바와 같이, 상기 제3 폭(W3)이 상기 제4 폭(W4)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제3 폭(W3)이 상기 제4 폭(W4)과 같거나 더 클 수 있다.
상기 비트 라인(BL)의 일 측벽은 제1 절연막(22)으로 덮여 있다. 상기 콘택 플러그(CP)의 일 측벽은 제2 절연막(24)으로 덮여 있다. 상기 콘택 플러그(CP)의 제1 측벽(S1)과, 상기 제1 측벽(S1)에 대면하는 비트 라인(BL)과의 사이에 형성된 제1 에어 스페이서(AS1) 내벽에는 상기 제1 절연막(22) 및 제2 절연막(24)이 노출되어 있다. 도 2a 및 도 2b에 예시한 바와 같이, 상기 제1 절연막(22)의 두께(D1)는 제2 절연막(24)의 두께(D2)보다 더 크다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 절연막(22)의 두께(D1)는 제2 절연막(24)의 두께(D2)와 같거나 더 작을 수도 있다.
상기 비트 라인(BL)의 다른 측벽은 제3 절연막(26)으로 덮여 있다. 상기 콘택 플러그(CP)의 제1 측벽(S1) 반대측인 제2 측벽(S2)과, 상기 제2 측벽(S2)에 대면하는 비트 라인(BL)과의 사이에 형성된 제2 에어 스페이서(AS2) 내벽에는 상기 제3 절연막(26)과 상기 콘택 플러그(CP)의 측벽과, 상기 매립 절연 패턴(30)의 측벽이 노출되어 있다.
일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 적어도 하나는 상기 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 그 길이 방향 (도 2b의 Y 방향)을 따라 일정한 폭을 가지고, 다른 하나는 그 길이 방향을 따라 가변적인 폭을 가질 수 있다.
도 2b에 예시한 구성에서, 비트 라인(BL)의 연장 방향 (도 2b에서 Y 방향)을 따라 일렬로 배열되는 일련의 콘택 플러그(CP)들을 중심으로, 상기 제1 측벽(S1)에 대면하는 제1 에어 스페이서(AS1)와 제2 측벽(S2)에 대면하는 제2 에어 스페이서(AS2)는 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가진다. 그러나, 본 발명의 기술적 사상은 도 2a 및 도 2b에 예시된 바에 한정되는 것은 아니며, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 상기 비트 라인(BL)의 연장 방향을 따라 균일한 폭으로 연장되도록 형성될 수도 있다.
상기 제1 절연막(22), 제2 절연막(24), 및 제3 절연막(26)은 각각 1 종류의 물질로 이루어지는 단일막, 또는 서로 다른 2 종류의 물질로 이루어지는 다중막으로 구성될 수 있다. 일부 실시예들에서, 제1 절연막(22), 제2 절연막(24), 및 제3 절연막(26) 중 적어도 하나는 그 길이 방향을 따라 단속적(斷續的)으로 연장될 수 있다.
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200) (도 14a 내지 도 14d 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(200)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 3a, 도 4a, ..., 및 도 14a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 3b, 도 4b, ..., 및 도 14b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 3a 내지 도 14d에 있어서, 도 1, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리 영역(114)을 형성한다. 상기 소자분리 영역(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 복수의 활성 영역(116)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
상기 기판(110)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(310)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 소자분리 영역(114)은 제1 절연막(114A) 및 제2 절연막(114B)을 포함한다. 상기 제1 절연막(114A) 및 제2 절연막(114B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(114A)은 산화막으로 이루어지고, 상기 제2 절연막(114B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 상기 소자분리 영역(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자분리 영역(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
상기 기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 3b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 상기 워드 라인(122)을 형성한 후, 상기 워드 라인(122)의 양측에서 상기 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
상기 복수의 워드 라인(122) 각각의 상면(122T)은 기판(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 복수의 워드 라인(122)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 복수의 매몰 절연막(124)의 상면(124T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치된다. 상기 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(110)상에 층간절연막 패턴(130)을 형성한다. 상기 층간절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 상기 층간절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 층간절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
상기 층간절연막 패턴(130)은 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시키는 복수의 개구(130H)를 포함할 수 있다.
그 후, 층간절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 상기 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다.
상기 층간절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(140)를 형성한다. 상기 복수의 비트 라인 적층 구조(140)는 복수의 비트 라인(142)과, 상기 복수의 비트 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 상기 복수의 비트 라인(142)은 상기 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 비트 라인(142)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 복수의 비트 라인(142)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
일부 실시예들에서, 상기 복수의 절연 캡핑 라인(144)은 실리콘 질화막으로 이루어진다. 상기 복수의 절연 캡핑 라인(144)의 두께는 상기 복수의 비트 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(140)를 형성하기 위하여, 먼저 상기 층간절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 상기 복수의 비트 라인(142)을 형성한다. 일부 실시예들에서, 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 상기 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다.
일부 실시예들에서, 상기 비트 라인 형성용 도전층은 다중층으로 이루어질 수 있다. 예를 들면, 상기 비트 라인 형성용 도전층은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
상기 복수의 비트 라인 적층 구조(140) 각각의 사이에는 라인 형상의 공간(146)이 남는다.
도 4a 및 도 4b를 참조하면, 복수의 비트 라인 적층 구조(140)의 노출된 상면 및 측벽과, 상기 층간절연막 패턴(130)의 노출 표면을 덮는 절연 라이너(148)를 형성한다. 일부 실시예들에서, 상기 절연 라이너(148)는 후속 공정에서 식각 저지막으로 사용될 수 있다. 상기 절연 라이너(148)는 상기 복수의 비트 라인 적층 구조(140)를 보호하기 위한 보호막으로 사용될 수 있다. 일부 실시예들에서, 상기 절연 라이너(148)는 실리콘 질화막으로 이루어진다. 일부 실시예들에서, 상기 절연 라이너(148)는 후속 공정에서 확대된 에어 스페이서(AS12) (도 13a 내지 도 13d)를 형성하기 위한 희생층으로 사용될 수 있다. 상기 절연 라이너(148)는 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 절연 라이너(148)가 형성된 결과물상에 제1 희생층을 증착한 후, 상기 절연 라이너(148)를 식각 저지막으로 이용하여 상기 제1 희생층을 에치백하여, 상기 복수의 비트 라인 적층 구조(140)의 양 측벽 위에서 상기 절연 라이너(148)를 덮는 복수의 희생 스페이서(150)를 형성한다. 일부 실시예들에서, 상기 복수의 희생 스페이서(150)는 실리콘 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 복수의 희생 스페이서(150)는 상기 절연 라이너(148)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 희생 스페이서(150)는 절연 물질 또는 도전 물질로 이루어질 수 있다.
도 6a 및 도 6b를 참조하면, 상기 공간(146) 내부에서 상기 복수의 희생 스페이서(150)를 덮는 제2 희생층(152)을 형성한다.
상기 제2 희생층(152)은 상기 절연 라이너(148) 및 복수의 희생 스페이서(150)를 균일한 두께로 덮도록 형성될 수 있다. 상기 제2 희생층(152)은 상기 복수의 희생 스페이서(150)와는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 희생층(152)은 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 상기 제2 희생층(152)은 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 공간(146) 내에 절연 라인(154)을 형성한다.
일부 실시예들에서, 상기 절연 라인(154)을 형성하기 위하여, 상기 제2 희생층(152)이 형성된 결과물상에 상기 공간(146)을 채우도록 절연막을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여, 상기 복수의 절연 캡핑 라인(144)의 상면이 노출될 때까지 상기 절연막을 에치백하여 상기 공간(146) 내에 상기 절연 라인(154)이 남도록 할 수 있다. 상기 절연 라인(154)은 질화막으로 이루어질 수 있다.
도 8a 및 도 8b를 참조하면, 상기 복수의 희생 스페이서(150)를 그 상면으로부터 소정 깊이 만큼 식각하여, 상기 복수의 희생 스페이서(150) 보다 낮아진 높이를 가지는 복수의 희생 스페이서 패턴(150A)을 형성한다.
상기 복수의 희생 스페이서 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면보다 더 높은 레벨에 위치되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 스페이서 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면과 동일한 레벨, 또는 더 낮은 레벨에 위치될 수도 있다.
상기 복수의 희생 스페이서(150)를 소정 깊이 만큼 식각하여 복수의 희생 스페이서 패턴(150A)을 형성하기 위하여 건식 식각 공정 또는 습식 식각 공정을 이용할 수 있다.
그 후, 상기 기판(110)상에 서포트 물질층을 형성한 후, 에치백 또는 CMP 공정을 이용하여, 상기 절연 라인(154)의 상면이 노출될 때까지 상기 서포트 물질층을 일부 제거하여, 상기 복수의 희생 스페이서 패턴(150A)을 덮는 복수의 서포트층(156)을 형성한다.
상기 복수의 서포트층(156)은 각각 비트 라인 적층 구조(140)의 길이 방향 (도 1의 Y 방향에 대응하는 방향)을 따라 연장되는 라인 형상을 갖는다. 일부 실시예들에서, 상기 복수의 서포트층(156)은 절연 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 서포트층(156)은 SiN, SiCN, SiOC, SiON, SiOCN, TiO, TaO, TaTiO, TaSiO 및 AlO 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 복수의 절연 라인(154)이 형성된 결과물상에 소정 형상의 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 절연 라인(154)을 일부 제거하여 복수의 콘택홀(154H)을 한정하는 복수의 절연 패턴(154A)을 형성한다. 그 후, 상기 마스크 패턴을 제거한다.
상기 복수의 콘택홀(154H)을 통해 노출되는 제2 희생층(152), 그 하부의 절연 라이너(148), 층간절연막 패턴(130) 및 기판(110)의 일부를 차례로 식각하여, 상기 복수의 콘택홀(154H) 각각의 저면에서 기판(110)을 노출시킨다.
상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다. 예를 들면, 상기 금속 실리사이드층(158)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층(158)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 금속 실리사이드층(158)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속층을 퇴적한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTS 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드층(158)을 형성한다. 상기 금속층으로서 Co 층을 형성한 경우, 코발트 실리사이드층이 형성된다.
도 10a 및 도 10b를 참조하면, 상기 복수의 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다.
상기 복수의 콘택 플러그(160)는 각각 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다.
일부 실시예들에서, 상기 복수의 콘택 플러그(160) 및 패드 도전층(168)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 상기 복수의 콘택홀(154H)이 형성된 결과물을 세정한 후, 상기 결과물 전면에 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)을 형성할 수 있다. 그 후, 상기 배리어막(162) 위에 상기 복수의 콘택홀(154H) 각각의 내부를 채우기에 충분한 두께의 제1 도전층을 형성한 후, 상기 배리어막(162)이 노출될 때까지 상기 제1 도전층을 에치백 또는 연마하여 상기 복수의 콘택홀(154H) 내에 상기 복수의 도전성 플러그(164)를 형성할 수 있다. 그 후, 상기 복수의 도전성 플러그(164) 위에 제2 도전층을 형성한 후 상기 제2 도전층의 상면을 평탄화하여 상기 패드 도전층(168)을 형성할 수 있다.
일부 실시예들에서, 상기 배리어막(162)은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 복수의 콘택 플러그(160)는 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 패드 도전층(168)은 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 상기 복수의 콘택 플러그(160) 및 상기 패드 도전층(168) 중 적어도 하나는 텅스텐을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 패드 도전층(168) 위에 마스크 패턴(170)을 형성한 후, 상기 마스크 패턴(170)을 식각 마스크로 이용하여 상기 패드 도전층(168) 및 배리어막(162)을 식각하여, 상기 복수의 콘택 플러그(160)에 각각 연결되는 복수의 랜딩 패드(168A)를 형성하고, 상기 복수의 랜딩 패드(168A)를 통해 노출되는 절연 캡핑 라인(144)의 일부와, 상기 복수의 콘택 플러그(160)의 일부와, 이들 사이에 개재되어 있는 절연 라이너(148), 제2 희생층(152), 및 서포트층(156) 각각의 일부를 제거하여, 상기 복수의 희생 스페이서 패턴(150A)을 노출시키는 복수의 상부 공간(172)을 형성한다.
일부 실시예들에서, 상기 복수의 마스크 패턴(170)은, 도 1에 예시한 복수의 콘택 플러그(CP)와 유사하게, 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 상기 복수의 상기 마스크 패턴(170)은 실리콘 질화막으로 이루어질 수 있다.
도 12a 및 도 12b를 참조하면, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS11)를 형성한다. 상기 복수의 희생 스페이서 패턴(150A)을 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 12c는 도 12a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 12d는 도 12a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 12a 내지 도 12d를 참조하면, 상기 복수의 에어 스페이서(AS11)에서 상기 절연 라이너(148) 및 제2 희생층(152)이 노출된다. 상기 복수의 에어 스페이서(AS11)는 상기 워드 라인(122)의 연장 방향을 따라 제1 폭(W11)을 가진다.
도 13a 및 도 13b를 참조하면, 상기 복수의 에어 스페이서(AS11)에서 노출되는 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거하여 상기 복수의 에어 스페이서(AS11)의 폭을 확장시킴으로써 복수의 확대된 에어 스페이서(AS12)를 형성한다.
도 13c는 도 13a에서 사각형(AFTER X_SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 13d는 도 13a에서 사각형(AFTER X_SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 13a 내지 도 13d를 참조하면, 상기 복수의 확대된 에어 스페이서(AS12)에서 상기 절연 라이너(148) 및 제2 희생층(152)이 노출된다.
상기 복수의 확대된 에어 스페이서(AS12)는 상기 워드 라인(122)의 연장 방향을 따라 상기 제1 폭(W11)보다 더 큰 제2 폭(W12)을 가진다.
상기 복수의 확대된 에어 스페이서(AS12)를 형성하기 위하여, 습식 식각 공정 또는 건식 식각 공정을 이용하여 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 마스크 패턴(170)을 제거한 후, 기판(110)상에 절연 물질을 퇴적하여, 상기 상부 공간(172) 내부를 채우는 캡핑막(190)을 형성한다.
상기 상부 절연막(190)을 형성하는 동안 상기 상부 공간(172)으로부터 상기 확대된 에어 스페이서(AS12) 내부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 확대된 에어 스페이서(AS12) 중 상기 복수의 랜딩 패드(168A)로 덮이는 부분을 제외한 영역에서 상기 확대된 에어 스페이서(AS12)의 내벽에 상기 캡핑막(190)과 동일한 물질로 이루어지는 캡핑 라이너(190L)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 캡핑 라이너(190L)가 반드시 형성되는 것은 아니다. 예를 들면, 상기 확대된 에어 스페이서(AS12)의 내벽 중 일부 영역은 상기 캡핑 라이너(190L)에 의해 덮이지 않을 수도 있다. 또는, 상기 확대된 에어 스페이서(AS12) 내에는 상기 캡핑 라이너(190L)가 형성되지 않을 수도 있다.
도 14c는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 14d는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 14a 내지 도 14d를 참조하면, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에서 비대칭 구조의 에어 스페이서가 형성된다. 즉, 상기 콘택 플러그(160)의 제1 측벽(S11) (도 14c 및 도 14d 참조)과 상기 제1 측벽(S11)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)의 내벽에 캡핑 라이너(190L)가 형성되어, 상기 확대된 에어 스페이서(AS12)는 상기 제2 폭(W12)보다 작은 제3 폭(W13)으로 감소된다. 상기 콘택 플러그(160)의 제1 측벽(S11) 반대측인 제2 측벽(S12) (도 14c 및 도 14d 참조)과 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)가 상기 랜딩 패드(168A)에 의해 덮여 있기 때문에 상기 확대된 에어 스페이서(AS12)의 내벽에 캡핑 라이너(190L)가 형성되지 않는다. 따라서, 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)가 제2 폭(W12)으로 유지된다. 상기 설명한 바와 같이, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에 각각 서로 다른 크기의 제3 폭(W13) 및 제2 폭(W12)을 가지는 비대칭 구조의 에어 스페이서를 가지는 반도체 소자(200)가 형성된다.
또한, 본 예에서, 상기 복수의 확대된 에어 스페이서(AS12)는 비트 라인(142)과 평행하게 연장되고, 상기 복수의 확대된 에어 스페이서(AS12) 중 적어도 하나는 그 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 도 14d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제1 측벽(S11)에 대면하는 확대된 에어 스페이서(AS12)는 그 길이 방향을 따라 균일한 폭을 가질 수 있다. 반면, 상기 일련의 콘택 플러그(160)의 제2 측벽(S12)에 대면하는 확대된 에어 스페이서(AS12)는, 절연 라인(142)을 덮는 제2 희생층(152) 위에 단속적(斷續的)으로 형성된 캡핑 라이너(190L)로 인해, 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. 즉, 콘택 플러그(160)와 비트 라인(142)과의 사이에서는 워드 라인(122)의 연장 방향을 따라 제2 폭(W12)을 가지고, 절연 패턴(154A)과 비트 라인(142)과의 사이에서는 상기 제2 폭(W12)보다 작은 제4 폭(W14)을 가질 수 있다.
그 후, 상기 캡핑막(190)을 관통하여 상기 복수의 콘택 플러그(160)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다. 상기 복수의 비트 라인(142) 및 복수의 콘택 플러그(160)는 도 1에 예시한 복수의 비트 라인(BL) 및 복수의 콘택 플러그(CP)를 구성할 수 있다.
도 15a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300) (도 20a 내지 도 20d 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(300)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 15a, 도 16a, ..., 및 도 20a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 15b, 도 16b, ..., 및 도 20b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 15a 내지 도 20d에 있어서, 도 1 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 15a 및 도 15b를 참조하면, 도 3a 내지 도 9b를 참조하여 설명한 바와 같은 방법으로 저면에서 기판(110)을 노출시키는 복수의 콘택홀(154H)을 형성하는 공정까지 행한 후, 상기 복수의 콘택홀(154H)의 측벽에서 노출되는 제2 희생층(152)을 제거하여, 상기 복수의 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 서포트층(156)을 노출시킨다.
그 후, 도 9a 및 도 9b를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다.
도 16a 및 도 16b를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다.
상기 복수의 콘택 플러그(160)는 각각 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다. 상기 배리어막(162)은 상기 복수의 콘택홀(154H)의 측벽에서 노출되어 있는 희생 스페이서 패턴(150A) 및 서포트층(156)에 접하여 형성된다.
도 17a 및 도 17b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로, 상기 패드 도전층(168) 위에 마스크 패턴(170)을 형성하고, 상기 마스크 패턴(170)을 식각 마스크로 이용하여, 상기 복수의 희생 스페이서 패턴(150A)을 노출시키는 복수의 상부 공간(172)을 형성한다.
도 18a 및 도 18b를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS21)를 형성한다.
도 18c는 도 18a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 18d는 도 18a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 18a 내지 도 18d를 참조하면, 상기 복수의 에어 스페이서(AS21)에서 상기 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출된다. 상기 복수의 에어 스페이서(AS21)는 상기 워드 라인(122)의 연장 방향을 따라 제1 폭(W21)을 가진다.
도 19a 및 도 19b를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 에어 스페이서(AS21)에서 노출되는 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거하여 상기 복수의 에어 스페이서(AS21)의 폭을 확장시킴으로써 복수의 확대된 에어 스페이서(AS22)를 형성한다.
도 19c는 도 19a에서 사각형(AFTER X_SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 19d는 도 19a에서 사각형(AFTER X_SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 19a 내지 도 19d를 참조하면, 상기 복수의 확대된 에어 스페이서(AS22)에서 폭이 감소된 절연 라이너(148)와, 폭이 감소된 제2 희생층(152)과, 복수의 콘택 플러그(160)의 배리어막(162)이 노출된다.
본 예에서, 상기 복수의 확대된 에어 스페이서(AS22)는 상기 비트 라인(142)의 연장 방향과 평행하게 연장되며, 그 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 상기 복수의 콘택 플러그(160)의 양측에서는 상기 콘택 플러그(160)과 상기 비트 라인(142)과의 사이에서 상기 복수의 확대된 에어 스페이서(AS22)가 상기 워드 라인(122)의 연장 방향을 따라 상기 제1 폭(W21) (도 18d 참조)보다 더 큰 제2 폭(W22)을 가진다. 그리고, 절연 패턴(154A)의 양측에서는 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서 상기 복수의 확대된 에어 스페이서(AS22)가 상기 워드 라인(122)의 연장 방향을 따라 상기 제2 폭(W22)보다 더 큰 제3 폭(W23)을 가진다.
상기 복수의 확대된 에어 스페이서(AS22)를 형성하기 위하여, 습식 식각 공정 또는 건식 식각 공정을 이용하여 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거할 수 있다.
도 20a 및 도 20b를 참조하면, 마스크 패턴(170)을 제거한 후, 도 14a 및 도 14b를 참조하여 설명한 바와 유사한 방법으로, 기판(110)상에 절연 물질을 퇴적하여, 상기 상부 공간(172) 내부를 채우는 캡핑막(190)을 형성한다.
상기 상부 절연막(190)을 형성하는 동안 상기 상부 공간(172)으로부터 상기 확대된 에어 스페이서(AS22) 내부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 확대된 에어 스페이서(AS22) 중 상기 복수의 랜딩 패드(168A)로 덮이는 부분을 제외한 영역에서 상기 확대된 에어 스페이서(AS22)의 내벽에 상기 캡핑막(190)과 동일한 물질로 이루어지는 캡핑 라이너(190L)가 형성될 수 있다. 본 실시예에서는 상기 확대된 에어 스페이서(AS22)의 내부에서 노출되는 절연 라이너(148)의 표면, 제2 희생층(152)의 표면, 및 복수의 콘택 플러그(160)의 배리어막(162)의 표면에 각각 캡핑 라이너(190L)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 캡핑 라이너(190L)가 반드시 형성되는 것은 아니다. 예를 들면, 상기 확대된 에어 스페이서(AS22)의 내벽 중 일부 영역은 상기 캡핑 라이너(190L)에 의해 덮이지 않을 수도 있다. 또는, 상기 확대된 에어 스페이서(AS22) 내에는 상기 캡핑 라이너(190L)가 형성되지 않을 수도 있다.
도 20c는 도 20a에서 사각형(AFTER CAPPING)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 20d는 도 20a에서 사각형(AFTER CAPPING)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다.
도 20a 내지 도 20d를 참조하면, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에서 비대칭 구조의 에어 스페이서가 형성된다. 즉, 상기 콘택 플러그(160)의 제1 측벽(S21) (도 20c 및 도 20d 참조)과 상기 제1 측벽(S21)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)의 내벽에 캡핑 라이너(190L)가 형성되어, 상기 확대된 에어 스페이서(AS22)는 상기 제2 폭(W22)보다 작은 제4 폭(W24)으로 감소된다. 상기 콘택 플러그(160)의 제1 측벽(S21) 반대측인 제2 측벽(S22) (도 14c 및 도 14d 참조)과 상기 제2 측벽(S22)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)가 상기 랜딩 패드(168A)에 의해 덮여 있기 때문에 상기 확대된 에어 스페이서(AS22)의 내벽에 캡핑 라이너(190L)가 형성되지 않는다. 따라서, 상기 복수의 콘택 플러그(160)의 제2 측벽(S22)과, 상기 제2 측벽(S22)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)가 제2 폭(W22)으로 유지된다. 상기 설명한 바와 같이, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에 각각 서로 다른 크기의 제4 폭(W24) 및 제2 폭(W22)을 가지는 비대칭 구조의 에어 스페이서를 가지는 반도체 소자(300)가 형성된다.
반면, 상기 절연 패턴(154A)의 양측에서는 상기 확대된 에어 스페이서(AS22)의 폭이 상기 절연 패턴(154A)의 양측에 각각 형성된 상기 캡핑 라이너(190L)로 인해 대략 동일 또는 유사하게 될 수 있다.
또한, 본 예에서, 상기 복수의 확대된 에어 스페이서(AS22)는 상기 비트 라인(142)과 평행한 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 도 20d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제1 측벽(S21)에 대면하는 확대된 에어 스페이서(AS22)는 상기 콘택 플러그(160)와 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제4 폭(W24)을 가지고, 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제4 폭(W22)보다 더 큰 제5 폭(W25)을 가진다. 또한, 도 20d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제2 측벽(S22)에 대면하는 확대된 에어 스페이서(AS22)는 상기 콘택 플러그(160)와 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제6 폭(W26)을 가지고, 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서는 절연 라인(142)을 덮는 제2 희생층(152) 위에 단속적(斷續的)으로 형성된 캡핑 라이너(190L)로 인해, 상기 워드 라인(122)의 연장 방향을 따라 상기 제6 폭(W26)과 다른 크기의 제7 폭(W27)을 가진다. 상기 제7 폭(W27)은 상기 제6 폭(W26)보다 더 클 수 있으며, 상기 제3 폭(W23) (도 19d 참조)보다 더 작다.
그 후, 상기 캡핑막(190)을 관통하여 상기 복수의 콘택 플러그(160)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다.
도 21a 내지 도 21k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 20a 내지 도 20d에 예시한 반도체 소자(300)를 제조하기 위한 다른 방법을 예시한다.
도 21a 내지 도 21k는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 21a 내지 도 21k에 있어서, 도 1 내지 도 20d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 21a를 참조하면, 도 3a 내지 도 8b를 참조하여 설명한 바와 같은 방법으로, 기판(110)상에 복수의 절연 라인(154) 및 복수의 희생 스페이서 패턴(150A)를 형성한 후, 상기 복수의 희생 스페이서 패턴(150A) 위에 복수의 서포트층(156)을 형성하는 공정까지 행한다.
도 21b를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 절연 라인(154) 중 일부를 제거하여, 제2 희생층(152)을 노출시키는 복수의 콘택홀(154H)을 형성한다.
도 21c를 참조하면, 상기 콘택홀(154H) 내부로부터 제2 희생층(152)을 제거하여, 상기 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 복수의 서포트층(156)을 노출시키고, 상기 콘택홀(154H)의 저면에서 절연 라이너(148)를 노출시킨다.
도 21d를 참조하면, 상기 콘택홀(154H) 내에서 노출된 희생 스페이서 패턴(150A)의 노출 표면을 질화 처리하여, 상기 희생 스페이서 패턴(150A)의 표면에 질화 박막(150N)을 형성한다.
상기 질화 박막(150N)을 형성하기 위하여, 상기 희생 스페이서 패턴(150A)의 노출 표면을 질소 플라즈마에 노출시킬 수 있다. 예를 들면, 상기 희생 스페이서 패턴(150A)이 폴리실리콘으로 이루어진 경우, 상기 질화 박막(150N)은 실리콘 질화막으로 이루어질 수 있다.
도 21e를 참조하면, 상기 질화 박막(150N)이 노출되어 있는 콘택홀(154H)의 내부 측벽에 블로킹 스페이서(240)를 형성한다.
상기 블로킹 스페이서(240)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 21f를 참조하면, 상기 블로킹 스페이서(240)를 식각 마스크로 이용하여 콘택홀(154H)의 저면에서 노출된 절연 라이너(148)를 식각하고, 그 결과 노출되는 층간절연막 패턴(130)을 식각하여 기판(110)을 노출시킨다. 도 21f에 예시한 바와 같이, 상기 콘택홀(154H)을 통해 노출되는 기판(110)을 일부 식각하여 콘택홀(154H)의 저면에서 기판(110)의 리세스된 표면(110R)이 노출될 수 있다.
도 21g를 참조하면, 상기 콘택홀(154H) 내에서 노출되는 기판(110)의 리세스된 표면(110R)에 금속 실리사이드층(158)을 형성한다. 예를 들면, 상기 금속 실리사이드층(158)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층(158)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
도 21h를 참조하면, 상기 금속 실리사이드층(158)이 형성된 결과물에서, 상기 블로킹 스페이서(240) (도 21g 참조)를 제거하여, 콘택홀(154H) 내에서 질화 박막(150N) 및 서포트층(156)을 노출시킨다.
도 21i를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로 상기 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다.
상기 복수의 콘택 플러그(160)는 각각 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다.
상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 각각 질화 박막(150N)이 형성되어 있으므로, 상기 콘택홀(154H) 내에 상기 배리어막(162)을 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 응집 (agglomeration) 등에 의한 변형이 발생되는 것을 방지할 수 있다. 특히, 복수의 희생 스페이서 패턴(150A)이 폴리실리콘으로 이루어지고, 상기 배리어막(162)이 Ti, TiN, 또는 이들의 조합으로 이루어지는 경우, 폴리실리콘막 위에 Ti 또는 TiN을 형성하는 동안 폴리실리콘막의 응집 현상이 발생되어 형상이 불규칙하게 변형될 수도 있으나, 상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 상기 질화 박막(150N)이 형성되어 있으므로, 상기 복수의 희생 스페이서 패턴(150A) 위에 배리어막(162)을 형성하는 동안 상기 폴리실리콘막의 응집 및 변형을 방지할 수 있다. 그 결과, 후속 공정에서 상기 복수의 희생 스페이서 패턴(150A)을 제거하여 에어 스페이서를 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 제거 공정이 용이하게 되고, 균일한 윤곽을 가지는 에어 스페이서를 형성할 수 있다.
도 21j를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로 복수의 랜딩 패드(168A) 및 복수의 상부 공간(172)을 형성한다.
도 21k를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS31)를 형성한다.
상기 복수의 희생 스페이서 패턴(150A)을 제거하는 동안 상기 복수의 희생 스페이서 패턴(150A)의 표면에 형성된 질화 박막(150N)도 함께 제거되어, 상기 복수의 에어 스페이서(AS31)에서 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출될 수 있다.
그 후, 도 19a 내지 도 20d를 참조하여 설명한 공정들을 수행하여 반도체 소자(300) (도 20a 내지 도 20d 참조)를 형성한다.
도 22a 내지 도 22e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 20a 내지 도 20d에 예시한 반도체 소자(300)를 제조하기 위한 또 다른 방법을 예시한다.
도 22a 내지 도 22e는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 22a 내지 도 22e에 있어서, 도 1 내지 도 21k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 22a를 참조하면, 도 15a를 참조하여 설명한 바와 같은 방법으로, 기판(110)상에 기판(110)을 일부 노출시키는 복수의 콘택홀(154H)을 형성하고, 상기 복수의 콘택홀(154H)의 측벽에서 노출되는 제2 희생층(152)을 제거하여, 상기 복수의 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 서포트층(156)을 노출시킨다. 그 후, 상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다.
도 22b를 참조하면, 상기 복수의 콘택홀(154H) 각각의 저면에서 상기 금속 실리사이드층(158)이 형성된 상태에서, 도 21d를 참조하여 설명한 바와 같은 방법으로 상기 희생 스페이서 패턴(150A)의 표면에 질화 박막(150N)을 형성한다.
도 22c를 참조하면, 도 21i를 참조하여 설명한 바와 같은 방법으로, 상기 콘택홀(154H) 내에 도전 물질을 채워 배리어막(162) 및 도전성 플러그(164)를 포함하는 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다.
상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 각각 질화 박막(150N)이 형성되어 있으므로, 상기 콘택홀(154H) 내에 상기 배리어막(162)을 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 응집 등에 의한 변형이 발생되는 것을 방지할 수 있다. 따라서, 후속 공정에서 상기 복수의 희생 스페이서 패턴(150A)을 제거하여 에어 스페이서를 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 제거 공정이 용이하게 되고, 균일한 윤곽을 가지는 에어 스페이서를 형성할 수 있다.
도 22d를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로 복수의 랜딩 패드(168A) 및 복수의 상부 공간(172)을 형성한다.
도 22e를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS41)를 형성한다.
상기 복수의 희생 스페이서 패턴(150A)을 제거하는 동안 상기 복수의 희생 스페이서 패턴(150A)의 표면에 형성된 질화 박막(150N)도 함께 제거되어, 상기 복수의 에어 스페이서(AS41)에서 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출될 수 있다.
그 후, 도 19a 내지 도 20d를 참조하여 설명한 공정들을 수행하여 반도체 소자(300) (도 20a 내지 도 20d 참조)를 형성한다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 20d에 예시한 반도체 소자(100, 200, 300)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300: 반도체 소자, 110: 기판, 116: 활성 영역, 122: 워드 라인, 132: 다이렉트 콘택, 140: 비트 라인 적층 구조, 142: 비트 라인, 144: 절연 캡핑 라인, 148: 절연 라이너, 150: 희생 스페이서, 152: 제2 희생층, 156: 서포트층, 158: 금속 실리사이드층, 160: 콘택 플러그, 168A: 랜딩 패드, 190: 캡핑막, 190L: 캡핑 라이너, AS11, AS21: 에어 스페이서, AS12, AS22: 확대된 에어 스페이서.

Claims (20)

  1. 복수의 활성 영역을 가지는 기판과,
    상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과,
    상기 복수의 활성 영역 위에서 제1 에어 스페이서 (air spacer)를 사이에 두고 상기 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인과,
    상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인과,
    상기 제1 에어 스페이서와 상기 제1 도전 라인과의 사이에서 상기 제1 도전 라인의 측벽을 덮는 제1 절연막과,
    상기 도전 패턴의 상기 제1 측벽을 덮는 제2 절연막과,
    상기 제2 에어 스페이서와 상기 제2 도전 라인과의 사이에서 상기 제2 도전 라인의 측벽을 덮는 제3 절연막을 포함하고,
    상기 도전 패턴을 중심으로 하여 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 도전 패턴의 양측에서 상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 제1 방향에 수직인 제2 방향을 따라 서로 다른 폭을 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나는 상기 제1 방향을 따라 가변적인 폭을 가지는 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에 상기 제1 방향을 따라 일렬로 배열되고 상기 도전 패턴을 포함하는 복수의 콘택 플러그와,
    상기 복수의 콘택 플러그 각각의 사이의 공간을 채우는 복수의 절연 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 복수의 콘택 플러그 및 상기 복수의 절연 패턴은 상기 제1 방향에 수직인 제2 방향에서 서로 다른 폭을 가지는 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판상에서 제1 방향으로 연장된 복수의 도전 라인과,
    제1 에어 스페이서 (air spacer) 및 제2 에어 스페이서를 사이에 두고 상기 복수의 도전 라인과 이격되어 있는 복수의 콘택 플러그와,
    상기 제1 에어 스페이서와 상기 복수의 도전 라인 중에서 선택되는 제1 도전 라인과의 사이에서 상기 제1 도전 라인의 측벽을 덮는 제1 절연막과,
    상기 복수의 콘택 플러그 각각의 측벽들 중 상기 제1 도전 라인에 대면하는 제1 측벽을 덮는 제2 절연막과,
    상기 제2 에어 스페이서와 상기 복수의 도전 라인 중에서 선택되는 제2 도전 라인과의 사이에서 상기 제2 도전 라인의 측벽을 덮는 제3 절연막을 포함하고,
    상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 복수의 콘택 플러그를 사이에 두고 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나는 그 길이 방향을 따라 폭이 일정하지 않은 것을 특징으로 하는 반도체 소자.
  14. 삭제
  15. 제12항에 있어서,
    상기 복수의 콘택 플러그를 중심으로 그 양측에서 상기 제1 에어 스페이서의 폭과 상기 제2 에어 스페이서의 폭은 서로 다른 것을 특징으로 하는 반도체 소자.
  16. 삭제
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  19. 삭제
  20. 삭제
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102094476B1 (ko) * 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102251816B1 (ko) * 2014-01-28 2021-05-13 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
KR102180050B1 (ko) * 2014-02-14 2020-11-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US10103060B2 (en) * 2015-06-18 2018-10-16 Globalfoundries Inc. Test structures for dielectric reliability evaluations
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
KR20180063755A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 소자
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102509322B1 (ko) * 2017-09-29 2023-03-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102444707B1 (ko) 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN110581103B (zh) * 2018-06-07 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR102476141B1 (ko) * 2018-12-14 2022-12-09 삼성전자주식회사 스페이서를 포함하는 반도체 소자 및 그 제조 방법
US20210217652A1 (en) * 2020-01-12 2021-07-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method of forming thereof
WO2021213130A1 (zh) * 2020-04-23 2021-10-28 长鑫存储技术有限公司 存储器的形成方法及存储器
CN113937058B (zh) * 2020-07-14 2023-01-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US11239111B1 (en) * 2020-09-29 2022-02-01 Nanya Technology Corporation Method of fabricating semiconductor device
CN113097150B (zh) * 2021-03-31 2022-04-12 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097065A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for tungsten/aluminum plug applications
JP2012074684A (ja) * 2010-09-03 2012-04-12 Elpida Memory Inc 半導体装置およびその製造方法
US20120126306A1 (en) * 2010-11-18 2012-05-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
US6551877B1 (en) * 2002-06-11 2003-04-22 Powerchip Semiconductor Corp. Method of manufacturing memory device
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US6881668B2 (en) * 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
US7419871B2 (en) 2006-04-25 2008-09-02 Micron Technology, Inc. Methods of forming semiconductor constructions
KR20080000831A (ko) 2006-06-28 2008-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
JP2010258215A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR101051577B1 (ko) 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20110023001A (ko) 2009-08-28 2011-03-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101087779B1 (ko) 2009-09-16 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8120179B2 (en) * 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same
JP2011129762A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101119156B1 (ko) 2010-03-09 2012-03-20 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US8461687B2 (en) 2010-04-06 2013-06-11 Samsung Electronics Co., Ltd. Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same
JP2012019035A (ja) 2010-07-07 2012-01-26 Elpida Memory Inc 半導体装置及びその製造方法
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20120025315A (ko) 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120057794A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR20120121795A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097065A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for tungsten/aluminum plug applications
JP2012074684A (ja) * 2010-09-03 2012-04-12 Elpida Memory Inc 半導体装置およびその製造方法
US20120126306A1 (en) * 2010-11-18 2012-05-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device

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Publication number Publication date
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