KR20120121795A - 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법은, 반도체 기판 상에 제1 도전 패턴을 형성하는 단계; 제1 도전 패턴의 측벽에 스페이서를 형성하는 단계; 스페이서 측벽에 스페이서와 식각 선택비가 상이한 희생막을 형성하는 단계; 제1 도전 패턴 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계; 및 희생막을 선택적으로 제거하여 제1 도전 패턴 및 제2 도전 패턴 사이에 에어 갭을 형성하는 단계를 포함한다.

Description

에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법{Method for manufacturing of semiconductor device having spacer with air gap}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM; Dynamic Random Access Memory) 소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 반도체 기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다. 트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 커패시터의 스토리지노드 전극 사이에는 스토리지노드콘택플러그가 배치된다. 또한 트랜지스터의 드레인영역은 비트라인콘택플러그를 통해 비트라인과 전기적으로 연결된다. 반도체 메모리 소자, 특히 20nm급 이하의 디램(DRAM; Dynamic Random Access Memory) 소자를 제조하는데 있어서, 비트라인과 스토리지노드 전극 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)에 의해 캐패시터의 정전용량을 확보하는데 어려움이 있다. 따라서 기생 캐패시턴스를 감소시켜 낮은 캐패시터의 정전용량에서도 동작할 수 있는 기술을 확보하는 것이 중요한 이슈가 되고 있다. 그러나 비트라인 및 스토리지노드콘택플러그 간의 기생 캐패시턴스를 낮추기가 용이하지 않고 한계에 다다른 실정이다. 비트라인 및 스토리지노드콘택플러그 간의 기생 캐패시턴스가 커지면 센싱 마진(sensing margin)을 감소시키는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인 및 스토리지노드콘택플러그 사이의 기생 캐패시턴스를 낮추어 낮은 캐패시터의 정전용량에서도 동작할 수 있는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 관점에 따른 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법은, 반도체 기판 상에 제1 도전 패턴을 형성하는 단계; 상기 제1 도전 패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 측벽에 상기 스페이서와 식각 선택비가 상이한 희생막을 형성하는 단계; 상기 제1 도전 패턴 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계; 및 상기 희생막을 선택적으로 제거하여 상기 제1 도전 패턴 및 제2 도전 패턴 사이에 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 에어 갭을 형성하는 단계 이후에, 상기 에어 갭의 상부를 밀폐시키는 캡핑막을 형성하는 단계를 더 포함할 수 있다.
상기 제1 도전 패턴은 스토리지노드콘택플러그를 포함하고, 상기 제2 도전 패턴은 비트라인을 포함한다.
상기 스페이서는 질화물을 포함하여 형성하는 것이 바람직하다.
상기 희생막은 500℃를 넘지 않는 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 것이 바람직하다.
상기 희생막은 20℃ ~ 40℃의 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 것이 바람직하다.
상기 희생막은 30Å ~ 50Å의 두께로 형성하는 것이 바람직하다.
상기 제2 도전 패턴을 형성하는 단계는, 상기 스페이서가 형성된 제1 도전 패턴 사이의 공간을 매립하는 금속막을 형성하는 단계; 및 상기 금속막을 리세스시켜 상기 제1 도전 패턴 사이의 공간을 일부 매립하는 제2 도전 패턴을 형성하는 단계를 포함한다.
상기 희생막은 암모니아(NH4OH) 용액 및 물(H20)을 1:5 vol% ~ 1: 30 vol%로 혼합한 희석된 암모니아 용액을 공급하여 제거하는 것이 바람직하다.
상기 희석된 암모니아 용액은 40℃보다 높은 온도로 공급하는 것이 바람직하다.
상기 희석된 암모니아 용액은 70℃를 넘지 않는 온도로 공급하는 것이 바람직하다.
상기 희석된 암모니아 용액은 40℃ ~ 70℃의 온도로 공급하는 것이 바람직하다.
본 발명의 다른 관점에 따른 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법은, 반도체 기판 상에 제1 도전 패턴을 형성하는 단계; 상기 제1 도전 패턴의 측벽에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서 측벽에 상기 제1 스페이서와 식각 선택비를 가지는 희생막을 형성하는 단계; 상기 희생막 측벽에 상기 희생막과 식각 선택비를 가지는 제2 스페이서를 형성하는 단계; 상기 제1 도전 패턴 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계; 및 상기 제1 및 제2 스페이서와 식각 선택비를 가지는 상기 희생막을 제거하여 상기 제1 도전 패턴 및 제2 도전 패턴 사이에 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판 상에 상기 제2 도전 패턴과 연결되는 실리사이드 금속막을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명에 따르면, 비트라인과 스토리지노드콘택플러그 사이에 에어 갭을 포함하는 스페이서 구조를 도입하여 에어 갭의 낮은 유전율로 기생 캐패시턴스를 감소시킬 수 있다. 또한 에어 갭을 형성하기 위한 습식식각공정에서 금속막에 손실을 미치지 않는 식각 용액을 도입함으로써 안정적으로 에어 갭을 형성할 수 있다.
도 1a는 본 발명의 실시예에 따라 형성된 반도체 소자의 평면도이다.
도 1b는 도 1b의 A-A'방향으로 잘라내어 나타내보인 단면도이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a는 본 발명의 실시예에 따라 형성된 반도체 소자의 평면도이다. 도 1b는 도 1b의 A-A' 방향으로 잘라내어 나타내보인 단면도이다.
도 1a 및 도 1b를 참조하면 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리막(105)이 형성된다. 활성 영역(110) 상에는 제1 랜딩플러그(115A) 및 제2 랜딩플러그(115B)가 형성되어 있다. 여기서 제1 랜딩플러그(115A) 상에는 스토리지노드콘택플러그(120A, 120B)가 배치되고 제2 랜딩플러그(115B) 상에는 비트라인(175, 180)이 형성된다. 비트라인(175, 180)은 매립 게이트(200)와 상호 교차하는 라인(line) 형상으로 배열된다. 스토리지노드콘택플러그(120A, 120B)는 비트라인(175, 180)에 의해 분리된다. 스토리지노드콘택플러그(120A, 120B) 사이에 매립되어 형성된다. 따라서 비트라인(175, 180)은 매립 비트라인으로 정의될 수 있다. 비트라인(175, 180) 상에는 캡핑막(190) 및 비트라인 하드마스크막(195)이 형성된다. 여기서 캡핑막(190) 및 비트라인 하드마스크막(195)은 질화물을 포함하여 형성된다. 비트라인(175, 180)에서 소자분리막(105)을 지나가는 부분의 외벽과 바닥면에는 제2 스페이서막(155B)이 배치되고, 제2 랜딩플러그(115B)와 접촉하는 부분에는 비트라인 외벽에 제1 스페이서막(155A)이 배치된다. 또한 제2 랜딩플러그(115B)과 비트라인(175, 180)의 사이에는 실리사이드 금속막(160)이 배치되어 있다. 다음에 비트라인(175, 180)과 스토리지노드콘택플러그(120A, 120B) 사이에는 제1 스페이서막(140A), 에어 갭(185) 및 제2 스페이서막(155A, 155B)가 형성되어 있다. 제1 및 제2 스페이서막은 질화물을 포함하여 형성된다. 스토리지노드콘택플러그(120A, 120B) 상에는 다마신 마스크(125)가 배치되어 있다.
상술한 반도체 소자에 의하면 스토리지노드콘택플러그(120A, 120B) 및 제1 또는 제2 비트라인(175, 180) 사이에 에어 갭(185)을 포함하는 스페이서 구조를 배치함으로써 스토리지노드콘택플러그 및 비트라인 사이의 기생 캐패시턴스를 감소시킬 수 있다.
이하 도 1의 반도체 소자를 형성하기 위한 구체적인 실시예를 도면을 참조하여 설명하기로 한다.
도 2 내지 도 13은 본 발명의 실시예에 따른 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(100) 상에 소자분리막(105)을 형성한다. 반도체 기판(100) 상에 형성된 소자분리막(105)에 의해 활성 영역(110)이 정의된다. 비록 도면에 도시하지는 않았지만 반도체 기판(100) 내에 매립 게이트(도 1a의 200 참조)를 형성하는 공정을 진행할 수 있다. 다음에 활성 영역(110)의 표면상에 랜딩플러그를 형성한다. 랜딩플러그는 이후 형성될 스토리지노드 콘택플러그와 연결될 제1 랜딩플러그(115A) 및 비트라인과 연결될 제2 랜딩플러그(115B)를 포함한다. 여기서 제1 및 제2 랜딩플러그(115A, 115B)는 소자분리막(105)보다 먼저 형성할 수도 있다. 예를 들어, 반도체 기판(100) 상에 먼저 제1 도전막을 형성하고, 제1 도전막을 선택적으로 식각하여 제1 및 제2 랜딩플러그(115A, 115B)를 형성한다. 여기서 제1 도전막은 폴리실리콘막으로 형성할 수 있다. 다음에 제1 및 제2 랜딩플러그(115A, 115B)를 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 소자분리용 트렌치를 형성하고, 소자분리용 트렌치를 절연물질로 매립하여 소자분리막(105)을 형성할 수 있다.
다음에 제1 및 제2 랜딩플러그(115A, 115B)를 포함하는 반도체 기판(100) 전면에 제2 도전막(120)을 형성한다. 제2 도전막(120)은 폴리실리콘막을 포함하여 형성할 수 있다. 계속해서 제2 도전막(120) 상에 다마신 마스크(125)를 형성한다. 다마신 마스크(125)는 제2 도전막(120)의 표면을 일부 노출시키는 개구부(130')를 포함한다. 다마신 마스크(125)의 개구부(130')에 의해 노출된 부분은 이후 비트라인이 형성될 영역을 정의한다. 이러한 다마신 마스크(125)는 질화물을 포함하여 형성할 수 있으며, 600Å ~ 800Å의 두께로 형성한다.
도 3을 참조하면, 다마신 마스크(125)를 식각마스크로 제2 도전막(120)의 노출 부분을 식각하여 스토리지노드 콘택플러그(120A, 120B)를 형성한다. 스토리지노드 콘택플러그(120A, 120B)는 소자분리막(105) 및 제2 랜딩플러그(115B)의 표면을 노출시키는 비트라인용 트렌치(135)를 포함한다. 이 경우 스토리지노드 콘택플러그(120A, 120B)를 형성하기 위해 식각 공정을 진행하는 과정에서 소자분리막(105) 및 제2 랜딩플러그(115B)의 표면으로부터 제1 깊이(137)만큼 더 식각될 수도 있다.
도 4를 참조하면, 스토리지노드 콘택플러그(120A, 120B)의 측벽을 포함하는 반도체 기판(100) 전면에 스페이서 물질막(140)을 형성한다. 스페이서 물질막(140)은 증착 방식으로 형성하며, 스토리지노드 콘택플러그(120A, 120B)의 측벽과 소자분리막(105) 및 제2 랜딩플러그(115B)의 노출면 및 다마신 마스크(125)의 노출면 상에 형성한다. 스페이서 물질막(140)은 질화물층을 포함하여 형성하며, 20Å ~ 50Å의 두께로 형성한다.
도 5를 참조하면, 제2 랜딩플러그(115B)의 표면을 선택적으로 노출시킨다. 이를 위해 도면에 비록 도시하지는 않았지만, 제2 랜딩플러그(115B)가 배치된 비트라인용 트렌치(135)만 선택적으로 노출시키는 제1 비트라인콘택마스크를 형성한다. 제1 비트라인콘택마스크는 포토레지스트막으로 형성할 수 있다. 제1 비트라인콘택마스크는 제1 랜딩플러그(115A) 및 소자분리막(105)을 포함하는 제1 영역(138)은 차단하면서 제2 랜딩플러그(115B)를 포함하는 제2 영역(139)을 선택적으로 노출시킨다. 다음에 제2 영역(139)의 노출된 스페이서 물질막(도 4의 140 참조)을 식각하여 제2 랜딩플러그(115B)의 표면을 노출시킨다. 계속해서 제2 랜딩플러그(115B)의 노출된 부분을 리세스시켜 제2 랜딩플러그(115B) 내에 제1 깊이(d1)의 홈(145)을 형성한다. 여기서 제2 영역(139)은 제1 비트라인콘택마스크에 의해 차단되어 있어 식각에 의한 영향을 받지 않는다. 그리고 제1 비트라인콘택마스크는 제거한다. 그러면 스페이서 물질막(140)은 제1 영역(138)의 스토리지노드콘택플러그(120A, 120B)의 측벽, 소자분리막(105) 및 다마신마스크(125) 위에 잔류하는 제1 스페이서막(140A)이 된다.
도 6을 참조하면, 반도체 기판(100) 전면에 희생막(150)을 형성한다. 희생막(150)은 폴리실리콘 또는 폴리머 계열의 유기 화합물을 이용하여 할 수 있다. 여기서 희생막(150)은 제2 랜딩플러그(115B) 내에 형성된 홈(145)의 표면 형상을 따라 형성된다. 이 경우 희생막(150)은 저온의 증착방식을 이용하여 형성할 수 있다. 희생막(150)은 500℃를 넘지 않는 낮은 온도에서 형성하며, 바람직하게는 20℃ ~ 40℃의 낮은 온도에서 형성하는 것이 바람직하다.
희생막(150)을 20℃ ~ 40℃의 낮은 온도에서 형성하면 폴리실리콘의 경우 비정질 상태로 형성되며, 50Å의 두께를 넘지 않게 형성할 수 있다. 희생막(150)의 두께는 바람직하게는 30Å ~ 50Å의 두께로 형성한다. 여기서 희생막(150)이 30Å의 두께보다 얇게 증착되면 이후 화학용액을 이용한 리세스 공정에서 희생막(150)이 손실되고 제1 스페이서막(140A)까지 손상되어 터널링(tunneling) 효과가 발생함에 따라 스토리지노드콘택플러그(120A, 120B)에 불량을 유발할 수 있다. 이에 따라 희생막(150)은 적어도 30Å보다 두꺼운 두께로 형성하는 것이 바람직하다. 또한 희생막(150)을 50Å보다 두꺼운 두께로 형성하게 되면 비트라인용 트렌치(135)의 폭이 좁아짐에 따라 비트라인 도전막이 형성될 공간이 좁아져 바닥면까지 매립하기 어려운 문제가 있다.
이에 따라 희생막(150)은 30Å ~ 50Å의 두께로 형성하는 것이 바람직하다. 이를 위해 희생막(150)은 500℃를 넘지 않는 낮은 온도에서 형성한다. 희생막(150)을 500℃가 넘는 온도에서 형성하면 폴리실리콘의 성장 속도가 증가함에 따라 50Å보다 두꺼운 두께로 형성되기 때문이다. 또한 폴리실리콘을 형성하기 위해 500℃가 넘는 온도에서 진행하면 폴리실리콘은 결정상태로 형성된다. 결정상태로 폴리실리콘이 형성되면 이후 희생막을 선택적으로 제거하기 위한 리세스 공정에서 폴리실리콘의 결정방향에 따라 식각 특성이 차이가 발생하여 균일하게 리세스되기 어려운 문제가 있다. 이에 따라 폴리실리콘은 500℃가 넘지 않는 낮은 온도에서 비정질상태로 형성하는 것이 바람직하다.
도 7을 참조하면, 에치백(etch back) 공정을 진행하여 희생막(150)을 스토리지노드콘택플러그(120A, 120B)의 측벽에 잔류시킨다. 에치백 공정은 습식식각용액을 마스크 없이 공급하여 수행한다. 그러면 측면 방향보다 수직 방향의 식각속도가 빠른 특성에 의해 제1 스페이서막(140A)의 상부면, 비트라인용 트렌치(135)의 바닥면을 덮고 있는 희생막(150)이 제거된다. 이에 따라 희생막(150)은 스토리지노드콘택플러그(120A, 120B)의 측벽에 스페이서 형태로 잔류되고, 제2 랜딩플러그(115B)의 표면을 포함하는 홈(145)을 노출시킨다. 여기서 습식식각용액은 폴리실리콘을 선택적으로 식각시키는 식각용액을 공급하여 진행한다.
도 8을 참조하면, 스페이서 형태로 형성된 희생막(150)의 측벽에 제2 스페이서막(155A, 155B)을 형성한다. 제2 스페이서막(155A, 155B)은 질화물을 포함하여 형성할 수 있다. 이를 위해 희생막(150)이 형성된 반도체 기판(100) 상에 스페이서 물질막을 형성한다. 다음에 스페이서 식각 공정을 진행하여 희생막(150)의 측벽에 제2 스페이서막(155A, 155B)을 형성한다. 제2 스페이서막(155A, 155B)은 20Å ~ 70Å의 두께로 형성한다. 스페이서 식각 공정은 도면에 비록 도시하지는 않았지만, 제2 랜딩플러그(115B)가 배치된 제2 영역(138)을 선택적으로 노출시키는 제2 비트라인콘택마스크를 형성한다. 제2 비트라인콘택마스크는 포토레지스트막으로 형성할 수 있다. 제2 비트라인콘택마스크는 제1 영역(138)은 차단하면서 제2 영역(139)을 선택적으로 노출시킨다. 그리고 제2 비트라인콘택마스크를 이용한 스페이서 식각 공정을 진행하면, 제1 영역(138)에 형성된 제2 스페이서막(155B)은 제2 스페이서막(155B) 아래에 제1 스페이서막(140A)이 남아 있어 바닥면에 소정 두께가 잔류하지만 제2 영역(139)의 제2 스페이서막(155A)은 바닥면이 식각되어 제2 랜딩플러그(115B)의 표면이 노출된다. 이에 따라 제2 영역(139)의 제2 스페이서막(155A)은 희생막(150)을 둘러싸는 형태로 형성된다. 그리고 제2 비트라인콘택마스크는 제거한다.
도 9를 참조하면, 제2 영역(139)의 노출된 제2 랜딩플러그(115B) 상에 실리사이드 금속막(160)을 형성한다. 이를 위해 반도체 기판(100) 상에 티타늄(Ti) 및 티타늄질화물(TiN)의 적층 구조로 이루어진 금속막을 형성한다. 금속막은 30Å ~ 100Å의 두께로 형성할 수 있다. 다음에 금속막이 형성된 반도체 기판(100) 상에 열처리 공정을 진행한다. 열처리 공정은 어닐(annealing) 공정으로 진행할 수 있다. 어닐 공정을 진행하면 폴리실리콘을 포함하는 제2 랜딩플러그(115B)의 표면과 직접 접촉하고 있는 티타늄(Ti) 및 티타늄질화물(TiN)의 적층 구조로 이루어진 금속막 사이에 실리사이드(silicide) 반응이 발생하여 실리사이드 금속막(160)이 형성된다. 여기서 실리사이드 금속막(160)은 티타늄실리사이드(TiSix)를 포함한다.
실리사이드 금속막(160)을 형성한 다음, 세정 공정을 진행하여 실리사이드 반응을 하지 않은 티타늄(Ti) 및 티타늄질화물(TiN)을 제거한다. 세정 공정은 황산 용액을 포함하는 SPM(Sulfuric acid peroxide mixture) 용액 또는 암모니아(NH4OH) 용액, 과산화수소(H2O2) 및 물(H2O)을 혼합한 SC-1(standard clean-1)용액을 이용하여 진행할 수 있다. 이러한 세정 공정으로 티타늄(Ti) 및 티타늄질화물(TiN)이 제거되고 도 9에 도시한 바와 같이, 제2 영역(138)의 바닥면에 실리사이드 금속막(160)이 남게 된다.
도 10을 참조하면, 반도체 기판(100) 상에 비트라인 도전막(170)을 형성한다. 비트라인 도전막(170)은 텅스텐(W)을 포함하여 형성할 수 있다. 여기서 비트라인 도전막(170)은 비트라인용 트렌치(도 9의 135 참조)를 모두 매립할 수 있을 정도의 두께로 형성한다.
도 11을 참조하면, 비트라인 도전막(도 10의 170 참조)을 리세스시켜 비트라인용 트렌치(135)를 일부 매립하는 제1 비트라인(175) 및 제2 비트라인(180)을 형성한다. 이를 위해 먼저 비트라인 도전막(170)이 형성된 반도체 기판(100) 상에 평탄화 공정을 진행한다. 평탄화 공정은 비트라인 도전막(170)을 균일한 두께로 리세스 시키기 위해 비트라인 도전막(170)의 표면을 연마하는 공정이다. 이러한 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing) 방식으로 진행할 수 있다. 다음에 평탄화 공정으로 표면이 연마된 비트라인 도전막(170)을 표면으로부터 일정 깊이만큼 리세스시켜 제1 비트라인(175) 및 제2 비트라인(180)을 형성한다. 여기서 제2 비트라인(180)의 실리사이드 금속막(160)과 접촉하고 있는 부분(C)은 제2 랜딩플러그(115B)내에 형성된 홈(도 9의 145)의 깊이까지 채워짐에 따라 제1 비트라인(175)의 제2 소자분리막(105)을 지나가는 부분(D)보다 상대적으로 비트라인의 길이가 증가한다. 이 경우 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 이러한 리세스 공정에 의해 비트라인용 트렌치(135) 상부의 희생막(150)의 표면을 포함하는 'A' 부분이 노출된다.
도 12를 참조하면, 희생막(도 11의 150 참조)을 선택적으로 리세스하여 제거한다. 이에 따라 스토리지노드콘택플러그(120A, 120B)와 제1 및 제2 비트라인(175, 180) 사이에 에어 갭(185)이 형성된다. 희생막(150)은 습식식각방식으로 제거할 수 있다. 희생막(150)을 제거하기 위한 습식식각방식은 고온의 희석된 암모니아(NH4OH) 용액(DAM; Diluted ammonia)을 공급하여 진행할 수 있다. 이를 위해 암모니아(NH4OH) 용액 및 물(H20)을 1:5 vol% ~ 1: 30 vol%로 혼합한 희석된 암모니아 용액을 형성하며, 40℃ ~ 70℃의 고온의 온도로 공급하여 진행한다. 희석된 암모니아(DAM) 용액이 40℃를 넘지 않은 상태에서 공급하면 희생막(150)의 리세스되지 않으므로 40℃를 넘는 고온의 온도로 공급하는 것이 바람직하다. 또한 희석된 암모니아(DAM) 용액을 70℃가 넘는 상태에서 공급하면 양산성이 감소함에 따라 희생막(150)을 리세스 시킬 수 있는 농도를 맞추기 어려운 문제가 있다. 이에 따라 희생막(150)을 선택적으로 리세스시켜 제거하기 위해 40℃ ~ 70℃ 사이의 온도로 공급하여 진행하는 것이 바람직하다. 이 경우 희석된 암모니아(DAM) 용액은 점도(viscosity)가 다른 세정용액에 비해 상대적으로 낮아 좁은 폭을 가지는 패턴에서도 효과적으로 침투하여 식각이 진행될 수 있다.
한편, 에어 갭을 포함하는 스페이서 구조로 질화물층 및 질화물층 사이에 금속막을 도입하거나 산화물층 및 질화물층 사이에 금속막이 배치된 구조를 도입 할 수도 있다. 이 경우 에어 갭을 형성하기 위해서는 SPM 용액 또는 SC-1용액을 이용하여 금속막을 선택적으로 리세스시켜 제거하게 된다. 여기서 비트라인에 대해 식각 배리어 역할을 하는 질화물 또는 산화물 또는 질화물/산화물의 이중층은 일반적으로 20Å ~ 30Å의 얇은 두께로 형성하게 된다. 상기 식각 배리어를 30Å이 넘는 두께로 형성하게 되면 비트라인을 매립할 수 있는 비트라인용 트렌치의 폭이 좁아져 바닥면까지 완전하게 메울 수 없으므로 30Å이 넘지 않게 형성하고 있다. 그러나 식각 배리어를 20Å ~ 30Å의 얇은 두께로 형성하게 되면 비트라인콘택플러그에 질화물층을 증착한 다음 비트라인용 트렌치를 형성하기 위한 식각 공정에서 질화물의 손실이 발생하게 된다. 이와 같이 질화물의 손실이 발생한 상태에서 금속막을 제거하기 위해 도입하는 식각용액인 SPM 용액 또는 SC-1용액을 적용하면 손실된 질화물을 통해 식각용액이 침투하여 비트라인에 손실을 유발하게 된다.
즉, 산화물층 및 질화물층 사이에 금속막이 배치된 구조를 도입하거나 SPM 용액 또는 SC-1용액을 이용하는 경우 금속(metal)에 대해서도 식각 반응이 나타나는 반면, 본 발명에 따른 희석된 암모니아(DAM) 용액은 폴리실리콘에 대해서만 선택적으로 식각이 진행되고 금속(metal)에 대해서는 식각이 이루어지지 않는다. 이에 따라 희생막(150)을 제거할 때 제1 스페이서막(140A), 제2 스페이서막(155A), 제1 및 제2 비트라인(175, 180) 및 다마신마스크(125)는 폴리실리콘을 포함하는 희생막(150)과 희석된 암모니아(DAM) 용액에 대해 식각 선택비를 가지므로 손실되지 않는다. 아울러 또한 스토리지노드콘택플러그(120A, 120B)는 다마신마스크(125)에 의해 보호되므로 희생막(150)을 제거하는 과정에서도 손실이 발생하지 않는다. 이에 따라 다른 막들에 손상을 미치지 않으면서 안정적으로 희생막(150)을 제거할 수 있다.
도 13을 참조하면, 제1 및 제2 비트라인(175, 180), 제1 스페이서막(140A) 및 제2 스페이서막(155A) 상에 캡핑막(190)을 형성한다. 캡핑막(190)은 에어 갭(185)에 의해 제1 및 제2 비트라인(175, 180)이 들뜨거나(lifting) 후속 스토리지노드를 형성하기 위한 콘택홀 식각 공정에서 에어 갭(185)이 손상되는 것을 방지하는 역할을 한다. 캡핑막(190)은 제1 및 제2 비트라인(175, 180)과 식각 선택비가 다른 절연물질로 형성하는 것이 바람직하다. 캡핑막(190)은 저온에서 형성한 질화물을 포함하여 형성할 수 있다. 여기서 캡핑막(190)은 제1 및 제2 비트라인(175, 180)이 일부 매립하고 있는 비트라인용 트렌치(도 12의 135)의 나머지 부분을 모두 매립하는 두께로 형성한다. 이에 따라 에어 갭(185) 상에도 캡핑막(190)이 형성됨에 따라 에어 갭(185)의 상부로부터 100Å ~ 500Å의 깊이만큼 캡핑막(190)으로 채워져 에어 갭(185)을 밀폐한다. 다음에 캡핑막(190) 위에 비트라인 하드마스크막(195)으로 질화물층을 형성하고 연마하여 비트라인 하드마스크막(195)의 표면을 평탄화한다. 비트라인 하드마스크막(195)의 표면은 화학적기계적연마(CMP) 방식으로 진행할 수 있다.
본 발명에 따르면 스토리지노드콘택플러그(120A, 120B) 및 제1 및 제2 비트라인(175, 180) 사이에는 제1 스페이서막(140A), 에어 갭(185) 및 제2 스페이서막(155A) 순서로 배치된다. 이와 같이 스토리지노드콘택플러그(120A, 120B)과 제1 또는 제2 비트라인(175, 180) 사이에 에어 갭(185)을 형성함으로써 유전율을 감소시킴에 따라 스토리지노드콘택플러그(120A, 120B)와 제1 및 제2 비트라인(175, 180) 사이의 기생 캐패시턴스를 감소시킬 수 있다.
100 : 반도체 기판 105 : 소자분리막
110 : 활성 영역 115A, 115B : 제1 및 제2 랜딩플러그
125 : 다마신 마스크 120A, 120B : 스토리지노드 콘택플러그
140A : 제1 스페이서막 150 : 희생막
155A, 155B : 제2 스페이서막 160 : 실리사이드 금속막
175 : 제1 비트라인 180 : 제2 비트라인
185 : 에어 갭 190 : 캡핑막

Claims (25)

  1. 반도체 기판 상에 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 측벽에 상기 스페이서와 식각 선택비가 상이한 희생막을 형성하는 단계;
    상기 제1 도전 패턴 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계; 및
    상기 희생막을 선택적으로 제거하여 상기 제1 도전 패턴 및 제2 도전 패턴 사이에 에어 갭을 형성하는 단계를 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 에어 갭을 형성하는 단계 이후에, 상기 에어 갭의 상부를 밀폐시키는 캡핑막을 형성하는 단계를 더 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 도전 패턴은 스토리지노드콘택플러그를 포함하고, 상기 제2 도전 패턴은 비트라인을 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 스페이서는 질화물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 희생막은 500℃를 넘지 않는 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 희생막은 20℃ ~ 40℃의 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 희생막은 30Å ~ 50Å의 두께로 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제2 도전 패턴을 형성하는 단계는,
    상기 스페이서가 형성된 제1 도전 패턴 사이의 공간을 매립하는 금속막을 형성하는 단계; 및
    상기 금속막을 리세스시켜 상기 제1 도전 패턴 사이의 공간을 일부 매립하는 제2 도전 패턴을 형성하는 단계를 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 희생막은 암모니아(NH4OH) 용액 및 물(H20)을 1:5 vol% ~ 1: 30 vol%로 혼합한 희석된 암모니아 용액을 공급하여 제거하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 희석된 암모니아 용액은 40℃보다 높은 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 희석된 암모니아 용액은 70℃를 넘지 않는 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 희석된 암모니아 용액은 40℃ ~ 70℃의 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  13. 반도체 기판 상에 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 측벽에 상기 제1 스페이서와 식각 선택비를 가지는 희생막을 형성하는 단계;
    상기 희생막 측벽에 상기 희생막과 식각 선택비를 가지는 제2 스페이서를 형성하는 단계;
    상기 제1 도전 패턴 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계; 및
    상기 제1 및 제2 스페이서와 식각 선택비를 가지는 상기 희생막을 제거하여 상기 제1 도전 패턴 및 제2 도전 패턴 사이에 에어 갭을 형성하는 단계를 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 반도체 기판 상에 상기 제2 도전 패턴과 연결되는 실리사이드 금속막을 형성하는 단계를 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  15. 제13항에 있어서,
    상기 에어 갭을 형성하는 단계 이후에, 상기 에어 갭의 상부를 밀폐시키는 캡핑막을 형성하는 단계를 더 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  16. 제13항에 있어서,
    상기 제1 도전 패턴은 스토리지노드콘택플러그를 포함하고, 상기 제2 도전 패턴은 비트라인을 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  17. 제13항에 있어서,
    상기 제1 스페이서 또는 제2 스페이서는 질화물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  18. 제13항에 있어서,
    상기 희생막은 500℃를 넘지 않는 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  19. 제13항에 있어서,
    상기 희생막은 20℃ ~ 40℃의 온도에서 형성한 폴리실리콘 또는 폴리머계의 유기 화합물을 포함하여 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  20. 제13항에 있어서,
    상기 희생막은 30Å ~ 50Å의 두께로 형성하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  21. 제13항에 있어서,
    상기 제2 도전 패턴을 형성하는 단계는,
    상기 제1 스페이서, 희생막 및 제2 스페이서가 형성된 제1 도전 패턴 사이의 공간을 매립하는 금속막을 형성하는 단계; 및
    상기 금속막을 리세스시켜 상기 제1 도전 패턴 사이의 공간을 일부 매립하는 제2 도전 패턴을 형성하는 단계를 포함하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  22. 제13항에 있어서,
    상기 희생막은 암모니아(NH4OH) 용액 및 물(H20)을 1:5 vol% ~ 1: 30 vol%로 혼합한 희석된 암모니아 용액을 공급하여 제거하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  23. 제22항에 있어서,
    상기 희석된 암모니아 용액은 40℃보다 높은 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  24. 제13항에 있어서,
    상기 희석된 암모니아 용액은 70℃를 넘지 않는 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
  25. 제13항에 있어서,
    상기 희석된 암모니아 용액은 40℃ ~ 70℃의 온도로 공급하는 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법.
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