KR101907070B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 반도체 장치의 집적도가 증가하더라도 실리사이드막에 의한 콘택저항 감소가 용이한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 활성영역을 갖는 기판; 상기 활성영역의 표면에 형성된 실리사이드막; 상기 실리사이드막과 상기 기판이 식각되어 형성된 트렌치; 상기 트렌치 내부에 형성된 매립게이트; 상기 기판 전면에 형성된 층간절연막; 및 상기 층간절연막에 형성되어 상기 실리사이드막을 노출시키는 오픈영역을 포함하는 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 콘택플러그를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치 예컨대, 디램(DRAM)은 다수의 구성요소들이 적층된 다층구조를 갖고, 이들을 연결하기 위하여 다수의 콘택플러그를 구비하고 있다. 통상적으로 콘택플러그는 소정의 구조물이 형성된 기판 상에 형성된 절연막을 선택적으로 식각하여 소정의 구조물을 노출시키는 오픈영역을 형성한 이후에 오픈영역 내부에 도전물질을 매립하는 일련의 공정과정을 통해 형성된다.
하지만, 종래기술에서는 반도체 장치의 집적도가 증가함에 따라 오픈영역의 선폭(또는 면적)도 지속적으로 감소하기 때문에 콘택플러그와 콘택플러그가 접하는 구조물 사이의 콘택면적이 감소하여 콘택저항이 증가하는 문제점이 있다. 이를 해결하기 위하여 오픈영역을 형성한 이후에 콘택플러그와 접하는 구조물 표면에 실리사이드막을 형성하고, 실리사이드막 상에 도전물질을 형성하는 방법으로 콘택저항을 감소시키는 기술이 도입되었다.
종래기술에서 콘택저항을 감소시키기 위한 실리사이드막은 콘택플러그와 접할 구조물을 포함한 기판 상에 절연막을 형성하고, 절연막을 선택적으로 식각하여 오픈영역을 형성한 이후 오픈영역을 포함한 구조물 표면을 따라 금속막을 형성하고, 열처리를 실시하여 구조물 표면에 실리사이드막을 형성한 다음, 열처리 이후 반응하지 않고 잔류하는 금속막을 제거하는 일련의 공정과정을 통해 형성된다.
그러나, 종래기술에서 오픈영역에 의하여 노출된 구조물 표면 전체에 실리사이드막이 형성되는 것이 이상적이나, 집적도가 증가함에 따른 오픈영역의 면적(또는 선폭) 감소 및 종횡비 증가로 인하여 실제 실리사이드막 형성시 노출된 구조물 표면 일부에만 실리사이드막이 형성되거나, 심할 경우 실리사이드막이 형성되지 않는 문제점이 있다. 이는 오픈영역의 면적 감소 및 종횡비 증가로 인해 오픈영역의 저면(즉, 오픈영역에 의해 노출된 구조물의 표면)에 균일하고 충분한 두께를 갖는 금속막을 증착하기 어렵기 때문이다. 또한, 오픈영역의 종횡비에 의한 단차피복성을 고려하여 금속막 증착방법이 제한되기 때문에 반도체 장치의 생산성이 저하되는 문제점도 있다.
또한, 실리사이드막 형성공정은 열처리를 필연적으로 수반하기 때문에 기형성된 구조물에 대한 열적 부담이 증가하는 문제점이 있다.
본 발명의 실시예는 반도체 장치의 집적도가 증가하더라도 실리사이드막에 의한 콘택저항 감소가 용이한 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 활성영역을 갖는 기판; 상기 활성영역의 표면에 형성된 실리사이드막; 상기 실리사이드막과 상기 기판이 식각되어 형성된 트렌치; 상기 트렌치 내부에 형성된 매립게이트; 상기 기판 전면에 형성된 층간절연막; 및 상기 층간절연막에 형성되어 상기 실리사이드막을 노출시키는 오픈영역을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 활성영역을 갖는 기판을 제공하는 단계; 상기 활성영역 표면에 실리사이드막을 형성하는 단계; 상기 실리사이드막 및 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 매립게이트를 형성하는 단계; 상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 실리사이드막을 노출시키는 오픈영역을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 제1영역과 제2영역을 갖는 기판의 각 영역에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 제1영역의 활성영역 표면에 실리사이드막을 형성하는 단계; 상기 실리사이드막 및 상기 제1영역의 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 매립게이트를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 실리사이드막을 노출시키는 오픈영역을 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 오픈영역을 형성하기 이전에 실리사이드막을 형성함으로써, 오픈영역의 선폭 및 종횡비에 관계없이 실리사이드막을 이용하여 콘택저항을 감소시킬 수 있다. 또한, 오픈영역의 종횡비에 의한 단차피복성을 고려할 필요가 없기 때문에 금속막 증착방법이 제한되지 않아 생산성을 향상시킬 수 있다.
또한, 본 기술은 매립게이트와 같은 소정의 구조물이 형성되기 이전에 실리사이드막을 형성함으로써, 실리사이드막을 형성하기 위한 열처리에 대한 부담을 경감시킬 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도.
도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도.
도 2a 내지 도 2b는 도 1a에 도시된 구조를 갖는 반도체 장치를 제조하기 위한 제조방법의 일례를 도시한 공정단면도.
도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도.
도 2a 내지 도 2b는 도 1a에 도시된 구조를 갖는 반도체 장치를 제조하기 위한 제조방법의 일례를 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예들은 반도체 장치의 집적도가 증가하여 오픈영역의 면적(또는 선폭)이 감소하고, 오픈영역의 종횡비가 증가하더라도 실리사이드막을 이용한 콘택저항 감소가 용이한 도전구조물(예컨대, 콘택플러그, 도전라인등)을 포함하는 반도체 장치 및 그 제조방법을 제공한다. 구체적으로, 본 발명의 실시예들에 따른 반도체 장치는 활성영역을 갖는 기판, 활성영역의 표면에 형성된 실리사이드막, 실리사이드막과 기판이 식각되어 형성된 트렌치, 트렌치 내부에 형성된 매립게이트 및 기판 전면에 형성되어 실리사이드막을 노출시키는 오픈영역을 구비한 절연막을 포함할 수 있다.
이하의 실시예들에서는 집적도 증가에 따른 콘택저항 증가 문제가 가장 큰 이슈(issue)인 트랜지스터의 접합영역(즉, 소스/드레인영역)에 접하는 콘택플러그(예컨대, 비트라인 콘택플러그, 스토리지노드 콘택플러그 등)를 예시하여 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1a에 도시된 바와 같이, 기판(101)에 활성영역을 정의하는 소자분리막(102)이 형성되어 있다. 소자분리막(102)은 STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있고, 소자분리막(102)에 의하여 정의된 활성영역은 섬형태 또는 라인형태일 수 있다.
기판(101) 표면에는 실리사이드막(106)이 형성되어 있다. 실리사이드막(106)은 기판(101)과 도전구조물 사이의 콘택저항을 감소시키는 역할을 수행하는 것으로, 티타늄실리사이드막 또는 코발트실리사이드막일 수 있다. 물론, 반도체 장치가 요구하는 특성에 따라 실리사이드막(106)은 티타늄실리사이드막 또는 코발트실리사이드막 이외의 물질일 수도 있다.
기판(101)에는 다수의 매립게이트가 형성되어 있다. 매립게이트는 실리사이드막(106)과 기판(101)을 식각하여 형성된 트렌치(103), 트렌치(103) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(103)를 일부 매립하는 게이트전극(104) 및 게이트전극(104) 상에서 나머지 트렌치(103)를 매립하는 실링막(105)을 포함할 수 있다. 게이트전극(104)은 실리콘막과 같은 반도체막, 금속을 포함하는 금속성막 또는 이들이 적층막일 수 있고, 실링막(105)은 절연막일 수 있다. 소자분리막(102) 및 매립게이트에 의하여 그 형태가 정의된 실리사이드막(106) 아래 기판(101)에는 실리사이드막(106) 저면에 접하는 접합영역(미도시)이 형성되어 있다.
기판(101) 상에는 실리사이드막(106)과 접하는 도전라인, 도전라인을 포함한 기판(101) 전면을 덮는 절연막(108), 절연막(108)을 관통하여 도전라인 양측이 위치하는 실리사이드막(106)을 노출시키는 오픈영역(112) 및 오픈영역(112)에 매립된 콘택플러그(113)가 형성되어 있다. 도전라인은 비트라인일 수 있으며, 실리사이드막(106)과 접하는 비트라인도전막(109), 비트라인도전막(109) 상에 형성된 비트라인하드마스크막(110) 및 비트라인도전막(109)과 비트라인하드마스크막(110) 측벽에 형성된 비트라인스페이서(111)를 포함할 수 있다. 콘택플러그(113)는 스토리지노드콘택플러그일 수 있으며, 오픈영역(112)은 홀타입일 수 있다.
상술한 구조를 갖는 반도체 장치는 소자분리막(102)과 매립게이트에 의하여 그 형태가 정의된 실리사이드막(106)이 콘택플러그(113)와 기판(101) 사이에서 설계된 콘택면적 전체를 덮는 구조를 갖기 때문에 오픈영역(112)의 면적 및 종횡비와는 관계없이 콘택플러그(113)와 기판(101) 사이의 콘택저항을 감소시킬 수 있다. 즉, 오픈영역(112)이 노출시키는 면적과 실리사이드막(106)의 면적이 동일하거나, 또는 오픈영역(112)이 노출시키는 면적보다 실리사이드막(106)의 면적이 더 크기 때문에 콘택플러그(113)와 기판(101) 사이의 콘택저항을 용이하게 감소시킬 수 있다.
도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도이다.
도 1b에 도시된 바와 같이, 기판(201)에 활성영역을 정의하는 소자분리막(202)이 형성되어 있고, 기판(201) 표면에는 실리사이드막(206)이 형성되어 있다. 실리사이드막(206)은 기판(201)과 도전구조물 사이의 콘택저항을 감소시키는 역할을 수행하는 것으로, 티타늄실리사이드막 또는 코발트실리사이드막일 수 있다. 물론, 반도체 장치가 요구하는 특성에 따라 실리사이드막(206)은 티타늄실리사이드막 또는 코발트실리사이드막 이외의 물질일 수도 있다.
기판(201)에는 다수의 매립게이트가 형성되어 있다. 매립게이트는 실리사이드막(206)과 기판(201)을 식각하여 형성된 트렌치(203), 트렌치(203) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(203)를 일부 매립하는 게이트전극(204) 및 게이트전극(204) 상에서 나머지 트렌치(203)를 매립하는 실링막(205)을 포함할 수 있다. 소자분리막(202) 및 매립게이트에 의하여 그 형태가 정의된 실리사이드막(206) 아래 기판(201)에는 실리사이드막(206) 저면에 접하는 접합영역(미도시)이 형성되어 있다.
기판(201) 전면을 덮는 절연막(208)에는 활성영역 양측에 위치한 실리사이드막(206)을 노출시키는 제1오픈영역(209)과 활성영역 중앙에 위치한 실리사이드막(206)을 노출시키는 제2오픈영역(211)이 형성되어 있다. 제1오픈영역(209)은 홀타입일 수 있으며, 콘택플러그(210)가 매립되어 있고, 제2오픈영역(211)은 라인타입일 수 있으며, 도전라인이 매립되어 있다. 콘택플러그(210)는 스토리지노드콘택플러그일 수 있고, 도전라인은 비트라인일 수 있다. 도전라인은 제2오픈영역(211)의 측벽에 형성된 비트라인스페이서(212), 실리사이드막(206)에 접하여 제2오픈영역(211)을 일부 매립하는 비트라인도전막(213) 및 비트라인도전막(213) 상에서 나머지 제2오픈영역(211)을 매립하는 비트라인하드마스크막(214)을 포함할 수 있다.
상술한 구조를 갖는 반도체 장치는 소자분리막(202)과 매립게이트에 의하여 그 형태가 정의된 실리사이드막(206)이 기판(201)과 콘택플러그(210) 및 도전라인 사이에서 설계된 콘택면적 전체를 덮는 구조를 갖기 때문에 제1 및 제2오픈영역(209, 211)의 면적 및 종횡비와는 관계없이 기판(201)과 콘택플러그(210) 및 도전라인 사이의 콘택저항을 감소시킬 수 있다. 즉, 제1 및 제2오픈영역(209, 211)이 노출시키는 면적과 실리사이드막(206)의 면적이 동일하거나, 또는 제1 및 제2오픈영역(209, 211)이 노출시키는 면적보다 실리사이드막(206)의 면적이 더 크기 때문에 기판(201)과 콘택플러그(209) 및 도전라인 사이의 콘택저항을 용이하게 감소시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 공정 단면도이다. 이하에서는, 도 2a 내지 도 2f를 참조하여 도 1a에 도시된 구조를 갖는 반도체 장치를 제조하기 위한 제조방법의 일례를 설명하기로 한다.
도 2a에 도시된 바와 같이, 제1영역과 제2영역을 구비한 기판(11)을 준비한다. 기판(11)으로는 실리콘기판을 사용할 수 있다. 제1영역은 스위칭부(예컨대, 트랜지스터) 및 정보저장부(예컨대, 캐패시터)를 포함하는 메모리셀이 형성되는 셀영역(CELL)일 수 있다. 그리고, 제2영역은 제1영역에 형성되는 메모리셀의 동작(예컨대, 쓰기동작 또는 읽기동작)을 제어하는 제어부를 포함하는 페리영역(PERI)일 수 있다. 이하, 설명의 편의를 위하여 제1영역은 '셀영역'이라 지칭하고, 제2영역은 '페리영역'이라 지칭하기로 한다.
다음으로, 기판(11)에 소자분리막(12)을 형성하여 셀영역 및 페리영역에 각각 활성영역을 형성한다. 이때, 셀영역에 형성되는 활성영역은 섬형태 또는 라인형태일 수 있고, 페리영역에 형성되는 활성영역은 섬형태일 수 있다. 그리고, 셀영역에 형성되는 소자분리막(12)의 선폭 및 간격이 페리영역에 형성되는 소자분리막(12)의 선폭 및 간격보다 작을 수 있고, 셀영역에 형성되는 소자분리막(12)의 밀집도가 페리영역에 형성되는 소자분리막(12)의 밀집도보다 클 수 있다.
각 영역에서 활성영역을 정의하는 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 구체적으로, 소자분리막(12)은 기판(11)에 소자분리를 위한 트렌치를 형성하고, 트렌치 표면에 계면막(예컨대, 산화막) 및 라이너막(예컨대, 질화막)을 순차적으로 형성한 이후에 트렌치를 갭필하는 매립절연막(예컨대, 산화막)을 형성하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 셀영역과 페리영역에 형성되는 소자분리막(12)의 선폭, 간격 및 밀집도 차이에 의하여 셀영역에 형성되는 소자분리막(12)은 계면막 및 라이너막으로 구성될 수 있고, 페리영역에 형성되는 소자분리막(12)은 계면막, 라이너막 및 매립절연막으로 구성될 수 있다.
다음으로, 페리영역의 기판(11) 상에 배리어막(13)을 형성한다. 배리어막(13)은 절연막 예컨대, 산화막으로 형성할 수 있다. 페리영역의 기판(11) 상에 형성된 배리어막(13)은 기판(11) 전면에 절연막을 형성한 이후에 셀오픈마스크(Cell Open Mask)를 이용한 패터닝공정을 진행하는 방법으로 형성할 수 있다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 금속막(14)을 형성한다. 이때, 셀영역의 기판(11) 상에 금속막(14)이 형성되고, 페리영역에서는 배리어막(13) 상에 금속막(14)이 형성된다. 금속막(14)은 후속 공정을 통해 기판(11) 표면에 실리사이드막(15)을 형성하기 위한 것으로 티타늄막(Ti) 또는 코발트막(Co)으로 형성할 수 있다. 실리사이드막(15)은 후속 공정을 통해 형성된 도전구조물(예컨대, 콘택플러그, 도전라인 등)의 콘택저항을 감소시키기 위한 것으로, 반도체 장치가 요구하는 특성에 따라 실리사이드막을 형성하기 위한 금속막(14)으로 티타늄막 또는 코발트막 이외의 물질을 사용할 수 있다.
한편, 후속 실리사이드막 형성을 위한 열처리시 금속막(14)의 산화를 방지하고, 열처리 온도를 감소시키기 위하여 금속막(14) 상에 캡핑막(미도시)을 더 형성할 수도 있다. 캡핑막으로는 티타늄질화막(TiN)을 사용할 수 있다.
다음으로, 열처리를 실시하여 셀영역의 기판(11) 표면에 실리사이드막(15)을 형성한다. 이때, 실리사이드막(15)은 셀영역의 활성영역 표면에 형성되고, 배리어막(13)에 의하여 페리영역에는 실리사이드막(15)이 형성되지 않는다. 열처리는 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있으며, 400℃ 내지 800℃ 범위의 온도에서 실시할 수 있다.
도 2c에 도시된 바와 같이, 열처리 이후에 잔류하는 미반응 금속막(14)을 제거하고, 연속해서 페리영역에 형성된 배리어막(13)을 제거한다, 미반응 금속막(14) 및 배리어막(13)은 각각의 구성물질에 따라 다양한 식각제(또는 세정제) 및 식각방법을 사용하여 제거할 수 있다.
다음으로, 페리영역의 기판(11) 상에 페리게이트절연막(16)을 형성한다. 페리게이트절연막(16)은 열산화법을 사용하여 형성할 수 있으며, 열산화법을 사용하여 페리게이트절연막(16)을 형성하는 경우에 페리영역의 활성영역 표면에 페리게이트절연막(16)이 형성될 수 있다.
다음으로, 기판(11) 전면에 보호막(17)을 형성한다. 보호막(17)은 후속 공정간 실리사이드막(15)을 포함한 기판(11) 표면이 손상되는 것을 방지하는 역할을 수행한다. 보호막(17)은 절연막으로 형성할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 셀영역에 매립게이트를 형성하기 위한 마스크패턴(미도시)을 형성하고, 마스크패턴을 식각장벽으로 보호막(17), 실리사이드막(15) 및 기판(11)을 식각하여 다수의 트렌치(18)를 형성한다.
다음으로, 마스크패턴을 제거한 이후 트렌치(18) 내부에 매립게이트를 형성한다. 매립게이트는 게이트절연막(미도시), 게이트전극(19) 및 실링막(20)을 포함할 수 있다. 매립게이트는 트렌치(18) 표면에 게이트절연막을 형성한 이후에 게이트절연막 상에 트렌치(18)를 일부 매립하는 게이트전극(19)을 형성하고, 기판(11) 전면에 실링막(20)을 형성한 다음 보호막(17)이 노출될때까지 평탄화공정을 실시하여 나머지 트렌치(18)에 매립된 형태의 실링막(20)을 형성하는 일련의 공정과정을 통해 형성할 수 있다.
한편, 도면에 도시하지는 않았지만 매립게이트를 형성한 이후에 실리사이드막(15) 아래 기판(11)에 접합영역을 형성한다. 접합영역은 이온주입공정을 통해 형성할 수 있으며, 실리사이드막(15)의 저면에 접합영역이 접하도록 형성할 수 있다.
도 2e에 도시된 바와 같이, 보호막(17)을 선택적으로 식각하여 셀영역에 제1오픈영역(21)을 형성함과 동시에 페리영역에 제2오픈영역(25)을 형성한다. 이때, 제1오픈영역(21)은 기판(11)과 비트라인(22) 사이의 콘택을 위한 것이고, 제2오픈영역(25)은 페리게이트를 형성하기 위한 것이다.
다음으로, 제1 및 제2오픈영역(21, 25)을 갭필하고 보호막(17)을 덮도록 도전막을 형성한다. 도전막은 실리콘막을 포함한 반도체막, 금속을 포함한 금속성막 또는 이들이 적층된 적층막을 형성할 수 있다.
다음으로, 셀영역의 도전막 상에 비트라인하드마스크막(23)을 형성함과 동시에 페리영역의 도전막 상에 페리게이트하드마스크막(27)을 형성한다. 비트라인하드마스크막(23)의 선폭은 제1오픈영역(21)의 선폭과 동일하거나, 또는 제1오픈영역(21)의 선폭보다 더 크게 형성할 수 있다. 그리고, 페리게이트하드마스크막(27)은 제2오픈영역(25)의 선폭과 동일하거나, 또는 제2오픈영역(25)의 선폭보다 더 크게 형성할 수 있다.
다음으로, 비트라인하드마스크막(23) 및 페리게이트하드마스크막(27)을 식각장벽으로 도전막을 식각하여 셀영역에 제1오픈영역(21)을 통해 실리사이드막(15)과 접하는 비트라인(22)을 형성함과 동시에 페리영역에 페리게이트전극(26)을 형성한다.
다음으로, 비트라인(22) 및 페리게이트전극(26) 측벽에 각각 스페이서(24, 28)를 형성한다.
도 2f에 도시된 바와 같이, 기판(11) 전면에 층간절연막(29)을 형성한다. 층간절연막(29)은 비트라인(22) 및 페리게이트를 덮도록 형성할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다.
다음으로, 셀영역의 층간절연막(29) 및 보호막(17)을 선택적으로 식각하여 비트라인(22) 양측에 형성된 실리사이드막(15)을 노출시키는 제3오픈영역(30)을 형성한다. 이때, 제3오픈영역(30)은 홀타입으로 형성할 수 있다.
다음으로, 제3오픈영역(30)에 도전물질을 매립하여 스토리지노드콘택플러그(31)를 형성한다.
이후, 공지된 방법으로 공정을 진행하여 반도체 장치를 완성한다.
참고로, 도 1b에 도시된 반도체 장치는 비트라인 형성방법 이외에는 지금까지 설명한 반도체 장치의 제조방법과 유사하다. 도 1b에 도시된 반도체 장치의 비트라인은 실리사이드막을 노출시키는 라인타입의 오픈영역을 형성하고, 오픈영역의 측벽에 스페이서를 형성한 후에 오픈영역을 일부 매립하는 비트라인과 나머지 오픈영역을 매립하는 절연막을 순차적으로 형성하는 방법으로 제조할 수 있다.
상술한 바와 같이, 본 발명은 오픈영역을 형성하기 이전에 실리사이드막을 형성함으로써, 오픈영역의 선폭(또는 면적) 및 종횡비에 관계없이 실리사이드막을 이용하여 콘택저항을 감소시킬 수 있다. 또한, 오픈영역의 종횡비에 의한 단차피복성을 고려할 필요가 없기 때문에 금속막 증착방법이 제한되지 않아 생산성을 향상시킬 수 있다.
또한, 본 발명은 매립게이트와 같은 소정의 구조물이 형성되기 이전에 실리사이드막을 형성함으로써, 실리사이드막을 형성하기 위한 열처리에 대한 부담을 경감시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리막
103 : 트렌치 104 : 게이트전극
105 : 실링막 106 : 실리사이드막
108 : 층간절연막 109 : 비트라인
112 : 오픈영역 113 : 콘택플러그
103 : 트렌치 104 : 게이트전극
105 : 실링막 106 : 실리사이드막
108 : 층간절연막 109 : 비트라인
112 : 오픈영역 113 : 콘택플러그
Claims (13)
- 활성영역을 갖는 기판;
상기 활성영역의 표면에 형성된 실리사이드막;
상기 실리사이드막과 상기 기판이 식각되어 형성된 트렌치;
상기 트렌치 내부에 형성된 매립게이트;
상기 기판 전면에 형성된 층간절연막; 및
상기 층간절연막에 형성되어 상기 실리사이드막을 노출시키는 오픈영역을 포함하고,
상기 오픈영역은 라인타입으로,
상기 오픈영역의 측벽에 형성된 스페이서;
상기 오픈영역을 일부 매립하는 도전막; 및
상기 도전막 상에서 나머지 상기 오픈영역을 매립하는 절연막
을 더 포함하는 반도체 장치.
- 삭제
- 삭제
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 매립게이트는,
상기 트렌치 표면에 형성된 게이트절연막;
상기 게이트절연막 상에서 상기 트렌치를 일부 매립하는 게이트전극; 및
상기 게이트전극 상에서 나머지 트렌치를 매립하는 실링막
을 포함하는 반도체 장치.
- 소자분리막 및 활성영역을 갖고, 상기 활성영역은 상기 소자분리막 사이에 위치하는 기판을 제공하는 단계;
상기 활성영역 표면에 실리사이드막을 형성하는 단계;
상기 실리사이드막 및 상기 활성영역을 식각하여 실리사이드패턴 및 상기 실리사이드패턴 사이에 위치하는 트렌치를 동시에 형성하는 단계;
상기 트렌치 내부에 매립게이트를 형성하는 단계;
상기 매립게이트 및 상기 실리사이드패턴을 포함하는 상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 및
상기 층간절연막을 선택적으로 식각하여 상기 실리사이드패턴을 노출시키는 오픈영역을 형성하는 단계를 포함하고,
상기 실리사이드패턴은 상기 매립게이트가 형성되기 전에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 오픈영역은 홀타입으로 형성하고,
상기 오픈영역에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 오픈영역은 라인타입으로 형성하고,
상기 오픈영역 측벽에 스페이서를 형성하는 단계;
상기 오픈영역을 일부 매립하는 도전라인을 형성하는 단계; 및
상기 도전라인 상에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제1영역과 제2영역을 갖는 기판의 각 영역에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 제1영역의 활성영역 표면에 실리사이드막을 형성하는 단계;
상기 실리사이드막 및 상기 제1영역의 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치 내부에 매립게이트를 형성하는 단계;
상기 기판 전면에 층간절연막을 형성하는 단계; 및
상기 층간절연막을 선택적으로 식각하여 상기 실리사이드막을 노출시키는 오픈영역을 형성하는 단계를 포함하고,
상기 실리사이드막을 형성하는 단계는,
상기 제2영역의 기판을 덮는 배리어막을 형성하는 단계;
상기 배리어막을 포함한 기판 전면에 금속막을 형성하는 단계;
열처리를 실시하여 상기 제1영역의 활성영역 표면에 실리사이드막을 형성하는 단계; 및
미반응 금속막 및 상기 배리어막을 제거하는 단계
를 포함하는 반도체 장치 제조방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 페리영역을 포함하는 반도체 장치 제조방법.
- 삭제
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 트렌치를 형성하기 이전에 상기 기판 표면에 보호막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 오픈영역은 홀타입으로 형성하고,
상기 오픈영역에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 오픈영역은 라인타입으로 형성하고,
상기 오픈영역 측벽에 스페이서를 형성하는 단계;
상기 오픈영역을 일부 매립하는 도전라인을 형성하는 단계; 및
상기 도전라인 상에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
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