KR20140028802A - 반도체 장치 및 그 제조방법 - Google Patents

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김재석
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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치는, 기판의 활성영역들을 정의하는 소자분리막, 및 상기 활성영역들과 교차하고 상기 기판 내에 매립된 게이트 라인들을 포함하되, 상기 게이트 라인들은 상기 소자분리막 상의 제1 부분, 및 상기 활성영역 상의 제2 부분을 포함하고, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 낮다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 매립 게이트 라인들을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 리프레쉬 특성이 개선된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는, 기판의 활성영역들을 정의하는 소자분리막; 및 상기 활성영역들과 교차하고 상기 기판 내에 매립된 게이트 라인들을 포함하되, 상기 게이트 라인들은 상기 소자분리막 상의 제1 부분, 상기 활성영역 상의 제2 부분을 포함하고, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 부분의 하면은 상기 제2 부분의 하면보다 낮을 수 있고, 상기 제1 부분의 상면은 상기 제2 부분의 하면보다 높을 수 있다.
일 실시예에 따르면, 상기 소자분리막은 상기 게이트 라인들과 교차하는 제1 영역과 제2 영역을 포함하고, 상기 제1 영역에 인접한 활성영역들 사이의 거리는 상기 제2 영역에 인접한 활성영역들 사이의 거리보다 길며, 상기 게이트 라인들의 상기 제1 부분은 상기 제1 영역 상에 제공될 수 있다.
일 실시예에 따르면, 상기 게이트 라인들은 상기 제2 영역 상의 제3 부분을 더 포함하고, 상기 제1 부분의 상면은 상기 제3 부분의 상면보다 낮을 수 있으며, 상기 제1 부분의 하면과 상기 제3 부분의 하면은 실질적으로 동일한 높이를 가질 수 있다.
일 실시예에 따르면, 상기 활성영역들 내에 배치되는 불순물 주입영역을 더 포함하되, 상기 불순물 주입영역은 상기 게이트 라인들 사이의 제1 불순물 주입영역과 상기 게이트 라인들과 상기 소자분리막 사이의 제2 불순물 주입영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 불순물 주입영역은 상기 제2 불순물 주입영역보다 상기 기판 내부로 더 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 라인들은 상기 활성영역들 내에 매립된 제1 게이트 라인 및 상기 소자분리막 내에 매립된 제2 게이트 라인을 포함하고, 상기 제2 불순물 주입영역의 상면으로부터 상기 제2 게이트 라인의 상기 제1 부분의 상면까지의 거리는 상기 제2 불순물 주입영역의 상면으로부터 상기 제1 게이트 라인의 상기 제2 부분의 상면까지의 거리보다 길 수 있다.
일 실시예에 따르면, 상기 제2 게이트 라인은 상기 소자분리막에 의해 상기 제2 불순물 주입영역과 이격될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 활성영역들을 정의하는 소자분리막을 형성하는 것, 상기 활성영역들과 교차하고 상기 기판 내에 매립되는 도전 패턴들을 형성하는 것, 및 상기 도전 패턴들을 이용하여 게이트 라인들을 형성하는 것을 포함하되, 상기 도전 패턴들은 상기 소자분리막 상의 제1 부분과 상기 활성영역들 상의 제2 부분을 포함하고, 상기 게이트 라인들을 형성하는 것은 상기 도전 패턴들의 상기 제1 부분의 상부를 식각하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 리프레쉬 특성이 개선된 반도체 장치를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 2a 내지 도 9a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 10은 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'에 따른 단면도이고, 도 1c은 도 1a의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100)에 소자분리막(101)이 배치되어 활성영역들(105)을 정의한다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 활성영역들(105)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 배치될 수 있다.
상기 기판(100) 내에는 평면적으로 상기 활성영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 상기 게이트 라인들(200)은 상기 제2 방향(Y)으로 연장되고, 상기 제1 방향(X)에 나란하게 배치될 수 있다. 상기 게이트 라인들(200)은 상기 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 상기 게이트 라인들(200)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제 4방향(일 예로, Z방향)은 상기 제1 내지 제3 방향들 모두에 대하여 수직한 방향이다. 도 1b의 단면은 Z-S 단면을 나타내고, 도 1c의 단면은 Z-Y 단면을 나타낸다. 상기 게이트 라인들(200)과 상기 활성영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 상기 게이트 라인들(200)과 상기 소자분리막(101) 사이에도 상기 게이트 절연 패턴들(210)이 개재될 수 있다. 상기 게이트 절연 패턴들(210)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 게이트 라인들(200) 상에 제1 캡핑 패턴들(250)이 배치될 수 있다. 상기 제1 캡핑 패턴들(250)의 상면은 상기 기판(100)의 상면과 공면을 이룰 수 있다. 상기 제1 캡핑 패턴들(250)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 일 실시예에서, 상기 제1 캡핑 패턴들(250)의 하면은 상기 게이트 절연 패턴들(210)의 상면과 접하고, 상기 제1 캡핑 패턴들(250)의 양 측면은 상기 활성영역들(105) 및/또는 상기 소자분리막(101)과 접할 수 있다. 다른 실시예에서, 상기 게이트 절연 패턴들(210)은 상기 제1 캡핑 패턴들(250)과 상기 활성영역들(105) 사이 및/또는 상기 제1 캡핑 패턴들(250)과 상기 소자분리막(101) 사이로 연장될 수 있다. 이 경우, 상기 제1 캡핑 패턴들(250)은 실리콘 질화막을 포함하고, 상기 게이트 절연 패턴들(210)은 실리콘 산화막을 포함할 수 있다. 여기서, 상기 제1 캡핑 패턴들(250)과 상기 활성영역들(105) 사이에 개재된 상기 게이트 절연 패턴들(210)은 상기 활성영역들(105)과 상기 제1 캡핑 패턴들(250) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
상기 게이트 라인들(200)의 양 측면에 인접한 상기 활성영역들(105) 내에 각각 제1 불순물 주입영역(SD1)과 제2 불순물 주입영역(SD2)이 배치될 수 있다. 일 실시예에서, 상기 제1 불순물 주입영역(SD1)은 상기 기판(100)의 표면으로부터 내부로, 상기 제2 불순물 주입영역(SD2)보다 깊이 연장될 수 있다. 다른 실시예에서, 상기 제1 불순물 주입영역(SD1)과 상기 제2 불순물 주입영역(SD2)의 깊이는 같을 수 있다. 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)의 도전형은 상기 기판(100)의 도전형과 다를 수 있다. 일 예로, 상기 기판(100)이 P형인 경우, 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)은 N형일 수 있다.
상기 소자분리막(101)은 상기 게이트 라인들(200)과 교차하는 제1 영역(102) 및 제2 영역(103)을 포함할 수 있다. 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(d1)는 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(d2)보다 길 수 있다. 상기 활성영역들(105) 사이의 거리들(d1 및 d2)은 상기 제2 방향(Y)으로의 거리일 수 있다. 일 실시예에서, 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(d1)가 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(d2)보다 길기 때문에, 상기 제1 영역(102)의 소자분리막이 상기 제2 영역(103)의 소자분리막보다 상기 기판(100) 내부로 깊게 연장될 수 있다. 다른 실시예에서, 상기 제1 영역(102)과 상기 제2 영역(103)의 소자분리막은 상기 기판(100)의 상면으로부터 실질적으로 동일한 깊이로 연장될 수 있다.
상기 게이트 라인들(200)은 상기 제1 영역(102) 상의 제1 부분(P1), 상기 활성영역들(105) 상의 제2 부분(P2), 및 상기 제2 영역(103) 상의 제3 부분(P3)을 포함할 수 있다. 상기 제1 부분(P1)의 상면은 상기 제2 부분(P2)의 상면보다 낮을 수 있고, 제3 부분(P3)의 상면보다 낮을 수 있다. 상기 제2 부분(P2)의 상면과 상기 제3 부분(P3)의 상면은 공면을 이룰 수 있다. 상기 제1 부분(P1)의 하면은 상기 제2 부분(P2)의 하면보다 낮을 수 있고, 상기 제3 부분(P3)의 하면과는 실질적으로 동일한 높이를 가질 수 있다. 상기 제1 부분(P1)의 상면은 상기 제2 부분(P2)의 하면보다 높을 수 있다. 상기 제1, 제2, 및 제3 부분들(P1, P2, 및 P3)의 상면 및 하면의 위치에 의해, 상기 게이트 라인들(200)은 요철 형상의 상면 및 하면을 가질 수 있다.
하나의 게이트 라인(G1, 이하 제1 게이트 라인)은 제2 불순물 주입영역(SD2)을 사이에 두고 다른 게이트 라인(G2, 이하 제2 게이트 라인)과 이격될 수 있다. 상기 제2 게이트 라인(G2)은 상기 소자분리막(101)에 의해 상기 제2 불순물 주입영역(SD2)과 분리되나, 상기 제2 불순물 주입영역(SD2)에 인가되는 전압은 커플링 현상(coupling effect)에 의해 상기 제2 게이트 라인(G2)에 영향을 미쳐 반도체 소자의 리프레쉬 특성을 저하시킬 수 있다. 본 발명의 개념에 따르면, 상기 제2 게이트 라인(G2)의 상기 제1 부분(P1)의 상면은 상기 제1 게이트 라인(G1)의 상기 제2 부분(P2)의 상면보다 낮으므로, 상기 제2 게이트 라인(G2)의 상기 제1 부분(P1)의 상면과 상기 활성영역(105)의 상면 사이의 거리(L1)는, 상기 제1 게이트 라인(G1)의 상기 제2 부분(P2)의 상면과 상기 활성영역(105)의 상면 사이의 거리(L2)보다 멀 수 있다. 따라서, 상기 제2 불순물 주입영역(SD2)에 인가되는 전압이 인접한 상기 제2 게이트 라인(G2)에 미치는 영향(coupling effect)이 감소되어, 반도체 소자의 리프레쉬 특성이 개선될 수 있다.
계속하여, 상기 기판(100) 상에 상기 제1 불순물 주입영역(SD1)과 연결되는 제1 패드들(310)이 배치되고, 상기 제2 불순물 주입영역(SD2)과 연결되는 제2 패드들(320)이 배치될 수 있다. 상기 제1 패드들(310)과 상기 제2 패드들(320)은 불순물이 도핑된 폴리실리콘 또는 금속 등의 도전물질을 포함할 수 있다. 상기 제1 패드들(310)과 상기 제2 패드들(320)은 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)보다 넓은 폭을 가질 수 있다. 상기 제1 및 제2 패드들(310 및 320)의 폭이 상기 제1 및 제2 불순물 주입영역들(SD1 및 SD2)의 폭보다 넓게 형성됨으로써, 상기 패드들(310 및 320) 상에 후술될 콘택들이 용이하게 형성되어 콘택 저항을 감소시킬 수 있다.
상기 패드들(310 및 320) 상에 제1 층간 절연막(400)이 배치될 수 있다. 상기 제1 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(400) 상에 비트라인들(BL, 510)이 배치될 수 있다. 상기 비트라인들(BL, 510)은 상기 제1 층간 절연막(400) 상의 제2 층간 절연막(550) 내에 제공될 수 있다. 상기 제2 층간 절연막(550)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 비트라인들(BL, 510)은 상기 제1 층간 절연막(400)을 관통하여 상기 제1 패드들(310)와 연결되는 다이렉트 콘택들(Direct Contacts, 520)과 연결될 수 있다. 상기 비트라인들(BL, 510)과 상기 다이렉트 콘택들(520)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 비트라인들(BL, 510) 상에 제2 캡핑 패턴들(530)이 배치될 수 있고, 상기 비트라인들(BL, 510)의 양 측벽은 절연 스페이서들(540)로 덮일 수 있다. 상기 제2 캡핑 패턴들(530) 및 상기 절연 스페이서들(540)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 제1 및 제2 층간 절연막(400 및 550)을 관통하고 상기 제2 패드들(320)와 연결되는 매립 콘택들(Buried Contacts, 620)이 배치될 수 있다. 상기 매립 콘택들(620)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제2 층간 절연막(550) 상에 상기 매립 콘택들(620)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터(CA)일 수 있다. 상기 캐패시터(CA)는 하부전극(650), 상부전극(670), 및 상기 하부전극(650)과 상기 상부전극(670) 사이에 개재되는 유전막(660)을 포함할 수 있다. 상기 하부전극(650)은 하부가 막힌 실린더 형상일 수 있다. 상기 상부전극(670)은 하부전극(650)을 공통적으로 덮는 공통전극일 수 있다. 상기 하부전극(650)와 상기 상부전극(670)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 상부전극(670)과 상기 제2 층간 절연막(550) 사이에 지지막(700)이 배치될 수 있다. 상기 지지막(700)은 상기 하부전극(650)의 외측벽 상에 배치되어 상기 하부전극(650)의 쓰러짐을 방지할 수 있다. 상기 지지막(700)은 절연물질을 포함할 수 있다. 상기 유전막(660)은 일 방향으로 연장되어 상기 지지막(700)과 상기 상부전극(670) 사이에 개재될 수 있다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 2c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 2a 내지 도 9a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100)에 활성영역들(105)을 정의하는 소자분리막(101)이 형성될 수 있다. 상기 소자분리막(101)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(101)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막 포함할 수 있다. 상기 소자분리막(101)은 후술될 게이트 라인들과 교차하는 제1 영역(102) 및 제2 영역(103)을 포함할 수 있다. 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(d1)는 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(d2)보다 길 수 있다. 상기 활성영역들(105) 사이의 거리들(d1 및 d2)은 상기 제2 방향(Y)으로의 거리일 수 있다. 일 실시예에서, 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(d1)가 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(d2)보다 길기 때문에, 상기 제1 영역(102)의 소자분리막이 상기 제2 영역(103)의 소자분리막보다 상기 기판(100) 내부로 깊게 연장되도록 형성될 수 있다. 다른 실시예에서, 상기 제1 영역(102)과 상기 제2 영역(103)의 소자분리막은 상기 기판(100)의 상면으로부터 실질적으로 동일한 깊이로 연장되도록 형성될 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 기판(100)의 상기 활성영역(105)에 제2 불순물 주입영역(SD2)이 형성될 수 있다. 상기 제2 불순물 주입영역(SD2)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제2 불순물 주입영역(SD2)은 N형 도펀트로 도핑된 영역일 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 기판(100) 상에 제1 마스크 패턴들(110)이 형성될 수 있다. 상기 제1 마스크 패턴들(110)은 게이트 라인들이 배치되는 영역을 정의하는 제1 개구부(115)를 가지도록 형성될 수 있다. 상기 제 1 마스크 패턴들(110)는 실리콘 질화막 같은 하드마스크 패턴이거나 포토 레지스트 패턴일 수 있다. 상기 제 1 마스크 패턴들(110)을 식각 마스크로 이용하여 상기 기판(100)과 소자분리막(101)을 식각하여 제 2 방향(Y)으로 연장되는 라인 형태의 트렌치들(120)이 형성될 수 있다. 상기 트렌치들(120)의 하면은 상기 제1 영역(102), 상기 활성영역(105), 및 상기 제2 영역(103)을 노출할 수 있다. 상기 트렌치들(120)을 형성하는 식각 공정 동안 식각 선택비의 차이에 의해, 상기 제1 영역(102) 및 상기 제2 영역(103)은 상기 활성영역(105)보다 깊게 식각될 수 있다. 즉, 도 4c에 도시된 바와 같이, 상기 제1 영역(102)의 상면(102a) 및 상기 제2 영역(103)의 상면(103a)은 상기 트렌치들(120)에 의해 노출된 상기 활성영역(105)의 상면(105a)보다 낮을 수 있다. 따라서, 상기 트렌치들(120)는 요철 형상의 하면을 가질 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제 1 마스크 패턴들(110)이 제거될 수 있다. 상기 제 1 마스크 패턴들(110)이 포토 레지스트 패턴일 경우, 상기 제 1 마스크 패턴들(110)은 애싱 공정 등으로 제거될 수 있다. 상기 제 1 마스크 패턴들(110)이 실리콘 질화막 등과 같은 하드 마스크 패턴일 경우, 상기 제 1 마스크 패턴들(110)은 인산 등을 이용한 세정 공정으로 제거될 수 있다. 상기 트렌치들(120)이 형성된 상기 기판(100) 상에 절연막(215)이 형성될 수 있다. 상기 절연막(215)은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 일 예로, 상기 절연막(215)은 실리콘 산화막을 포함할 수 있다. 상기 절연막(215)이 형성된 상기 기판(100)의 전면 상에 제1 도전막(220)이 형성될 수 있다. 상기 제1 도전막(220)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 제1 도전막(220)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제1 도전막(220)을 식각하여 도전 패턴들(230)이 형성될 수 있다. 상기 제1 도전막(220)이 상기 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다. 상기 도전 패턴들(230)에 의해 덮히지 않고 노출되는 상기 절연막(215)은 제거될 수 있다. 이로 인해, 상기 도전 패턴들(230)과 활성영역들(105) 및/또는 상기 도전 패턴들(230)과 소자분리막(101) 사이에 개재되는 절연 패턴들(225)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 소자분리막(101) 및 활성영역들(105)의 상면들이 노출될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 기판(100) 상에 마스크막(410)이 형성될 수 있다. 상기 마스크막(410)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 마스크막(410)은 PE(Plasma enhanced)-SiON 및 SOH(카본이 함유된 산화물)를 포함할 수 있다. 일 예로, 상기 마스크막(410)은 상기 기판(100) 상의 SOH층 및 상기 SOH층 상의 PE-SiON층을 포함할 수 있다. 상기 마스크막(410) 상에 제2 개구부(425)를 가지는 제2 마스크 패턴들(420)이 형성될 수 있다. 상기 제2 개구부(425)는 상기 제1 영역(102)과 오버랩되도록 형성될 수 있다. 일 예로, 상기 제2 마스크 패턴들(420)은 포토 레지스트 패턴들일 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제2 마스크 패턴들(420)을 식각 마스크로 상기 마스크막(410)을 식각하여, 제3 개구부(435)를 가지는 제3 마스크 패턴들(430)이 형성될 수 있다. 상기 제2 개구부(425)와 상기 제3 개구부(435)는 실질적으로 동일한 크기를 가질 수 있다. 상기 제3 마스크 패턴들(430)을 식각 마스크로 상기 제1 영역(102) 상의 상기 도전 패턴들(230)의 상부를 식각하여 게이트 라인들(200)이 형성될 수 있다. 상기 절연 패턴들(225)의 일부를 상기 도전 패턴들(230)과 함께 식각하거나, 별개로 식각하여 게이트 절연 패턴들(210)이 형성될 수 있다. 상기 게이트 라인들(200)은 상기 제1 영역(102) 상의 제1 부분(P1), 상기 활성영역들(105) 상의 제2 부분(P2), 및 상기 제2 영역(103) 상의 제3 부분(P3)을 포함할 수 있다. 상기 식각 공정에 의해, 상기 제1 부분(P1)의 상면은 상기 제2 부분(P2)의 상면보다 낮아질 수 있고, 상기 제3 부분(P3)의 상면보다 낮아질 수 있다. 상기 제2 부분(P2)과 상기 제3 부분(P3)의 상면은 공면을 이룰 수 있다. 상기 제1, 제2, 및 제3 부분들(P1, P2, 및 P3)의 상면의 위치에 의해, 상기 게이트 라인들(200)은 요철 형상의 상면을 가질 수 있다. 상기 제1 부분(P1)의 상면은 상기 제2 부분(P2)의 하면보다 높을 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 제3 마스크 패턴들(430)이 제거될 수 있다. 일 예로, 상기 제3 마스크 패턴들(430)은 인산 등을 이용한 세정 공정을 수행하여 제거될 수 있다. 상기 기판(100)의 전면 상에 제1 캡핑막을 형성하고 평탄화 공정 등을 수행하여 상기 트렌치들(120) 안에 제1 캡핑 패턴들(250)을 형성할 수 있다. 상기 제1 캡핑 패턴들(250)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 기판(100) 상에 제1 불순물 주입영역을 정의하는 제4 개구부(265)를 가지는 제4 마스크 패턴들(260)이 형성될 수 있다. 일 예로, 상기 제4 마스크 패턴들(260)은 포토 레지스트 패턴일 수 있다. 상기 제4 마스크 패턴들(260)은 이온주입 공정의 마스크로 사용될 수 있다. 상기 제4 마스크 패턴들(260)에 의해 노출되는 상기 기판(100) 상에 이온 주입 공정을 수행하여, 상기 활성영역(105) 상에서 서로 이웃하는 두 개의 상기 게이트 라인들(200) 사이에 제1 불순물 주입영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입영역(SD1)은 상기 제2 불순물 주입영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제1 불순물 주입영역(SD1)은 상기 제2 불순물 주입영역(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 이온 주입 공정 후, 상기 제4 마스크 패턴들(260)은 애싱 공정 등을 이용하여 제거될 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 상기 기판(100) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제 1 패드들(310)과 제 2 패드들(320)이 형성될 수 있다. 상기 제 1 패드들(310)은 상기 제 1 불순물 주입 영역(SD1)과 연결될 수 있고, 상기 제 2 패드들(320)은 상기 제 2 불순물 주입 영역(SD2)과 연결될 수 있다. 상기 제 1 패드들(310)과 상기 제 2 패드들(320)이 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막을 포함할 경우, 상기 제 1 패드들(310)과 상기 제 2 패드들(320)은 상기 제 1 및 제 2 불순물 주입 영역들(SD1 및 SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
상기 제1 및 제2 패드들(310 및 320) 상에 제1 층간 절연막(400)이 형성될 수 있다. 상기 제1 층간 절연막(400)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 제1 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(400)의 일부를 패터닝하여 다이렉트 콘택이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다. 상기 제1 층간 절연막(400) 상에 제2 도전막이 형성될 수 있다. 상기 제2 도전막은 상기 콘택 홀들을 채울 수 있다. 일 예로, 상기 제2 도전막은 금속, 도핑된 반도체 등의 도전물질을 포함할 수 있다. 상기 제2 도전막 상에 제2 캡핑막이 형성될 수 있다. 일 예로, 상기 제2 캡핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 제 2 캡핑막 및 상기 제2 도전막을 패터닝하여 비트 라인(510)과 그 위에 배치되는 제 2 캡핑 패턴들(530)이 형성될 수 있다. 상기 콘택 홀들 안에는 다이렉트 콘택들(520)이 형성될 수 있다. 상기 제1 층간 절연막(400) 상에 절연 스페이서막을 콘포말하게 증착하고 이방성 식각하여 상기 비트 라인(510)의 측벽을 덮는 절연 스페이서들(540)이 형성될 수 있다. 상기 절연 스페이서들(540)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
상기 제1 층간 절연막(400) 상에 제 2 층간 절연막(550)을 형성하고 평탄화 공정을 수행하여, 상기 제2 캡핑 패턴들(530)의 상면이 노출될 수 있다. 이 후, 상기 제 2 층간 절연막(550) 및 상기 제 1 층간 절연막(400)을 관통하여 상기 제 2 패드들(320)과 연결되는 매립 콘택들(620)이 형성될 수 있다. 상기 매립 콘택들(620)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제 2 층간 절연막(550) 상에 지지막(700)이 형성될 수 있다. 상기 지지막(700)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 지지막(700)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 지지막(700)을 관통하여 상기 매립 콘택들(620)과 연결되는 하부전극(650)이 형성될 수 있다. 상기 하부전극(650)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 상기 하부전극(650)을 콘포말하게 덮는 유전막(660)과 상기 하부전극(650)을 공통적으로 덮는 상부전극(670)을 형성하여 캐패시터(CA)가 완성될 수 있다. 상기 하부전극(650)과 상부전극(670)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 이렇게 하여, 본 발명의 일 실시예에 따른 반도체 장치가 완성될 수 있다.
본 발명의 개념에 따르면, 소자분리막에 의해 제2 불순물 주입영역과 분리되나, 제2 불순물 주입영역에 인접한 게이트 라인에, 제2 불순물 주입영역에 인가되는 전압이 미치는 영향(coupling effect)이 감소되어, 반도체 소자의 리프레쉬 특성이 개선될 수 있다.
도 10은 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 11은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 101: 소자분리막
102: 제1 영역 103: 제2 영역
105: 활성영역들 200: 게이트 라인들
210: 게이트 절연 패턴들 P1: 제1 부분
P2: 제2 부분 P3: 제3 부분
250: 제1 캡핑 패턴들 SD1: 제1 불순물 주입영역
SD2: 제2 불순물 주입영역 310: 제1 패드
320: 제2 패드 400: 제1 층간 절연막
510: 비트라인들 520: 다이렉트 콘택들
530: 제2 캡핑 패턴들 540: 절연 스페이서들
550: 제2 층간 절연막 620: 매립 콘택들
650: 하부전극 660: 유전막
670: 상부전극 CA: 캐패시터
700: 지지막

Claims (10)

  1. 기판의 활성영역들을 정의하는 소자분리막; 및
    상기 활성영역들과 교차하고 상기 기판 내에 매립된 게이트 라인들을 포함하되,
    상기 게이트 라인들은:
    상기 소자분리막 상의 제1 부분; 및
    상기 활성영역 상의 제2 부분을 포함하고,
    상기 제1 부분의 상면은 상기 제2 부분의 상면보다 낮은 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 부분의 하면은 상기 제2 부분의 하면보다 낮은 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1 부분의 상면은 상기 제2 부분의 하면보다 높은 반도체 장치.
  4. 청구항 1에 있어서,
    상기 소자분리막은 상기 게이트 라인들과 교차하는 제1 영역과 제2 영역을 포함하고, 상기 제1 영역에 인접한 활성영역들 사이의 거리는 상기 제2 영역에 인접한 활성영역들 사이의 거리보다 길며, 상기 제1 부분은 상기 제1 영역 상에 제공되는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 게이트 라인들은 상기 제2 영역 상의 제3 부분을 더 포함하고, 상기 제1 부분의 상면은 상기 제3 부분의 상면보다 낮은 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제1 부분의 하면과 상기 제3 부분의 하면은 실질적으로 동일한 높이를 가지는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 활성영역들 내에 배치되는 불순물 주입영역을 더 포함하되,
    상기 불순물 주입영역은 상기 게이트 라인들 사이의 제1 불순물 주입영역과 상기 게이트 라인들과 상기 소자분리막 사이의 제2 불순물 주입영역을 포함하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 제1 불순물 주입영역은 상기 제2 불순물 주입영역보다 상기 기판 내부로 더 연장되는 반도체 장치.
  9. 청구항 7에 있어서,
    상기 게이트 라인들은 상기 활성영역들 내에 매립된 제1 게이트 라인 및 상기 소자분리막 내에 매립된 제2 게이트 라인을 포함하고,
    상기 제2 불순물 주입영역의 상면으로부터 상기 제2 게이트 라인의 상기 제1 부분의 상면까지의 거리는 상기 제2 불순물 주입영역의 상면으로부터 상기 제1 게이트 라인의 상기 제2 부분의 상면까지의 거리보다 긴 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제2 게이트 라인은 상기 소자분리막에 의해 상기 제2 불순물 영역과 이격되는 반도체 장치.
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