KR102202603B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 상기 장치는 반도체 기판, 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고 활성 영역을 둘러싸는 제 1 트렌치 내의 소자분리막, 활성 영역을 가로지르고 소자분리막 상으로 연장되는 게이트 전극, 및 활성 영역과 게이트 전극 사이의 게이트 절연막을 포함한다. 소자분리막은 제 1 트렌치 내벽 상의 제 1 실리콘 산화막, 및 제 1 실리콘 산화막 상의 제 1 금속 산화막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 일 실시예들은 반도체 장치를 제공한다. 일 측면에서, 상기 장치는 반도체 기판; 상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 제 1 트렌치 내의 소자분리막; 상기 활성 영역을 가로지르고, 상기 소자분리막 상으로 연장되는 게이트 전극; 및 상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 소자분리막은 상기 제 1 트렌치 내벽 상의 제 1 실리콘 산화막, 및 상기 제 1 실리콘 산화막 상의 제 1 금속 산화막을 포함할 수 있다.
일 예로, 상기 제 1 금속 산화막은 제 1 실리콘 산화막 보다 큰 면적 산소밀도를 가질 수 있다. 상기 제 1 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함할 수 있다.
일 예로, 상기 소자분리막은 상기 제 1 금속 산화막 상의 제 2 실리콘 산화막, 상기 제 2 실리콘 산화막 상의 실리콘 질화막, 및 상기 실리콘 질화막 상의 제 3 실리콘 산화막을 더 포함할 수 있다.
일 예로, 상기 게이트 전극은 상기 활성 영역의 제 2 트렌치 내에 배치되고, 상기 제 2 트렌치는 상기 소자분리막 상으로 연장할 수 있다. 상기 제 1 금속 산화막은 상기 제 1 트렌치의 바닥면으로부터 상기 활성 영역의 상부면으로 연장할 수 있다. 상기 제 1 금속 산화막은 상기 활성 영역을 둘러쌀 수 있다.
일 예로, 상기 게이트 전극은 하나의 활성 영역을 가로지르는 제 1 게이트 전극 및 제 2 게이트 전극을 포함할 수 있다. 상기 장치는 상기 제 1 및 제 2 게이트 전극들 사이의 상기 활성 영역의 중앙에 제공된 제 2 도전형의 제 1 불순물 영역; 및 상기 제 1 및 제 2 게이트 전극들 밖의 상기 활성 영역의 가장자리에 제공된 제2 도전형의 제 2 불순물 영역을 더 포함할 수 있다. 상기 제 1 불순물 영역의 하부면은 상기 제 2 불순물 영역의 하부면 보다 낮을 수 있다.
일 예로, 상기 게이트 절연막은 제 4 실리콘 산화막 및 상기 제 4 실리콘 산화막 상의 제 2 금속 산화막을 포함할 수 있다. 상기 제 2 금속 산화막은 제 4 실리콘 산화막 보다 작은 면적 산소밀도를 가질 수 있다. 상기 제 2 금속은 La, Lu, Y 또는 Gd를 포함할 수 있다. 상기 제 2 금속 산화막은 상기 게이트 전극과 상기 소자분리막 사이로 연장할 수 있다. 상기 게이트 전극은 상기 제 2 금속 산화막과 접촉하는 금속 질화막을 포함하고, 상기 금속 질화막은 TiN 또는 WN을 포함할 수 있다. 상기 게이트 전극은 상기 금속 질화막 상에 제공되어, 상기 제 2 트렌치의 하부를 채우는 W 또는 TiAl을 더 포함할 수 있다.
일 측면에서, 상기 장치는 반도체 기판; 상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 제 1 트렌치 내의 소자분리막; 상기 활성 영역을 가로지르고, 상기 소자분리막으로 연장되는 게이트 전극; 및 상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 소자분리막은 상기 제 1 트렌치 내벽 상의 제 1 실리콘 산화막, 및 상기 제 1 실리콘 산화막 상의 음의 고정 전하막을 가질 수 있다.
일 예로, 상기 음의 고정 전하막은 F 또는 Cl을 포함할 수 있다.
일 예로, 상기 게이트 절연막은 제 2 실리콘 산화막 및 상기 제 2 실리콘 산화막 상의 금속 산화막을 포함하고, 상기 금속 산화막은 제 2 실리콘 산화막 보다 작은 면적 산소밀도를 가질 수 있다. 상기 금속은 La, Lu, Y 또는 Gd을 포함할 수 있다.
일 측면에서, 상기 장치는 반도체 기판; 상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 트렌치 내의 소자분리막; 상기 활성 영역을 가로지르고, 상기 소자분리막으로 연장되는 게이트 전극; 및 상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함할 수 있다. 상기 게이트 절연막은 제 1 실리콘 산화막 및 상기 제 1 실리콘 산화막 상의 제 1 금속 산화막을 포함하고, 상기 제 1 금속 산화막은 제 1 실리콘 산화막 보다 작은 면적 산소밀도를 가질 수 있다.
일 예로, 상기 제 1 금속은 La, Lu, Y 또는 Gd을 포함할 수 있다.
일 예로, 상기 게이트 전극은 상기 제 1 금속 산화막과 접촉하는 금속 질화막을 포함하고, 상기 금속 질화막은 TiN 또는 WN을 포함할 수 있다. 상기 게이트 전극은 상기 금속 질화막 상에 제공되는 W 또는 TiAl을 더 포함할 수 있다.
일 예로, 상기 소자분리막은 상기 트렌치 내벽 상의 제 2 실리콘 산화막, 및 상기 제 2 실리콘 산화막 상의 제 2 금속 산화막을 포함하고, 상기 제 2 금속 산화막은 상기 제 2 실리콘 산화막 보다 큰 면적 산소밀도를 가질 수 있다. 상기 제 2 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함할 수 있다.
일 예로, 상기 제 2 금속 산화막은 상기 활성 영역을 둘러쌀 수 있다.
본 발명의 실시예들에 따르면, 온 셀의 전자가 인접한 오프 셀로 이동하는 데이터 혼란(disturbance)를 감소하게 할 수 있다. 이에 따라, 반도체 장치의 신뢰성이 향상될 수 있다. 게다가, 셀 트랜지스터의 임계전압의 조절이 불순물 이온의 도핑이 아닌 소자분리막의 전하에 의하여 가능하므로, 반도체 장치의 고집적화에 유리할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃이다.
도 2a 내지 도 2c는 본 발명의 일 실시예들에 따라 도 1을 I-I'선, II-II'선 및 III-III'선으로 자른 단면도들을 각각 나타낸다.
도 3은 본 발명의 개념에 따른 반도체 장치의 활성 영역 주변의 사시도이다.
도 4a는 도 2a의 'A' 부분의 확대도이다.
도 4b는 도 2a의 'B'부분의 확대도이다.
도 5a 내지 도 14a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 I-I'선에 대응하는 단면도들이다.
도 5b 내지 도 14b는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 II-II'선에 대응하는 단면도들이다.
도 5c 내지 도 14c는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 III-III'선에 대응하는 단면도들이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 16은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃이다. 도 2a 내지 도 2c는 본 발명의 일 실시예들에 따라 도 1을 I-I'선, II-II'선 및 III-III'선으로 자른 단면도들을 나타낸다. 도 3은 본 발명의 개념에 따른 반도체 장치의 활성 영역 주변의 사시도이다. 도 4a는 도 2a의 'A' 부분의 확대도이고, 도 4b는 도 2a의 'B'부분의 확대도이다.
도 1, 도 2a 내지 도 2c 및 도 3을 참조하면, 기판(100)이 제공된다. 기판(100)은 제 1 도전형(예를 들면, P형)을 가질 수 있다. 기판(100)은 예를 들면, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다.
기판(100)에 활성 영역(ACT)을 정의하는 소자분리막(110)이 배치된다. 소자분리막(110)은 활성 영역(ACT)을 둘러싸는 제 1 트렌치(101) 내에 제공될 수 있다. 활성 영역(ACT)은 제 1 도전형(예를 들면, P형)을 가질 수 있다. 활성 영역(ACT)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(BAR) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 활성 영역(ACT)은 제 1 트렌치(101)의 하부면으로부터 돌출된 핀 타입일 수 있다.
기판(100) 내에 활성 영역(ACT)을 가로질러 제 2 방향(D2)으로 연장되는 워드 라인(WL)이 배치된다. 제 2 방향(D2)은 제 1 방향(D1)과 교차한다. 하나의 활성 영역을 가로지르는 워드 라인(WL)은 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)을 포함할 수 있다. 이하에서, 필요에 따라, 워드 라인(WL)은 게이트 전극으로 지칭될 수 있을 것이다. 워드 라인(WL)은 폴리실리콘, 금속 실리사이드, 금속 질화막 및/또는 금속막을 포함할 수 있다. 도 4a를 참조하여, 워드 라인(WL)은, 예를 들어 금속 질화막(130a) 및 금속 질화막(130a) 상의 금속막(130b)을 포함할 수 있다. 금속 질화막(130a)은 예를 들어, TiN 또는 WN을 포함할 수 있다. 금속막(130b)은 W 또는 TiAl을 포함할 수 있다. 워드 라인(WL)은 제 2 방향(D2)으로 연장되는 제 2 트렌치(102) 내에 배치된다. 제 2 트렌치(102)는 소자분리막(110) 상으로 연장한다. 활성 영역(ACT)에서의 제2 트렌치(102)의 하부면(102a)은 소자분리막(110)에서의 제2 트렌치(102)의 하부면(102b) 보다 높은 레벨에 제공될 수 있다. 게이트 절연막(120)이 워드 라인(WL)과 활성 영역(ACT) 사이에 개재된다. 게이트 절연막(120)은 워드 라인(WL)과 소자분리막(110) 사이로 연장할 수 있다.
본 실시예에서, 워드 라인(WL)이 제 2 트렌치(102) 내에 배치되므로, 셀 트랜지스터가 리세스된 채널 영역을 가지게 된다. 이로써, 쇼트 채널 효과(short channel effect) 특성을 개선할 수 있어 고집적화된 반도체 장치에서 누설 전류를 최소화할 수 있다.
워드 라인(WL)의 상부면은 활성 영역(ACT)의 상부면 보다 낮게 배치될 수 있다. 워드 라인(WL) 상에 제 1 캐핑 패턴(132)이 배치될 수 있다. 제 1 캐핑 패턴(132)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
워드 라인(WL) 일 측의 활성 영역(ACT)에 제 1 불순물 영역(104)이 배치되고, 워드 라인(WL)의 타 측의 활성 영역(ACT)에 제 2 불순물 영역(105)이 배치된다. 즉, 제 1 불순물 영역(104)은 활성 영역(ACT)의 가장자리에 배치될 수 있다. 제 2 불순물 영역(105)은 활성 영역(ACT)의 중앙(이웃하는 두개의 워드 라인들(WL), 즉 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이)에 배치될 수 있다. 제 2 불순물 영역(105)은 제 1 불순물 영역(104) 보다 깊은 하부면을 가질 수 있다. 제 1 및 제 2 불순물 영역들(104, 105)은 제 2 도전형(예를 들면, N형)을 가질 수 있다.
TiN 등의 금속 질화막(130a)은 중간 갭(mid gap)의 일함수를 갖는다. 중간 갭을 갖는 게이트 전극은 그 아래의 활성 영역(ACT)의 전도대 에너지 레벨(Ec)을 끌어 올린다. 따라서, 게이트 전극 아래의 활성 영역(ACT)의 전도대 에너지 레벨(Ec)이 제 1 및 제 2 불순물 영역들(104, 105) 아래의 것보다 높게될 수 있다. 이러한 전도대 에너지 레벨(Ec)의 경사로 인하여, 하나의 셀 트랜지스터가 오프(off)된 상태에서 바로 인접한 다른 셀 트랜지스터가 온(on) 상태로 되면, 온 상태에 있는 셀의 전자가 오프 상태에 있는 인접 셀로 흘러들어 올 수 있다. 다시 말하면, 전도대 에너지 레벨(Ec)의 경사는 온 셀의 전자가 이에 인접한 오프 셀로 이동하여, 셀 균일도과 반도체 장치의 신뢰성을 저하시킬 수 있다. 이러한 혼란(disturbance)은 제 1 및 제 2 불순물 영역들(104, 105)의 제 2 도전형을 갖는 고농도의 불순물의 확산에 의하여 제 1 도전형의 활성 영역(ACT)이 보다 저농도로 됨에 따라서 더욱 심각할 수 있다. 이러한 문제를 해결하기 위한 일 방법은 활성 영역(ACT)을 제 1 도전형의 불순물을 고농도로 도핑하는 것일 수 있다. 그러나, 반도체 장치가 고집적화됨에 따라, 이러한 제 1 도전형의 불순물의 고농도 도핑은 한계가 있다.
일 실시예에서, 도 4a를 추가적으로 참조하여, 게이트 절연막(120)은 제 2 트렌치(102) 내벽 상의 제 4 실리콘 산화막(122), 및 제 4 실리콘 산화막(122) 상의 제 2 금속 산화막(124)을 포함할 수 있다. 제 2 금속 산화막(124)은 제 4 실리콘 산화막(122) 보다 작은 면적 산소밀도(단위면적당 존재하는 산소 원자의 수)를 가질 수 있다. 제 2 금속은 La, Lu, Y 또는 Gd를 포함할 수 있다. 이러한 제 2 금속 산화막(124)의 면적 산소밀도는 제 4 실리콘 산화막(SiO2, 122)의 것 보다 작다. 다시 말하면, 제 2 금속 산화막(124)은 제 4 실리콘 산화막(SiO2, 122)보다 더 적은 산소 원자를 가진다. 이러한 산소 원자 량의 차이는 제 2 금속 산화막(124)과 제 4 실리콘 산화막(122) 계면에서의 구조적 불균형을 야기한다. 이러한 구조적 불균형은 산소 원자의 이동을 통하여 해소될 수 있다. 즉, 제 4 실리콘 산화막(122)의 산소 원자가 제 2 금속 산화막(124)으로 이동한다. 산소 원자의 이동은 제 4 실리콘 산화막(122) 내에 산소 결함(oxygen vacancy)을 야기하고, 제 2 금속 산화막(124) 내에 산소 초과(excess oxygen)을 야기한다. 따라서, 제 2 금속 산화막(124)은 음전하를 띄고, 제 4 실리콘 산화막(122)은 양 전하를 띈다. 때문에, 양전하에서 음전하를 향하는 쌍극자(dipole)이 생성될 수 있다. 이러한 쌍극자는 제 4 실리콘 산화막(122)과 제 2 금속 산화막(124)의 계면 근처에서 제 2 금속 산화막(124)의 에너지 밴드를 끌어 올릴 수 있다. 제 2 금속 산화막(124)과 게이트 전극(즉, 금속 질화막)의 에너지 밴드의 차이는 게이트 전극의 특성에 해당되므로, 게이트 전극의 에너지 밴드 또한 끌어 올려져, 게이트 전극의 유효 일함수(effective work function)가 감소한다. 이에 따라, 게이트 전극이 N형 금속에 해당하는 유효 일함수를 가질 수 있다. 여기서, N형 금속은 활성 영역의 가전자 에너지 레벨보다 전도대 에너지 레벨에 가까운 페르미 에너지를 갖는 금속을 의미한다. 제 2 트렌치(102) 아래의 활성 영역(ACT)의 전도대 에너지 레벨(Ec)이 감소할 수 있다. 따라서, 온 셀의 전하가 이에 인접한 오프 셀로 이동하는 전술한 혼란 문제가 감소할 수 있다. 그러나, 이와 함께, 활성 영역(ACT)의 임계전압(Vth)가 낮게될 수 있다.
일 실시예에서, 도 4b를 추가적으로 참조하여, 소자분리막(110)은 제 1 트렌치(101) 내벽 상의 제 1 실리콘 산화막(111), 제 1 실리콘 산화막(111) 상의 제 2 실리콘 산화막(113), 및 제 1 실리콘 산화막(111)과 제 2 실리콘 산화막(113) 사이의 제 1 금속 산화막(112)을 포함할 수 있다. 소자분리막(110)은 제 2 실리콘 산화막(113) 상에 제공된 실리콘 질화막(114)을 더 포함할 수 있다. 소자분리막(110)은 실리콘 질화막(114) 상에 제공되어 제 1 트렌치(101)를 채우는 제 3 실리콘 산화막(115)을 더 포함할 수 있다. 제 1 금속 산화막(112)은 활성 영역(ACT)을 둘러쌀 수 있다. 제 1 금속 산화막(112)은 제 1 트렌치(101)의 바닥면으로부터 활성 영역(ACT)의 상부면의 레벨로 연장할 수 있다.
제 1 금속 산화막(112)은 제 1 실리콘 산화막(SiO2, 111) 보다 큰 면적 산소밀도(단위면적당 존재하는 산소 원자의 수)를 가질 수 있다. 제 1 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함할 수 있다. 이러한 제 1 금속 산화막(112)의 면적 산소밀도는 제 1 실리콘 산화막(SiO2, 111)의 것 보다 크다. 다시 말하면, 제 1 금속 산화막(112)은 제 1 실리콘 산화막(SiO2, 111)보다 더 많은 산소 원자를 가진다. 이러한 산소 원자 량의 차이는 제 1 금속 산화막(112)과 제 1 실리콘 산화막(111) 계면에서의 구조적 불균형을 야기한다. 이러한 구조적 불균형은 산소 원자의 이동을 통하여 해소된다. 즉, 제 1 금속 산화막(112)의 산소 원자가 제 1 실리콘 산화막(111)으로 이동한다. 산소 원자의 이동은 제 1 금속 산화막(112) 내에 산소 결함(oxygen vacancy)을 야기하고, 제 1 실리콘 산화막(111) 내에 산소 초과(excess oxygen)을 야기한다. 따라서, 제 1 금속 산화막(112)은 양전하를 띄고, 제 1 실리콘 산화막(111)은 음 전하를 띈다. 때문에, 소자분리막(110)(더욱 구체적으로는, 제 1 실리콘 산화막(111))에 인접하는 활성 영역(ACT)의 전도대의 에너지 레벨(Ec)이 상되고, 활성 영역(ACT)의 임계전압(Vth)이 증가될 수 있다. 다시 말하면, 활성 영역(ACT)에서의 추가적인 제1 도전형의 불순물 이온 도핑없이도 임계전압(Vth)가 증가될 수 있다. 이에 따라, 게이트 절연막(120)에 제 2 금속 산화막(124)을 사용함에 따른 임계전압(Vth)의 감소 문제를 해소할 수 있다.
다른 실시예에서, 제 1 금속 산화막(112) 대신 음의 고정전하막이 형성될 수 있다. 음의 고정전하막은, 예를 들어 Cl 또는 F을 포함할 수 있다. 음의 고정전하는 소자분리막(110)에 인접하는 활성 영역(ACT)의 전도대의 에너지 레벨(Ec)을 상승시키고, 활성 영역(ACT)의 임계전압(Vth)을 증가시킬 수 있다.
제 1 캐핑 패턴(132)이 배치된 기판(100) 상에 제 1 층간 절연막(140)이 배치될 수 있다. 제 1 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다. 제 1 층간 절연막(140) 상에 제 1 방향(D1)과 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인(BL)이 배치된다. 비트라인(BL)은 금속함유막일 수 있다. 비트라인(BL)은 비트라인 노드 콘택(DC)에 의해 제 2 불순물 주입 영역(105)과 전기적으로 연결된다. 비트라인 노드 콘택(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 비트라인 노드 콘택(DC)은 제 1 층간 절연막(140)을 관통할 수 있다. 비트라인(BL) 상에 제 2 캐핑패턴(142)이 배치될 수 있다. 제 2 캐핑패턴(142)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 비트라인(BL) 및 제 2 캐핑패턴(142)의 측벽 상에 스페이서(144)가 배치될 수 있다. 스페이서(144)는 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
비트라인(BL)을 덮는 제 2 층간 절연막(150) 및 식각 정지막(152)이 배치될 수 있다. 제 2 층간 절연막(150)은 실리콘 산화막을 포함할 수 있다. 식각 정지막(152)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 스토리지 노드 콘택(BC)이 식각 정지막(152), 제 2 층간 절연막(150), 및 제 1 층간 절연막(140)을 관통하여 제 1 불순물 영역(104)에 접한다. 스토리지 노드 콘택(BC)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
식각 정지막(152) 상에 정보 저장 요소(ME)가 배치될 수 있다. 일 실시예에서, 정보 저장 요소(ME)는 DRAM의 캐패시터일 수 있다. 이와는 달리, 정보 저장 요소(ME)는 MRAM의 MTJ, PRAM의 상변화 저장 요소, 또는 RRAM의 가변저항 요소일 수 있다.
도 5a 내지 도 14a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 I-I'선에 대응하는 단면도들이다. 도 5b 내지 도 14b는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 II-II'선에 대응하는 단면도들이다. 도 5c 내지 도 14c는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 것으로, 도 1의 III-III'선에 대응하는 단면도들이다.
도 1, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b 및 6c를 참조하여, 기판(100)에 소자분리막(110)을 형성하여 활성 영역(ACT)을 정의한다. 기판(100)은 제 1 도전형(예를 들면, P형)을 가질 수 있다. 기판(100)은 예를 들면, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다.
소자분리막(110)은 STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 이하, 소자분리막(110)을 형성하는 방법이 보다 구체적으로 설명된다. 제 1 마스크 패턴(미도시)을 사용하여, 기판(100)에 제 1 트렌치(101)를 형성한다. 이에 따라, 제 1 트렌치(101)에 의하여 둘러싸이고 제 1 트렌치(101)의 하부면으로부터 돌출된 핀 타입의 활성 영역(ACT)이 형성된다. 활성 영역(ACT)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(BAR) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 소자분리막(110)은 제 1 트렌치(101) 내에 형성된다.
도 4b를 추가적으로 참조하여, 소자분리막(110)은 제 1 트렌치(101) 내벽 상에 순차적으로 형성된 제 1 실리콘 산화막(SiO2, 111), 제 1 금속 산화막(112), 제 2 실리콘 산화막(SiO2, 113), 실리콘 질화막(114) 및 제 3 실리콘 산화막(115)을 포함할 수 있다. 제 1 실리콘 산화막(111)은 ALD 방법 및/또는 열산화 방법으로 형성되고, 대략 30Å의 두께를 가질 수 있다. 제 1 금속 산화막(112)은 ALD 방법으로 형성되고, 대략 10Å의 두께를 가질 수 있다. 제 1 금속 산화막(112)은 제 1 실리콘 산화막(111) 보다 큰 면적 산소밀도(단위면적당 존재하는 산소 원자의 수)를 가질 수 있다. 제 1 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함할 수 있다. 이러한 제 1 금속 산화막(112)의 면적 산소밀도는 제 1 실리콘 산화막(111)의 것 보다 크다. 다시 말하면, 제 1 금속 산화막(112)은 제 1 실리콘 산화막(111)보다 더 많은 산소 원자를 가진다. 제 2 실리콘 산화막(113)은 ALD 방법으로 형성되고, 대략 100Å의 두께를 가질 수 있다. 실리콘 질화막(114)은 제 2 실리콘 산화막(113) 상에 형성될 수 있다. 실리콘 질화막(114)은 대략 200Å의 두께를 가질 수 있다. 제 3 실리콘 산화막(115)은 실리콘 질화막(114) 상에 형성되어, 제 1 트렌치(101)를 채울 수 있다. 제 3 실리콘 산화막(115)은 갭-필 특성이 좋은 물질(예를 들면, TOSZ 또는 SOG)일 수 있다.
도 7a, 도 7b 및 7c를 참조하여, 이후, 소자분리막(110)을 식각하여 활성 영역(ACT)이 노출되도록 할 수 있다. 소자분리막(110)을 식각하는 것은 CMP 및 습식 식각 공정을 포함할 수 있다.
도 1, 도 8a, 도 8b 및 8c를 참조하여, 제 2 마스크 패턴(107)을 사용하여, 제 2 트렌치(102)를 형성할 수 있다. 제 2 트렌치(102)의 깊이는 제 1 트렌치(101)의 깊이보다 얕을 수 있다. 제 2 트렌치(102)는 기판(100) 내에서 활성 영역(ACT)을 가로질러 제 2 방향(D2)으로 연장힐 수 있다. 제 2 방향(D2)은 제 1 방향(D1)과 교차한다. 한 쌍의 제 2 트렌치들(102)이 하나의 활성 영역(ACT)을 가로지를 수 있다.
도 3a, 도 9a, 도 9b 및 9c를 참조하여, 제 2 트렌치(102)의 내벽에 게이트 절연막(120)이 형성될 수 있다. 게이트 절연막(120)은 제 4 실리콘 산화막(122), 및 제 4 실리콘 산화막(122) 상의 제 2 금속 산화막(124)을 포함할 수 있다. 제 4 실리콘 산화막(122)은 ALD 방법으로 형성될 수 있다. 제 4 실리콘 산화막(122)은 대략 100Å의 두께를 가질 수 있다. 제 2 금속 산화막(124)은 제 4 실리콘 산화막(122) 보다 작은 면적 산소밀도를 가질 수 있다. 제 2 금속은 La, Lu, Y 또는 Gd를 포함할 수 있다. 이러한 제 2 금속 산화막(124)의 면적 산소밀도는 제 4 실리콘 산화막(SiO2, 122)의 것 보다 작다. 다시 말하면, 제 2 금속 산화막(124)은 제 4 실리콘 산화막(SiO2, 122)보다 더 적은 산소 원자를 가진다. 제 2 금속 산화막(124)은 제 2 금속을 예를 들면, 스퍼터링 방법으로 형성하고, 그리고 후속되는 열처리 공정에 따른 산화공정에 의하여 형성될 수 있다. 제 2 금속 산화막(124)은 대략 5Å의 두께를 가질 수 있다.
도 3a, 도 10a, 도 10b 및 10c를 참조하여, 게이트 절연막(120) 상에 게이트막(130)이 형성된다. 게이트막(130)은 폴리실리콘, 금속 질화막 및/또는 금속막을 포함할 수 있다. 예를 들어, 게이트막(130)은 금속 질화막(130a) 및 금속 질화막(130a) 상의 금속막(130b)을 포함할 수 있다. 금속 질화막(130a)은, 예를 들어 TiN 또는 WN을 포함할 수 있다. 금속막(130b)은 W 또는 TiAl을 포함할 수 있다.
도 11a, 도 11b 및 11c를 참조하여, 게이트막(130)이 리세스되어, 워드 라인(WL)이 형성된다. 워드 라인(WL)의 상부면은 활성 영역(ACT)의 상부면보다 낮게 배치될 수 있다.
도 12a, 도 12b 및 12c를 참조하여, 워드 라인(WL) 상에 제 1 캐핑 패턴(132)이 배치될 수 있다. 제 1 캐핑 패턴(132)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 제 1 캐핑 패턴(132)은 기판(100) 상에 제 1 캐핑막(미도시)을 형성하고, 활성 영역(ACT)을 노출하도록 제 1 캐핑막을 평탄화하는 것에 의하여 형성될 수 있다. 이와 함께, 제 2 마스크 패턴(107)이 제거될 수 있다. 제 1 캐핑 패턴(132)의 상부면은 활성 영역(ACT)의 상부면과 같은 높이에 배치될 수 있다.
제 1 캐핑 패턴(132)을 마스크로 제 2 도전형(예를 들면, N형)의 불순물 이온이 활성 영역(ACT)에 주입될 수 있다. 이에 따라, 워드 라인(WL) 일 측의 활성 영역(ACT)에 제 1 불순물 주입 영역(104)이 형성되고, 워드 라인(WL)의 타 측의 활성 영역(ACT)에 제 2 불순물 주입 영역(105)이 형성될 수 있다. 즉, 제 1 불순물 주입 영역(104)은 활성 영역(ACT)의 가장자리에 형성될 수 있다. 제 2 불순물 주입 영역(105)은 활성 영역(ACT)의 중앙(이웃하는 두개의 워드 라인들(WL), 즉 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이)에 형성될 수 있다. 별도의 다른 이온주입용 마스크를 사용하므로써, 제 2 불순물 주입 영역(105)이 제 1 불순물 주입 영역(104) 보다 깊은 하부면을 가지도록 할 수 있다.
도 13a, 도 13b 및 13c를 참조하여, 기판(100) 상에 제 1 층간 절연막(140)이 형성된다. 제 1 층간 절연막(140)은 실리콘 산화막일 수 있다. 제 1 층간 절연막(140)을 관통하여 제 2 불순물 주입 영역(105)과 연결되는 비트라인 노드 콘택(DC)이 형성된다. 비트라인 노드 콘택(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
도 1, 도 14a, 도 14b 및 14c를 참조하여, 제 1 층간 절연막(140) 상에 비트라인(BL)이 형성된다. 비트라인(BL)은 금속함유막일 수 있다. 비트라인(BL)은 제 1 방향(D1)과 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장할 수 있다. 비트라인(BL)은 비트라인 노드 콘택(DC)에 의해 제 2 불순물 주입 영역(105)과 전기적으로 연결된다. 비트라인(BL)을 형성하는 것은 기판(100) 상에 비트라인용 도전막(미도시) 및 제 2 캐핑패턴(142)을 순차적으로 형성하고, 제 2 캐핑패턴(142)을 마스크로 비트라인용 도전막(미도시)을 패터닝하는 것을 포함할 수 있다. 제 2 캐핑패턴(142)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 비트라인(BL) 및 제 2 캐핑패턴(142)의 측벽 상에 스페이서(144)가 형성될 수 있다. 스페이서(144)는 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 2a, 도 2b 및 2c를 다시 참조하여, 비트라인(BL)을 덮는 제 2 층간 절연막(150) 및 식각 정지막(152)이 형성될 수 있다. 제 2 층간 절연막(150)은 실리콘 산화막을 포함할 수 있다. 식각 정지막(152)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 식각 정지막(152), 제 2 층간 절연막(150), 및 제 1 층간 절연막(140)을 관통하여 스토리지 노드 콘택(BC)이 형성될 수 있다. 스토리지 노드 콘택(BC)은 제 1 불순물 영역(104)에 접한다. 스토리지 노드 콘택(BC)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
식각 정지막(152) 상에 정보 저장 요소(ME)가 형성될 수 있다. 일 실시예에서, 정보 저장 요소(ME)는 디램의 캐패시터(CP)일 수 있다. 이와는 달리, 정보 저장 요소(ME)는 MRAM의 MTJ, PRAM의 상변화 저장 요소, 또는 RRAM의 가변저항 요소일 수 있다.
본 발명의 다른 실시예들에 따른 반도체 장치가 설명된다.
일 예로, 게이트 절연막(120)은 도 2a, 도 2b 및 도 2c를 참조하여 설명된전술한 일 실시예들에서의 제 2 금속 산화막(124)을 포함하지 않을 수 있다. 대신 워드 라인(WL)은 N형 금속(예를 들면, La, Hf, Al, Ta 등)을 포함할 수 있다. 즉, 제 2 트렌치(102)의 하부는 N형 금속으로 채워질 수 있다.
일 예로, 도 11a, 도 11b 및 도 11c를 참조하여 설명된 게이트막(130)의 리세스 공정에서 제 2 트렌치(102) 측벽의 제 2 금속 산화막(124)이 제거되지 않고 잔존할 수 있다. 이에 따라, 제 2 금속 산화막(124)의 꼭대기가 워드 라인(WL)의 상부면보다 높게 위치할 수 있다. 예를 들어, 제 2 금속 산화막(124)은 활성 영역(ACT)의 상부면으로 연장할 수 있다.
일 예로, 제 1 금속 산화막(112)이 제 1 트렌치(101) 측벽의 하부에만 배치될 수 있다. 이는 도 8a, 도 8b 및 도 8c를 참조하여 설명된 제 2 트렌치(102)의 형성을 위한 식각 공정시, 제 1 금속 산화막(112)의 상부가 제거될 수 있기 때문이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다. 도 15를 참조하면, 본 발명의 실시예들에 따른 전자 장치(1100)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1100)는 버스(1150)를 통해서 서로 결합한 제어기(1110), 키패드, 키보드, 화면(display) 같은 입출력 장치(1120), 메모리(1130), 무선 인터페이스(1140)를 포함할 수 있다. 제어기(1110)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1130)는 예를 들면 제어기(1110)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1130)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치들 중의 하나를 포함할 수 있다. 전자 장치(1100)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1140)를 사용할 수 있다. 예를 들어 무선 인터페이스(1140)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1100)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다. 도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1200)은 대용량의 데이터를 저장하기 위한 메모리(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리 컨트롤러(1220)는 호스트(1230)의 읽기/쓰기 요청에 응답하여 메모리 장치(1210)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 장치(1210)를 제어한다. 메모리 컨트롤러(1220)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 장치(1210)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 장치(1210)는 본 발명의 실시예에 따른 반도체 장치들 중에서 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 제 1 트렌치 내의 소자분리막;
    상기 활성 영역을 가로지르고, 상기 소자분리막 상으로 연장되는 게이트 전극; 및
    상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,
    상기 소자분리막은 상기 제 1 트렌치 내벽 상의 제 1 실리콘 산화막, 및 상기 제 1 실리콘 산화막 상의 제 1 금속 산화막을 포함하되,
    상기 게이트 전극은 상기 활성 영역의 제 2 트렌치 내에 배치되고, 상기 제 2 트렌치는 상기 소자분리막으로 연장되는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 1 금속 산화막은 제 1 실리콘 산화막 보다 큰 면적 산소밀도를 갖는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제 1 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함하는 반도체 장치.
  4. 청구항 2에 있어서,
    상기 소자분리막은 상기 제 1 금속 산화막 상의 제 2 실리콘 산화막, 상기 제 2 실리콘 산화막 상의 실리콘 질화막, 및 상기 실리콘 질화막 상의 제 3 실리콘 산화막을 더 포함하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 제 1 금속 산화막은 상기 제 1 트렌치의 바닥면으로부터 상기 활성 영역의 상부면으로 연장하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제 1 금속 산화막은 상기 활성 영역을 둘러싸는 반도체 장치.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 게이트 절연막은 제 4 실리콘 산화막 및 상기 제 4 실리콘 산화막 상의 제 2 금속 산화막을 포함하고,
    상기 제 2 금속 산화막은 제 4 실리콘 산화막 보다 작은 면적 산소밀도를 갖는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 제 2 금속은 La, Lu, Y 또는 Gd를 포함하는 반도체 장치.
  10. 청구항 8에 있어서,
    상기 게이트 전극은 상기 제 2 금속 산화막과 접촉하는 금속 질화막을 포함하고, 상기 금속 질화막은 TiN 또는 WN을 포함하는 반도체 장치.
  11. 반도체 기판;
    상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 제 1 트렌치 내의 소자분리막;
    상기 활성 영역을 가로지르고, 상기 소자분리막으로 연장되는 게이트 전극; 및
    상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,
    상기 소자분리막은 상기 제 1 트렌치 내벽 상의 제 1 실리콘 산화막, 및 상기 제 1 실리콘 산화막 상의 음의 고정 전하막을 갖는 반도체 장치.
  12. 청구항 11에 있어서,
    상기 음의 고정 전하막은 F 또는 Cl을 포함하는 반도체 장치.
  13. 청구항 11에 있어서,
    상기 게이트 절연막은 제 2 실리콘 산화막 및 상기 제 2 실리콘 산화막 상의 금속 산화막을 포함하고, 그리고
    상기 금속 산화막은 제 2 실리콘 산화막 보다 작은 면적 산소밀도를 갖는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 금속은 La, Lu, Y 또는 Gd을 포함하는 반도체 장치.
  15. 반도체 기판;
    상기 반도체 기판 내에 제 1 도전형의 활성 영역을 정의하고, 상기 활성 영역을 둘러싸는 트렌치 내의 소자분리막;
    상기 활성 영역을 가로지르고, 상기 소자분리막으로 연장되는 게이트 전극; 및
    상기 활성 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,
    상기 게이트 절연막은 제 1 실리콘 산화막 및 상기 제 1 실리콘 산화막 상의 제 1 금속 산화막을 포함하고, 그리고
    상기 제 1 금속 산화막은 제 1 실리콘 산화막 보다 작은 면적 산소밀도를 갖는 반도체 장치.
  16. 청구항 15에 있어서,
    상기 제 1 금속은 La, Lu, Y 또는 Gd을 포함하는 반도체 장치.
  17. 청구항 15에 있어서,
    상기 게이트 전극은 상기 제 1 금속 산화막과 접촉하는 금속 질화막을 포함하고, 상기 금속 질화막은 TiN 또는 WN을 포함하는 반도체 장치.
  18. 청구항 15에 있어서,
    상기 소자분리막은 상기 트렌치 내벽 상의 제 2 실리콘 산화막, 및 상기 제 2 실리콘 산화막 상의 제 2 금속 산화막을 포함하고,
    상기 제 2 금속 산화막은 상기 제 2 실리콘 산화막 보다 큰 면적 산소밀도를 갖는 반도체 장치.
  19. 청구항 18에 있어서,
    상기 제 2 금속은 Al, Ti, Zr, Hf, Ir, Ta 또는 Mg을 포함하는 반도체 장치.
  20. 청구항 18에 있어서,
    상기 제 2 금속 산화막은 상기 활성 영역을 둘러싸는 반도체 장치.


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