KR100734302B1 - 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법 - Google Patents

집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법 Download PDF

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Abstract

본 발명은 반도체 집적 회로 소자는 반도체 기판에 형성되어 활성 영역을 한정하고 단위 트랜지스터들을 절연하는 트랜치 소자 분리 영역과, 반도체 기판의 활성 영역 상에 형성된 고전압용 게이트 패턴을 포함한다. 게이트 패턴의 에지 근방 및 게이트 패턴의 하부의 반도체 기판에는 게이트 패턴으로부터의 전계를 완화시킬 수 있는 트랜치 절연막이 형성되어 있다. 트랜치 절연막의 트랜치 깊이는 사용 전압에 따라 다르게 구성할 수 있다. 트랜치 절연막을 감싸면서 상기 게이트 패턴의 양측의 반도체 기판 내에는 소오스/드레인 영역이 형성되어 있다. 소오스/드레인 영역은 트랜치 절연막을 감싸도록 깊게 형성된 저농도의 제1 불순물 영역과, 제1 불순물 영역 내에 상기 제1 불순물 영역보다 얕은 깊이로 형성되고 제1 불순물 영역보다 고농도의 제2 불순물 영역으로 구성된다. 이에 따라, 본 발명은 집적도를 항상시키면서도 게이트 패턴으로부터의 전계를 완화할 수 있다.

Description

집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그 제조방법{Semiconductor integrated circuit device for increasing integration density and fabrication method thereof}
도 1은 종래의 고전압 모스 트랜지스터의 개략적인 레이아웃도이고,
도 2는 도 1의 A-A'선을 절단한 개략적인 단면도이고,
도 3 및 도 4는 본 발명에 의한 반도체 집적회로 소자의 레이아웃도이고,
도 5는 본 발명에 의한 반도체 집적 회로 소자의 단면도이고,
도 6은 도 5와 비교를 위한 비교예의 집적 회로 반도체 소자의 단면도이고,
도 7 내지 도 13은 본 발명에 의한 반도체 집적 회로 소자의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
216: 제1 트랜치 소자 분리 영역, 222: 제1 활성 영역. 238: 고전압용 제1 게이트 패턴. 260: 고전압용 제1 소오스/드레인 영역, 218: 트랜치 절연막, 214: 제2 트랜치 소자 분리 영역, 220: 제2 활성 영역, 240: 저전압용 제2 게이트 패턴, 262: 저전압용 제2 소오스/드레인 영역
본 발명은 반도체 집적 회로 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그 제조방법에 관한 것이다.
반도체 집적 회로 소자에서 DDI(displayed driver IC), 예컨대 LDI(LCD Driver IC)와 같은 전력 소자를 제조하는 공정은 저전압에서 동작하는 로직용의 저전압 모스 트랜지스터(모스 전계 효과 트랜지스터)와 고전압 동작하는 표시 소자, 예컨대 LCD 구동용 모스 트랜지스터(모스 전계 효과 트랜지스터)를 반도체 기판에 동시에 구현해야 하기 때문에 통상적으로 듀얼 게이트 산화막(dual gate oxide)을 채택하게 된다. 또한 반도체 집적 회로 소자의 집적도가 증가할수록 선폭이 작아짐에 따라 소자 분리 영역도 트랜치 소자 분리 기술을 채택하는 것이 불가피하게 된다.
그리고, 게이트 산화막은 주로 열 산화막을 사용하며, STI(shallow trench isolation) 구조에서 게이트 산화막을 위한 열산화 공정시 실리콘 기판의 표면과 STI 구조의 측벽에서 산화가 진행되면서 실리콘 기판에 유발되는 압축성 스트레스(compressive stress), STI 구조의 갭필용 막의 스트레스 및 STI 구조 내에 형성되는 라이너에 의한 산화 반응 가스의 거동 방해 등으로 인하여 트랜치 상부 에지의 산화막이 얇아지는 씨닝(thinning) 현상이 발생된다.
이러한 씨닝 현상은 공정의 내압이 높은 공정, 즉 고전압 모스 트랜지스터를 구현하기 위해 두꺼운 게이트 산화막을 형성하는 경우 더욱 심하게 발생되며, 이러 한 씨닝 현상에 의해 발생되는 더블 험프(double hump)와, 얇아진 산화막 부분으로의 전계의 집중으로 인하여 게이트로부터 유도된 드레인 누설 전류(GIDL current; Gate Induced Drain Leakage current)가 증가하여 고전압 모스 트랜지스터의 동작 전압을 특정 값(통상적으로 20 내지 30V) 이상으로 상향시키는데 크게 제한을 가져온다.
이러한 문제점으로 인하여, 종래에는 고전압(High Voltage; HV) 모스 트랜지스터를 제조하기 위해 게이트 전극 하부에서 발생되는 전계의 집중을 완화시키기 위해 LOCOS(Local oxidation of silicon)법을 사용하여 게이트 전극 하부에 두꺼운 필드 산화막을 형성하는 약 45V 정도의 내압을 갖는 모스 트랜지스터를 구현하였다.
다시 말해, STI 구조의 소자분리 공정을 채택하여 고전압 모스 트랜지스터를 제조함에 있어서 소자분리 영역은 STI 구조를 취하면서, 게이트 전극 하부에는 LOCOS법에 의한 필드산화막을 채용하는 방법이 제안되었으며, 도 1 및 도 2에 개략적으로 도시한다.
도 1은 종래의 고전압 모스 트랜지스터의 개략적인 레이아웃도이고, 도 2는 도 1의 A-A'선을 절단한 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 반도체기판(100) 내의 특정 영역에 트랜치 소자 분리 영역(107)에 의해 정의되는 활성 영역(108)이 형성된다. 트랜치 소자 분리 영역(107)은 통상적인 트랜치 기술을 이용하여 형성된 STI 구조를 갖는다. 활성 영역(108)내에는 소정 거리만큼 이격되어 형성된 소오스/드레인 영역(104)이 형성된다.
상기 소오스/드레인 영역(104) 사이에는 채널 영역이 형성되며, 채널 영역 위로 게이트 전극(101)이 형성된다. 상기 게이트 전극(101)과 반도체 기판(100)의 채널 영역 사이에는 게이트 절연막(105)이 개재된다.
특히, 상기 게이트 전극(101)의 에지 하부에는 전계의 집중을 완화시키기 위해 LOCOS법을 사용하여 두꺼운 필드 산화막(103)이 형성되어 있다. 상기 두꺼운 필드 산화막(103)은 게이트 절연막의 역할도 수행한다. 상기 소오스/드레인 영역(104) 내에는 후속 공정에 의해 소오스/드레인 콘택(109)이 형성될 부분에 소오스/드레인 영역(104)보다 고농도의 불순물 이온이 주입된 고농도 불순물 영역(102)이 형성되어 있다.
이상과 같은 도 1 및 도 2의 구조는 고전압 트랜지스터의 일반적인 구조중 FLDD(Field Lighted Doped Drain) 구조로서, 필드 산화막(103)이 형성될 위치에 미리 저농도로 이온주입을 한 후, 필드 산화막 형성 공정 전에 어닐링 공정을 진행하여 그레이드 정션(grade junction, 106)을 만든 후 두꺼운 필드 산화막(103)을 형성하게 된다. 따라서 두꺼운 필드산화막(103)으로 인하여 게이트 전극(101)에 걸리는 강한 전계가 완화되어 주로 20 내지 50 V 내외의 고전압이 필요한 제품에 적용된다.
그러나 상기와 같은 종래의 기술에서는, 필드 산화막(103) 하부에서의 접합 블랙다운 전압을 강화하기 위해 필드 산화막(103)을 형성하기 전에 미리 저농도로 불순물 이온을 주입하여야 한다는 공정 부담이 있고, 습식 공정이 적용되는 LOCOS법을 이용한다는 점에서 공정이 매우 복잡하다.
또한, 상기 종래의 기술은 게이트 절연막으로서 역할을 하는 필드 산화막(103)의 두께 및 길이에 대한 제어가 매우 곤란하다는 문제점들이 있다. 이상과 같은 내용을 종합적으로 볼 때, 종래의 기술로는 반도체 집적 회로 소자의 집적도를 향상시키기에는 매우 불리한 점들이 많이 존재한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 필드 산화막 형성 전에 저농도 불순물 이온을 주입하지 않고, LOCOS법을 이용하지 않으면서 집적도를 향상시킬 수 있는 반도체 집적 회로 소자를 제공하는 데 있다.
본 발명이 이루고자는 하는 기술적 과제는 집적도를 향상시키면서 고전압 모스 트랜지스터와 저전압 모스 트랜지스터가 포함된 반도체 집적 회로 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 집적 회로 소자를 제조하는 데 적합한 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 태양(aspect)에 따른 반도체 집적 회로 소자는 반도체 기판에 형성되어 활성 영역을 한정하고 단위 트랜지스터들을 절연하는 트랜치 소자 분리 영역과, 상기 반도체 기판의 활성 영역 상에 형성된 고전압용 게이트 패턴을 포함한다.
상기 게이트 패턴의 에지 근방 및 상기 게이트 패턴의 하부의 반도체 기판에는 상기 게이트 패턴으로부터의 전계를 완화시킬 수 있는 트랜치 절연막이 형성되 어 있다. 상기 트랜치 절연막의 트랜치 깊이는 사용 전압에 따라 다르게 구성할 수 있다.
상기 트랜치 절연막을 감싸면서 상기 게이트 패턴의 양측의 반도체 기판 내에는 소오스/드레인 영역이 형성되어 있다. 상기 소오스/드레인 영역은 상기 트랜치 절연막을 감싸도록 깊게 형성된 저농도의 제1 불순물 영역과, 상기 제1 불순물 영역 내에 상기 제1 불순물 영역보다 얕은 깊이로 형성되고 상기 제1 불순물 영역보다 고농도의 제2 불순물 영역으로 구성되어 있다.
또한, 본 발명의 제2 태양에 따른 반도체 집적회로 소자는 고전압 모스 트랜지스터가 형성되는 고전압 모스 트랜지스터 영역과 저전압 모스 트랜지스터가 형성되는 저전압 모스 트랜지스터 영역을 포함한다. 상기 고전압 모스 트랜지스터는 반도체 기판의 제1 트랜치 소자 분리 영역에 의하여 한정된 제1 활성 영역 상에 형성된 제1 게이트 패턴과, 상기 제1 게이트 패턴의 에지 근방에 형성되어 상기 제1 게이트 패턴으로부터의 전계를 완화시킬 수 있는 트랜치 절연막과, 상기 트랜치 절연막을 감싸면서 상기 제1 게이트 패턴의 양측의 상기 반도체 기판 내에 형성된 제1 소오스/드레인 영역을 포함한다. 상기 저전압 트랜지스터는 상기 반도체 기판의 제2 트랜치 소자 분리 영역에 의하여 한정된 제2 활성 영역에 형성된 제2 게이트 패턴과, 상기 제2 게이트 패턴의 양측에 형성된 제2 소오스/드레인 영역을 포함한다.
상기 트랜치 절연막의 트랜치 깊이는 사용 전압에 따라 다르게 구성하고, 상기 트랜치 절연막의 트랜치 깊이는 상기 제2 트랜치 소자 분리 영역의 트랜치 깊이보다 깊게 구성되어 상기 제1 게이트 패턴으로부터의 전계를 완화하면서도 집적도 도 향상시킬 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제1 태양에 따른 반도체 집적 회로 소자의 제조방법은 반도체 기판에 소자분리용 트랜치와 상기 소자 분리용 트랜치 내에 트랜치 절연막 형성용 트랜치를 형성하는 것을 포함한다. 상기 소자 분리용 트랜치 및 트랜치 절연막 형성용 트랜치 내에 절연막을 매립함으로써 상기 소자 분리용 트랜치에 트랜치 소자 분리 영역을 형성하여 활성 영역을 한정하고, 상기 트랜치 절연막 형성용 트랜치에 트랜치 절연막을 형성한다.
더하여, 상기 활성 영역에 불순물 이온을 주입하여 상기 트랜치 절연막을 감싸도록 제1 불순물 영역을 형성한다. 상기 활성 영역 상에 양측 부분은 상기 제1 불순물 영역 및 트랜치 절연막 상에 위치하도록 고전압용 게이트 패턴을 형성한다. 상기 고전압용 게이트 패턴의 양측벽의 상기 활성 영역에 상기 불순물 이온을 주입하여 상기 제1 불순물 영역보다 얕게 고농도의 제2 불순물 영역을 형성하여 완성한다.
또한, 본 발명의 제2 태양에 다른 반도체 집적 회로 소자의 제조방법은 고전압 모스 트랜지스터 영역과 저전압 모스 트랜지스터 영역을 포함하는 반도체 기판의 저전압 모스 트랜지스터 영역에 소자분리용 제1 트랜치를 형성하는 것을 포함한다. 상기 고전압 모스 트랜지스터 영역의 반도체 기판에 소자 분리용 제2 트랜치 와, 상기 제2 트랜치 내에 트랜치 절연막 형성용 제3 트랜치를 형성하되, 상기 제3 트랜치의 깊이는 상기 제1 트랜치보다 깊게 형성한다. 상기 제1 트랜치 및 제2 트랜치 내에 절연막을 매립하여 각각 제1 및 제2 트랜치 소자 분리 영역을 형성함으 로써 제1 활성 영역 및 제2 활성 영역을 한정하고, 상기 제3 트랜치에 절연막을 매립하여 트랜치 절연막을 형성한다.
더하여, 상기 제1 활성 영역에 불순물 이온을 주입하여 상기 트랜치 절연막을 감싸도록 제1 불순물 영역을 형성한다. 상기 제1 활성 영역 상에 양측 부분은 상기 제1 불순물 영역 및 트랜치 절연막 상에 위치하도록 고전압용 제1 게이트 패턴을 형성하고, 상기 제2 활성 영역 상에 저전압용 제2 게이트 패턴을 형성한다. 상기 제2 활성 영역에 불순물 이온을 주입하여 제3 불순물 영역을 형성한다.
상기 고전압용 제1 게이트 패턴 및 저전압용 제2 게이트 패턴의 양측벽의 상기 제1 활성 영역 및 제2 활성 영역에 불순물 이온을 주입함으로써, 상기 고전압 모스 트랜지스터 영역에는 상기 제1 불순물 영역보다 얕게 고농도의 제2 불순물 영역을 형성하고, 저전압 모스 트랜지스터 영역에는 상기 제3 불순물 영역보다 깊게 고농도의 제4 불순물 영역을 형성하여 완성한다.
이상과 같이, 본 발명은 고전압 모스 트랜지스터의 게이트 패턴의 에지 근방에 필드 산화막을 형성하지 않고 트랜치 절연막을 형성함으로써 집적도를 항상시키면서도 게이트 패턴으로부터의 전계를 완화할 수 있다. 더욱이, 본 발명은 고전압 모스 트랜지스터의 트랜치 절연막의 깊이를 저전압 모스 트랜지스터의 트랜치 소자 분리 영역의 깊이보다 깊게 형성하여 소오스/드레인 영역에 인가되는 전압을 효과적으로 완화시키면서도 고집적화를 이룰 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있 으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 3 및 도 4는 본 발명에 의한 반도체 집적회로 소자의 레이아웃도로써, 도 3은 고전압 모스 트랜지스터 영역의 레이아웃도이고, 도 4는 저전압 모스 트랜지스터 영역의 레이아웃도이다. 도 5는 본 발명에 의한 반도체 집적 회로 소자의 단면도이고, 도 6은 도 5와 비교를 위한 비교예의 집적 회로 반도체 소자의 단면도이다. 도 5 및 도 6은 도 3 및 도 4의 B-B 및 C-C에 따른 단면을 한 도면에 도시한 것이다.
구체적으로, 본 발명의 반도체 집적 회로 소자는 고전압 모스 트랜지스터 영역(HVTR 영역)과 저전압 모스 트랜지스터 영역(LVTR 영역)을 포함할 수 있다. 상기 고전압 모스 트랜지스터 영역은 고전압 모스 트랜지스터가 형성되는 영역이고, 저전압 모스 트랜지스터 영역은 저전압 모스 트랜지스터가 형성되는 영역이다.
이에 따라, 본 발명은 DDI(displayed driver IC), 예컨대 LDI(LCD Driver IC)와 같은 전력 소자와 같이 DDI 소자 구동을 위한 고전압 모스 트랜지스터와, 저전압에서 동작하는 로직용의 저전압 모스 트랜지스터를 포함하는 반도체 집적회로 소자에 적용할 수 있다. 물론, 본 발명의 반도체 집적 회로 소자는 상기 DDI 소자에 한정되는 것은 아니며, 적어도 본 발명의 고전압 모스 트랜지스터를 채용할 수 있는 어떠한 반도체 집적 회로 소자에도 적용할 수 있다.
상기 고전압 모스 트랜지스터는 앞서 설명한 바와 같이 20 내지 50 V 내외의 고전압이 인가되어 동작하는 모스 트랜지스터이다. 이하 설명에서는 고전압 및 저전압 모스 트랜지스터로 NMOS 트랜지스터로 설명하지만 PMOS 트랜지스터에도 동일하게 적용할 수 있다.
도 3 및 도 5를 참조하면, 본 발명의 고전압 모스 트랜지스터 영역은 반도체 기판(200), 예컨대 실리콘 기판에 제1 트랜치 소자 분리 영역(216)을 형성함으로써 고전압 모스 트랜지스터 영역의 제1 활성 영역(222)이 한정된다. 상기 제1 트랜치 소자 분리 영역(216)은 STI 구조로 구성된다. 상기 제1 트랜치 소자 분리 영역(216)은 단위 모스 트랜지스터들을 절연하고 분리하는 역할을 수행한다. 도 3 및 도 5에서는, 편의상 하나의 모스 트랜지스터만을 도시한다.
상기 제1 활성 영역(222)의 중앙 부분에는 고전압용 제1 게이트 패턴(238)이 위치한다. 상기 제1 게이트 패턴(238)은 후에 설명하는 제2 게이트 패턴(240)보다 폭이 넓게 형성된다. 상기 제1 게이트 패턴(238)은 제1 게이트 절연막(230) 및 제1 게이트 전극(234)으로 구성된다. 상기 제1 게이트 절연막(230)은 산화막으로 구성한다. 상기 제1 게이트 절연막(230)은 후에 설명하는 제2 게이트 절연막(232)보다 두껍게 구성된다. 상기 제1 게이트 전극(234)은 불순물이 도핑된 폴리실리콘막으로 구성된다. 상기 제1 게이트 패턴(238)의 양측벽에는 제1 게이트 스페이서(248)가 형성되어 있다.
상기 고전압용 제1 게이트 패턴(238)의 양측의 반도체 기판(200)에는 고전압 용 제1 소오스/드레인 영역(260)이 위치한다. 상기 제1 소오스/드레인 영역(260)은 DDD(Double diffused drain) 구조로써, 상기 제1 게이트 패턴(238)의 양측의 반도체 기판(200)에 깊게 형성된 저농도의 제1 불순물 영역(228)과, 상기 제1 불순물 영역(228) 내에 상기 제1 불순물 영역(228)보다 얕은 깊이로 반도체 기판(200) 표면 부근에 형성되면서 상기 제1 불순물 영역(228)보다 고농도의 제2 불순물 영역(254)으로 구성된다. 상기 제2 불순물 영역(254)에는 후공정에서 소오스/드레인 콘택(272)이 형성될 부분을 포함한다. 협의적으로 볼 때는, 상기 제1 불순물 영역(228)이 제1 소오스/드레인 영역(260)이 된다.
본 발명의 실시예와 같이 반도체 기판(200)을 P형 실리콘 기판으로 구성할 경우 제1 불순물 영역(228)은 N- 불순물 영역이며, 제2 불순물 영역(254)은 N+ 불순물 영역이 된다. 물론, 반도체 기판(200)이 N형 실리콘 기판으로 구성할 경우에는 도전형은 반대가 된다.
특히, 본 발명의 고전압 모스 트랜지스터 영역에는 상기 제1 게이트 패턴(238)의 에지 근방 및 상기 제1 게이트 패턴(238)의 하부의 제1 불순물 영역(228) 내에 상기 제1 게이트 전극(234)으로부터의 전계를 완화할 수 있는 트랜치 절연막(218)이 형성되어 있다. 상기 트랜치 절연막(218)은 제2 불순물 영역(254)과 접하여 형성되어 있다.
상기 트랜치 절연막(218)은 트랜치 구조로 형성될 수 있고, 상기 제1 트랜치 소자 분리 영역(216) 형성시에 동시에 형성될 수 있다. 상기 트랜치 절연막(218)의 깊이는 X1 및 X3이며, 폭은 X2이다. 본 실시예에서, 상기 트랜치 절연막(218)의 깊 이(X1, X3)는 0.3 내지 3.0㎛으로 구성할 수 있다. 상기 트랜치 절연막(218)의 깊이(X1, 및 X3) 및 폭(X2)은 상기 제1 트랜치 소자 분리 영역(216)과 동일하게 구성할 수도 있다.
그리고, 상기 트랜치 절연막(218)은 제1 소오스/드레인 영역(260)을 구성하는 제1 불순물 영역(228)으로 둘러싸인다. 다시 말해, 제1 소오스/드레인 영역(260)은 상기 트랜치 절연막을 감싸면서 깊은 깊이로 상기 반도체 기판(200) 내에 형성되어 고전압 모스 트랜지스터로 신뢰성 있게 동작하게 된다.
이와 같이 구성되는 본 발명의 고전압 모스 트랜지스터는 종래와 같이 제1 게이트 패턴(238)의 에지 근방에 필드 산화막을 형성하지 않고 트랜치 절연막(218)을 형성함으로써 집적도를 항상시키면서도 제1 게이트 패턴(238)으로부터의 전계를 완화할 수 있다. 따라서, 본 발명은 종래의 LOCOS법 사용에 따른 문제점, 즉 필드 산화막(103) 하부의 저농도 불순물 이온 주입 공정을 생략할 수 있고, 필드 산화막(103)의 두께 및 길이에 대한 제어 문제점을 해결할 수 있다. 물론, 본 발명의 고전압 모스 트랜지스터는 종래에 비하여 집적도를 대폭적으로 향상시킬 수 있다.
도 4 및 도 5를 참조하면, 본 발명의 저전압 모스 트랜지스터 영역은 반도체 기판(200), 예컨대 실리콘 기판에 제2 트랜치 소자 분리 영역(214)을 형성함으로써 제2 활성 영역(220)이 한정된다. 상기 제2 트랜치 소자 분리 영역(214)의 깊이는 X5 및 X6으로 표시되어 있고, 폭은 X4로 표시되어 있다.
상기 제2 활성 영역(220)의 중앙 부분에는 저전압용 제2 게이트 패턴(240)이 위치한다. 상기 제2 게이트 패턴(240)은 제2 게이트 절연막(232) 및 제2 게이트 전 극(236)으로 구성된다. 상기 제2 게이트 절연막(232)은 산화막으로 구성한다. 상기 제2 게이트 절연막(232)은 앞의 제1 게이트 절연막(230)보다 얇게 구성된다. 상기 제2 게이트 전극(236)은 불순물이 도핑된 폴리실리콘막으로 구성된다. 상기 제2 게이트 패턴(240)의 양측벽에는 제2 게이트 스페이서(249)가 형성되어 있다.
상기 저전압용 제2 게이트 패턴(240)의 에지 근방으로 반도체 기판(200)에는 저전압용 제2 소오스/드레인 영역(262)이 위치한다. 상기 제2 소오스/드레인 영역(262)은 LDD(light doped drain) 구조로써, 상기 제2 게이트 패턴(240)의 에지 근방의 반도체 기판(200)에 얕게 형성된 저농도의 제3 불순물 영역(246)과, 상기 제3 불순물 영역(246)과 접하여 상기 제3 불순물 영역(246)보다 깊은 깊이로 고농도의 제4 불순물 영역(252)으로 구성된다. 상기 제4 불순물 영역(252)에는 소오스/드레인 콘택(272)을 포함한다.
본 발명의 실시예와 같이 반도체 기판(200)을 P형 실리콘 기판으로 구성할 경우 제3 불순물 영역(246)은 N- 불순물 영역이며, 제4 불순물 영역(252)은 N+ 불순물 영역이 된다. 물론, 반도체 기판(200)이 N형 실리콘 기판으로 구성할 경우에는 도전형은 반대가 된다.
다시 도 3, 도 4, 도 5, 및 도 6을 참조하면, 본 발명의 고전압 모스 트랜지스터는 상기 트랜치 절연막(218)의 깊이(X1 및 X3)를 저전압 모스 트랜지스터의 제2 트랜치 소자 분리 영역(214)의 깊이(X5, X6)보다 깊게 형성한다. 이렇게 본 발명의 고전압 모스 트랜지스터에서 상기 트랜치 절연막(218)의 깊이(X1 및 X3)를 깊게 형성할 경우 제1 소오스/드레인 영역(260)에 인가되는 전압을 효과적으로 완화시키 면서도 고집적화를 이룰 수 있다. 더욱이, 본 발명의 고전압 모스 트랜지스터 영역의 트랜치 절연막(218)의 트랜치 깊이는 사용 전압에 따라 다르게 구성할 수 있다.
보다 상세하게 설명하면, 고전압 모스 트랜지스터는 제1 소오스/드레인 영역(260)에 인가되는 전압을 완화시키려면 트랜치 절연막(218)의 X1, X2 및 X3의 총길이를 길게 하면 유리하다. 그러나, X2의 길이를 길게 할 경우 트랜지스터 피치(pitch)가 증가되어 집적화에 불리하다.
그리고, 저전압 트랜지스터는 제2 트랜치 분리 절연막(214)의 폭(X2)을 길게 하면 트랜지스터의 피치가 증가하여 집적화에 불리하다. 아울러서, 상기 저전압 모스 트랜지스터는 제2 트랜치 분리 영역(214)의 깊이를 X5 및 X6을 고전압 트랜지스터 영역의 트랜치 절연막(218)의 깊이 X1 및 X3과 동일하게 형성하면 집적도가 높은(조밀도가 높은) 저전압 모스 트랜지스터 영역은 디자인 룰이 커지게 된다.
따라서, 본 발명은 도 5와 같이 고전압 모스 트랜지스터 영역의 트랜치 절연막(218)의 트랜치 깊이 X1 및 X3만을 저전압 모스 트랜지스터의 제2 트랜치 소자 분리 영역(214)의 깊이(X5, X6)보다 깊게 하여 제1 소오스/드레인 영역(260)에 인가되는 전압을 완화하면서도 집적도를 향상시킬 수 있다. 물론, 본 발명의 고전압 모스 트랜지스터는 상기 트랜치 절연막(218)의 트랜치 깊이(X1, X3)는 사용 전압에 따라 다르게 가져 갈 수 있다.
도 6에서는, 도 5와의 비교를 위하여 고전압 모스 트랜지스터 영역의 트랜치 절연막(218)의 트랜치 깊이를 저전압 모스 트랜지스터의 제2 트랜치 소자 분리 영역(214)의 트랜치 깊이와 동일하게 구성한 예이다. 도 6의 구조는 집적도를 항상시 키면서도 제1 게이트 패턴(238)으로부터의 전계를 완화할 수 있지만, 도 5에 비하여는 집적도 측면에서 불리하다.
도 7 내지 도 13은 본 발명에 의한 반도체 집적 회로 소자의 제조방법을 설명하기 위한 단면도들이다.
구체적으로, 본 발명에 의한 반도체 집적 회로 소자의 제조방법은 고전압 모스 트랜지스터 영역(HVTR 영역)과 저전압 모스 트랜지스터 영역(LVTR 영역)을 포함한다. 그러나, 필요에 따라서는 고전압 모스 트랜지스터 영역과 저전압 모스 트랜지스터 영역중 어느 하나만의 제조방법에 적용되어도 무방하다.
도 7을 참조하면, 고전압 모스 트랜지스터 영역 및 저전압 모스 트랜지스터 영역을 포함하는 반도체 기판(200), 예컨대 실리콘 기판 상에 상기 저전압 트랜지스터 영역의 표면 일부를 노출하는 제1 포토레지스트 패턴(202)을 형성한다. 상기 제1 포토레지스트 패턴(202)을 식각 마스크로 상기 반도체 기판(200)의 저전압 트랜지스터 영역을 식각하여 저전압 트랜지스터 영역에 소자분리용 제1 트랜치(204)를 형성한다. 상기 제1 트랜치(204)는 후에 제2 트랜치 소자 분리 영역(214)이 될 부분으로써, 트랜치(204)의 깊이는 X5 및 X6으로 형성하고, 트랜치(204)의 폭은 X2로 형성한다.
도 8을 참조하면, 상기 제1 포토레지스트 패턴(202)을 제거한 후, 상기 고전압 모스 트랜지스터 영역을 노출하는 제2 포토레지스트 패턴(206)을 형성한다. 상기 제2 포토레지스트 패턴(206)을 식각 마스크로 상기 반도체 기판(200)을 식각하여 고전압 트랜지스터 영역에 소자분리용 제2 트랜치(210) 및 트랜치 절연막 형성 용 제3 트랜치(212)를 형성한다.
상기 소자분리용 제2 트랜치(210) 및 트랜치 절연막 형성용 제3 트랜치(212)는 후에 제1 트랜치 소자 분리 영역(216) 및 트랜치 절연막(218)이 될 부분으로써, 제2 및 제3 트랜치(210, 212)의 깊이는 X1 및 X3으로 형성하고, 제2 및 제3 트랜치(210, 212)의 폭은 X2로 형성한다. 상기 제2 및 제3 트랜치(210, 212)의 깊이(X1, X3)는 0.3 내지 3.0㎛으로 형성한다. 본 실시예에서는, 상기 제2 트랜치(210) 및 제3 트랜치(212)를 동시에 형성하고, 제2 트랜치(210) 및 제3 트랜치(212)의 깊이 및 폭은 동일하게 하였으나, 필요에 따라 다르게 할 수 있다.
특히, 앞서 설명한 바와 같이 제2 트랜치(210) 및 제3 트랜치(212)의 깊이는 상기 저전압 모스 트랜지스터 영역의 소자분리용 제1 트랜치(204)보다 깊게 형성한다. 그리고, 본 발명의 고전압 모스 트랜지스터는 사용 전압에 따라 상기 제3 트랜치(212)의 깊이를 다르게 구성할 수 도 있다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(206)을 제거한다. 이어서, 상기 소자분리용 제1 트랜치(204), 소자 분리용 제2 트랜치(210) 및 트랜치 절연막 형성용 제3 트랜치(212) 내에 절연막, 예컨대 산화막을 매립한 후 평탄화한다. 이렇게 되면, 고전압 모스 트랜지스터 영역 내의 제2 트랜치(210) 및 제3 트랜치(212)에는 각각 제1 트랜치 소자 분리 영역(216) 및 트랜치 절연막(218)이 형성되고, 저전압 모스 트랜지스터 영역 내의 제1 트랜치(204)에는 제2 트랜치 소자 분리 영역(214)이 형성된다.
상기 고전압 모스 트랜지스터 영역의 제1 트랜치 소자 분리 영역(216)은 단 위 트랜지스터들을 구분하고 절연하는 역할을 수행하며, 상기 제1 트랜치 소자 분리 영역(216)에 따라 제1 활성 영역(222)이 한정된다. 상기 제1 활성 영역(222) 내에는 앞서 설명한 바와 같이 트랜치 절연막(218)이 형성된다. 상기 제1 트랜치 소자 분리 영역(216)과 트랜치 절연막(218)은 트랜치 기술을 사용하여 형성된다.
상기 저전압 모스 트랜지스터 영역의 제2 트랜치 소자 분리 영역(214)은 단위 트랜지스터들을 구분하고 절연하는 역할을 수행하며, 상기 제2 트랜치 소자 분리 영역(214)에 따라 제2 활성 영역(220)이 한정된다.
도 10을 참조하면, 저전압 모스 트랜지스터 영역을 덮고 고전압 트랜지스터 영역의 제1 활성 영역(222)을 오픈하는 제3 포토레지스트 패턴(224)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴을 이온 주입 마스크로 고전압 모스 트랜지스터 영역의 제1 활성 영역(222)에 불순물 이온을 주입하여 제1 불순물 영역(228)을 형성한다. 상기 제1 불순물 영역(228)은 상기 트랜치 절연막(218)을 감싸도록 깊은 깊이로 형성한다. 본 실시예에서, 상기 제1 불순물 영역(228)은 인(phosphrous)를 1E2-1E4 원자(atoms)/cm2의 도즈(dose)로 100 내지 1000KeV의 에너지로 주입하여 형성한다.
도 11을 참조하면, 상기 제3 포토레지스트 패턴(224)을 제거한다. 이어서, 상기 고전압 모스 트랜지스터 영역의 제1 활성 영역(222) 및 제1 불순물 영역(228) 상에 고전압용 제1 게이트 절연막(230) 및 제1 게이트 전극(234)으로 구성된 제1 게이트 패턴(238)을 형성한다.
상기 제1 게이트 패턴(238)은 상기 제1 활성 영역(222) 상에 형성되고, 양측 부분은 상기 제1 불순물 영역(228) 및 트랜치 절연막(218) 상에 위치한다. 이에 따라, 상기 제1 게이트 패턴(238)의 양측 에지 근방에는 트랜치 절연막(218)이 형성되고, 상기 트랜치 절연막(218)을 둘러싸면서 제1 불순물 영역(218)이 깊은 깊이로 형성된다.
그리고, 상기 저전압 모스 트랜지스터 영역에 저전압용 제2 게이트 절연막(232) 및 제1 게이트 전극(236)으로 구성된 제2 게이트 패턴(240)을 형성한다.
도 12를 참조하면, 상기 고전압 모스 트랜지스터 영역은 덮고, 저전압 모스 트랜지스터 영역은 오픈시키는 제4 포토레지스트 패턴(242)을 형성한다. 이어서, 저전압 모스 트랜지스터 영역의 제2 활성 영역(220)에 불순물 이온(244)을 주입하여 저농도의 제3 불순물 영역(246)을 형성한다.
도 13을 참조하면, 제4 포토레지스트 패턴(242)을 제거한 후, 상기 제1 게이트 패턴(238) 및 제2 게이트 패턴(240)의 양측벽에 각각 제1 게이트 스페이서(248) 및 제2 스페이서(249)를 형성한다. 이어서, 고전압 모스 트랜지스터 영역 및 저전압 모스 트랜지스터 영역의 일부를 덮는 제5 포토레지스트 패턴(242)을 형성한 후, 상기 불순물 이온(250)을 주입한다.
이렇게 되면, 고전압 모스 트랜지스터 영역의 제1 불순물 영역(228) 내에 상기 제1 불순물 영역보다 얕게 고농도의 제2 불순물 영역(254)이 형성된다. 그리고, 상기 저전압 모스 트랜지스터 영역의 제3 불순물 영역(246)과 접하여 제3 불순물 영역(246)보다 고농도로 깊게 제4 불순물 영역(252)이 형성된다.
결과적으로, 상기 제1 불순물 영역(228)과 제2 불순물 영역(254)은 고전압 모스 트랜지스터 영역의 제1 소오스/드레인 영역(260)이고, 상기 제3 불순물 영역(246) 및 제4 불순물 영역(2526)은 저전압 트랜지스터 영역의 제2 소오스/드레인 영역이 된다.
상술한 바와 같이, 본 발명의 반도체 집적 회로 소자는 고전압 모스 트랜지스터의 게이트 패턴의 에지 근방에 필드 산화막을 형성하지 않고 트랜치 절연막을 형성함으로써 집적도를 항상시키면서도 게이트 패턴으로부터의 전계를 완화할 수 있다.
그리고, 본 발명의 반도체 집적 회로 소자는 고전압 모스 트랜지스터의 트랜치 절연막의 깊이를 저전압 모스 트랜지스터의 트랜치 소자 분리 영역의 깊이보다 깊게 형성하여 소오스/드레인 영역에 인가되는 전압을 효과적으로 완화시키면서도 고집적화를 이룰 수 있다.
더욱이, 본 발명의 반도체 집적 회로 소자는 고전압 모스 트랜지스터 영역의 트랜치 절연막의 트랜치 깊이를 사용 전압에 따라 다르게 구성할 수 있다.

Claims (15)

  1. 삭제
  2. 반도체 기판에 형성되어 활성 영역을 한정하고 단위 트랜지스터들을 절연하는 트랜치 소자 분리 영역;
    상기 반도체 기판의 활성 영역 상에 형성된 고전압용 게이트 패턴;
    상기 게이트 패턴의 에지 근방 및 상기 게이트 패턴의 하부의 반도체 기판에 형성되어 상기 게이트 패턴으로부터의 전계를 완화시킬 수 있는 트랜치 절연막; 및
    상기 트랜치 절연막을 감싸면서 상기 게이트 패턴의 양측의 반도체 기판 내에 형성된 소오스/드레인 영역을 포함하여 이루어지고, 상기 트랜치 절연막의 트랜치 깊이는 사용 전압에 따라 다르게 구성할 수 있고,
    상기 소오스/드레인 영역은 상기 트랜치 절연막을 감싸도록 깊게 형성된 저농도의 제1 불순물 영역과, 상기 제1 불순물 영역 내에 상기 제1 불순물 영역보다 얕은 깊이로 형성되고 상기 제1 불순물 영역보다 고농도의 제2 불순물 영역으로 구성되는 것을 특징으로 하는 반도체 집적 회로 소자.
  3. 제2항에 있어서, 상기 제2 불순물 영역은 상기 트랜치 절연막과 접하여 상기 반도체 기판의 표면 부근에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 소자.
  4. 고전압 모스 트랜지스터가 형성되는 고전압 모스 트랜지스터 영역과 저전압 모스 트랜지스터가 형성되는 저전압 모스 트랜지스터 영역을 포함하는 반도체 집적 회로 소자에 있어서,
    상기 고전압 모스 트랜지스터는 반도체 기판의 제1 트랜치 소자 분리 영역에 의하여 한정된 제1 활성 영역 상에 형성된 제1 게이트 패턴과, 상기 제1 게이트 패턴의 에지 근방에 형성되어 상기 제1 게이트 패턴으로부터의 전계를 완화시킬 수 있는 트랜치 절연막과, 상기 트랜치 절연막을 감싸면서 상기 제1 게이트 패턴의 양측의 상기 반도체 기판 내에 형성된 제1 소오스/드레인 영역을 포함하고,
    상기 저전압 트랜지스터는 상기 반도체 기판의 제2 트랜치 소자 분리 영역에 의하여 한정된 제2 활성 영역에 형성된 제2 게이트 패턴과, 상기 제2 게이트 패턴의 양측에 형성된 제2 소오스/드레인 영역을 포함하고,
    상기 트랜치 절연막의 트랜치 깊이는 사용 전압에 따라 다르게 구성하고, 상기 트랜치 절연막의 트랜치 깊이는 상기 제2 트랜치 소자 분리 영역의 트랜치 깊이보다 깊게 구성되어 상기 제1 게이트 패턴으로부터의 전계를 완화하면서도 집적도도 향상시킬 수 있는 것을 특징으로 하는 반도체 집적 회로 소자.
  5. 제4항에 있어서, 상기 제1 소오스/드레인 영역은 상기 트랜치 절연막을 감싸도록 깊게 형성된 저농도의 제1 불순물 영역과, 상기 제1 불순물 영역 내에 상기 제1 불순물 영역보다 얕은 깊이로 형성되고 상기 제1 불순물 영역보다 고농도의 제 2 불순물 영역으로 구성되는 것을 특징으로 하는 반도체 집적 회로 소자.
  6. 제5항에 있어서, 상기 제2 불순물 영역은 상기 트랜치 절연막과 접하여 상기 반도체 기판의 표면 부근에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 소자.
  7. 제5항에 있어서, 상기 트랜치 절연막의 트랜치 깊이와 제1 트랜치 소자 분리 영역의 트랜치 깊이는 동일하게 구성하는 것을 특징으로 하는 반도체 집적회로 소자.
  8. 반도체 기판에 소자분리용 트랜치와 상기 소자 분리용 트랜치 내에 트랜치 절연막 형성용 트랜치를 형성하는 단계;
    상기 소자 분리용 트랜치 및 트랜치 절연막 형성용 트랜치 내에 절연막을 매립함으로써 상기 소자 분리용 트랜치에 트랜치 소자 분리 영역을 형성하여 활성 영역을 한정하고, 상기 트랜치 절연막 형성용 트랜치에 트랜치 절연막을 형성하는 단계;
    상기 활성 영역에 불순물 이온을 주입하여 상기 트랜치 절연막을 감싸도록 제1 불순물 영역을 형성하는 단계;
    상기 활성 영역 상에 형성되고, 양측 부분은 상기 제1 불순물 영역 및 트랜치 절연막 상에 위치하도록 고전압용 게이트 패턴을 형성하는 단계; 및
    상기 고전압용 게이트 패턴의 양측벽의 상기 활성 영역에 상기 불순물 이온을 주입하여 상기 제1 불순물 영역보다 얕게 고농도의 제2 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  9. 제8항에 있어서, 상기 트랜치 절연막 형성용 트랜치의 깊이는 사용 전압에 따라 다르게 형성하는 것을 특징으로 하는 반도체 집적 회로 소자의 제조방법.
  10. 제9항에 있어서, 상기 트랜치 절연막은 상기 게이트 패턴의 에지 근방 및 상기 게이트 패턴의 하부의 반도체 기판에 형성하여 상기 게이트 패턴으로부터의 전계를 완화시킬 수 있는 것을 특징으로 하는 반도체 집적 회로 소자의 제조방법.
  11. 고전압 모스 트랜지스터 영역과 저전압 모스 트랜지스터 영역을 포함하는 반도체 기판의 저전압 모스 트랜지스터 영역에 소자분리용 제1 트랜치를 형성하는 단계;
    상기 고전압 모스 트랜지스터 영역의 반도체 기판에 소자 분리용 제2 트랜치 와, 상기 제2 트랜치 내에 트랜치 절연막 형성용 제3 트랜치를 형성하되, 상기 제3 트랜치의 깊이는 상기 제1 트랜치보다 깊게 형성하는 단계;
    상기 제1 트랜치 및 제2 트랜치 내에 절연막을 매립하여 각각 제1 및 제2 트랜치 소자 분리 영역을 형성함으로써 제1 활성 영역 및 제2 활성 영역을 한정하고, 상기 제3 트랜치에 절연막을 매립하여 트랜치 절연막을 형성하는 단계;
    상기 제1 활성 영역에 불순물 이온을 주입하여 상기 트랜치 절연막을 감싸도록 제1 불순물 영역을 형성하는 단계;
    상기 제1 활성 영역 상에 양측 부분은 상기 제1 불순물 영역 및 트랜치 절연막 상에 위치하도록 고전압용 제1 게이트 패턴을 형성하고, 상기 제2 활성 영역 상에 저전압용 제2 게이트 패턴을 형성하는 단계;
    상기 제2 활성 영역에 불순물 이온을 주입하여 제3 불순물 영역을 형성하는 단계; 및
    상기 고전압용 제1 게이트 패턴 및 저전압용 제2 게이트 패턴의 양측벽의 상기 제1 활성 영역 및 제2 활성 영역에 불순물 이온을 주입함으로써, 상기 고전압 모스 트랜지스터 영역에는 상기 제1 불순물 영역보다 얕게 고농도의 제2 불순물 영역을 형성하고, 저전압 모스 트랜지스터 영역에는 상기 제3 불순물 영역보다 깊게 고농도의 제4 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 트랜치 절연막 형성용 제3 트랜치의 깊이는 사용 전압에 따라 다르게 형성하는 것을 특징으로 하는 반도체 집적 회로 소자의 제조방법.
  13. 제11항에 있어서, 상기 트랜치 절연막은 상기 제1 게이트 패턴의 에지 근방 및 상기 제1 게이트 패턴의 하부의 반도체 기판에 형성되어 상기 제1 게이트 패턴으로부터의 전계를 완화시킬 수 있는 것을 특징으로 하는 반도체 집적 회로 소자의 제조방법.
  14. 제11항에 있어서, 상기 제1 불순물 영역과 제2 불순물 영역은 고전압 모스 트랜지스터 영역의 제1 소오스/드레인 영역이고, 상기 제3 및 제4 불순물 영역은 저전압 모스 트랜지스터 영역의 제2 소오스/드레인 영역인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  15. 제11항에 있어서, 상기 제2 트랜치의 깊이과 제3 트랜치의 깊이는 동일하게 형성하는 것을 특징으로 반도체 집적 회로 소자의 제조방법.
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