JP2001015734A - トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法 - Google Patents
トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000002955 isolation Methods 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 12
- 238000005468 ion implantation Methods 0.000 abstract description 10
- 150000004767 nitrides Chemical class 0.000 abstract description 10
- 238000000137 annealing Methods 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 239000002344 surface layer Substances 0.000 abstract description 2
- 230000010354 integration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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Abstract
(57)【要約】
【課題】 トランジスタ素子製造におけるトレンチ分離
構造を利用した高圧素子と低圧素子の整合方法の提供。 【解決手段】 本発明によると、形成したトレンチの側
壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の長さ
となし、これによりその操作電圧を高くし、並びに一つ
のｎ型ウェルにより幅が狭くなることでもたらされる電
気抵抗値の増加を低減させており、言い換えると、その
電流と電圧駆動能力を向上し、高圧素子と低圧素子の整
合の需要に応えるようにしている。
構造を利用した高圧素子と低圧素子の整合方法の提供。 【解決手段】 本発明によると、形成したトレンチの側
壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の長さ
となし、これによりその操作電圧を高くし、並びに一つ
のｎ型ウェルにより幅が狭くなることでもたらされる電
気抵抗値の増加を低減させており、言い換えると、その
電流と電圧駆動能力を向上し、高圧素子と低圧素子の整
合の需要に応えるようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、一種のトランジス
タ素子の製造方法に係り、特に、トランジスタ素子の製
造における高圧素子と低圧素子の整合方法に係り、特に
トレンチの側壁の長さを高電圧ＣＭＯＳ素子のドリフト
領域の長さとなす方法に関する。
タ素子の製造方法に係り、特に、トランジスタ素子の製
造における高圧素子と低圧素子の整合方法に係り、特に
トレンチの側壁の長さを高電圧ＣＭＯＳ素子のドリフト
領域の長さとなす方法に関する。
【０００２】
【従来の技術】集積回路の製造はますます高集積化に向
けて発展しているが、それに伴うショートチャネル効果
が問題となっており、伝統的なＣＭＯＳ素子の設計では
要求を満足できず、特にホットエレクトロン効果が問題
となっている。このため新たな設計により改良を行う必
要がある。例えばＬＤＤの使用が考えられるが、これも
集積回路の集積度の増加により発生するエネルギー損耗
及び放熱の問題を解決できなかった。
けて発展しているが、それに伴うショートチャネル効果
が問題となっており、伝統的なＣＭＯＳ素子の設計では
要求を満足できず、特にホットエレクトロン効果が問題
となっている。このため新たな設計により改良を行う必
要がある。例えばＬＤＤの使用が考えられるが、これも
集積回路の集積度の増加により発生するエネルギー損耗
及び放熱の問題を解決できなかった。
【０００３】このため、エネルギー消費量が低く、高集
積度という優れた点を有するＣＭＯＳ素子の設計が、現
在のＶＬＳＩ集積回路のポイントとなっている。ただし
使用するＣＭＯＳの製造コストが増加し、且つ幾種類か
の新しい素子分離設計或いは基板の材質によって寄生バ
イポーラ現象の発生する閉鎖の問題を制御してＣＭＯＳ
で設計を進行する集積回路の安定性を向上する必要があ
った。
積度という優れた点を有するＣＭＯＳ素子の設計が、現
在のＶＬＳＩ集積回路のポイントとなっている。ただし
使用するＣＭＯＳの製造コストが増加し、且つ幾種類か
の新しい素子分離設計或いは基板の材質によって寄生バ
イポーラ現象の発生する閉鎖の問題を制御してＣＭＯＳ
で設計を進行する集積回路の安定性を向上する必要があ
った。
【０００４】トランジスタとトランジスタの間の操作が
相手方の干渉を受けないために、素子分離の必要があ
り、それにより短絡の発生を回避できる。この工程は素
子分離工程と称され、ほとんどはいわゆるＬＯＣＯＳが
採用されている。
相手方の干渉を受けないために、素子分離の必要があ
り、それにより短絡の発生を回避できる。この工程は素
子分離工程と称され、ほとんどはいわゆるＬＯＣＯＳが
採用されている。
【０００５】図１に示されるのは、伝統的な一つのＣＭ
ＯＳトランジスタ構造の断面図であり、ｐ型基板１０、
トレンチ１、ｎ+ ソース２、ゲート３、ｎ+ ドレイン２
Ａ、ゲート酸化膜４、酸化膜５を具備する。
ＯＳトランジスタ構造の断面図であり、ｐ型基板１０、
トレンチ１、ｎ+ ソース２、ゲート３、ｎ+ ドレイン２
Ａ、ゲート酸化膜４、酸化膜５を具備する。
【０００６】伝統的な高圧ＣＭＯＳ（ＨＶ−ＣＭＯＳ）
素子構造のほとんどはＬＯＣＯＳを採用しており、その
チャネル及びドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏ
ｎ）がいずれも水平方向に比較的大きなチップ面積を占
めており、且つ高電圧操作下で高電流駆動能力を達成し
にくかった。このため、より先進的な製造技術とより良
好な素子構造が切実に必要とされていた。
素子構造のほとんどはＬＯＣＯＳを採用しており、その
チャネル及びドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏ
ｎ）がいずれも水平方向に比較的大きなチップ面積を占
めており、且つ高電圧操作下で高電流駆動能力を達成し
にくかった。このため、より先進的な製造技術とより良
好な素子構造が切実に必要とされていた。
【０００７】事実上、トレンチ分離（Ｔｒｅｎｃｈ Ｉ
ｓｏｌａｔｉｏｎ）は一種の、広く新時代のメモリ工程
に応用されているＣＭＯＳ素子分離技術である。それは
ｐ型ＭＯＳとｎ型ＭＯＳの間に１本のチャネルを掘出
し、その後継続して二酸化シリコン（非導体）及びポリ
シリコン（半導体）を注入する。我々は、トレンチ素子
分離技術により閉鎖の発生を防止し、且つもとのＣＭＯ
Ｓの具備する集積度を保持し、すでに非常に長いＣＭＯ
Ｓ工程を複雑化することのない方法を提供しようとす
る。
ｓｏｌａｔｉｏｎ）は一種の、広く新時代のメモリ工程
に応用されているＣＭＯＳ素子分離技術である。それは
ｐ型ＭＯＳとｎ型ＭＯＳの間に１本のチャネルを掘出
し、その後継続して二酸化シリコン（非導体）及びポリ
シリコン（半導体）を注入する。我々は、トレンチ素子
分離技術により閉鎖の発生を防止し、且つもとのＣＭＯ
Ｓの具備する集積度を保持し、すでに非常に長いＣＭＯ
Ｓ工程を複雑化することのない方法を提供しようとす
る。
【０００８】しかし、ＶＬＳＩの発展下で、トランジス
タ素子の応用上、マルチチップ整合機能の発展があり、
伝統的な高圧素子のドリフト領域の構造の多くがＬＯＣ
ＯＳで形成され、ディープサブミクロン即ち長度０．２
５ミクロン以下のものの多くはトレンチ酸化膜（ｔｒｅ
ｎｃｈ ｏｘｉｄｅ）を採用している。このため、整合
上、差異性があり、ゆえに高圧素子を改良して整合の要
求を達成する必要があった。
タ素子の応用上、マルチチップ整合機能の発展があり、
伝統的な高圧素子のドリフト領域の構造の多くがＬＯＣ
ＯＳで形成され、ディープサブミクロン即ち長度０．２
５ミクロン以下のものの多くはトレンチ酸化膜（ｔｒｅ
ｎｃｈ ｏｘｉｄｅ）を採用している。このため、整合
上、差異性があり、ゆえに高圧素子を改良して整合の要
求を達成する必要があった。
【０００９】
【発明が解決しようとする課題】以上の従来の技術にお
ける、伝統的な高圧素子と低圧素子整合の差異性からも
たらされる多くの問題を鑑み、本発明では、一種の方法
を提供することで、高圧素子と低圧素子整合の要求を達
成し、マルチチップ整合機能の発展に寄与することを目
的としている。
ける、伝統的な高圧素子と低圧素子整合の差異性からも
たらされる多くの問題を鑑み、本発明では、一種の方法
を提供することで、高圧素子と低圧素子整合の要求を達
成し、マルチチップ整合機能の発展に寄与することを目
的としている。
【００１０】
【課題を解決するための手段】請求項１の発明は、トラ
ンジスタ素子の製造において、少なくとも以下のステッ
プ、即ち、第１導電形態を具備する半導体基板を提供す
るステップ、一つのブロック状層を該半導体基板に形成
するステップ、該ブロック状層を定義且つエッチングし
且つ半導体基板内に少なくとも二つのトレンチを形成す
るステップ、先に該半導体基板にイオン注入し且つ該ブ
ロック状層をマスクとし、上記第１導電形態と異なる第
２導電形態を有する少なくとも二つのドリフト領域を形
成するステップ、一つの誘電層を該トレンチに充填して
少なくとも二つの誘電領域を該半導体基板内に形成し、
且つチャネル領域で該二つの誘電領域を分離するステッ
プ、ゲート層を形成並びにエッチングして一つのゲート
領域を半導体基板上方に形成し、該ゲート領域に該チャ
ネル領域と一部の該誘電領域上を被覆させるステップ、
さらに該半導体基板にイオン注入して該ゲート領域と誘
電領域をマスクとしてソース及びドレイン領域を形成す
るステップ、以上のステップを具備することを特徴とす
る、トランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項２の発明は、前記半導体基板が少なくともシリコン
を含有することを特徴とする、請求項１に記載のトラン
ジスタ素子製造におけるトレンチ分離構造を利用した高
圧素子と低圧素子の整合方法としている。請求項３の発
明は、前記誘電層が少なくともシリコンを含有すること
を特徴とする、請求項１に記載のトランジスタ素子製造
におけるトレンチ分離構造を利用した高圧素子と低圧素
子の整合方法としている。請求項４の発明は、前記トレ
ンチの側壁表面と底部表面に別に酸化膜を形成するステ
ップを少なくとも含むことを特徴とする、請求項１に記
載のトランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項５の発明は、前記半導体基板にイオン注入により第
２導電形態の二つのドープ領域を形成し、この二つのド
ープ領域がそれぞれ前記誘電領域に隣接し、且つ隣接す
る誘電領域により該ドープ領域とチャネル領域が分離さ
れることを特徴とする、請求項１に記載のトランジスタ
素子製造におけるトレンチ分離構造を利用した高圧素子
と低圧素子の整合方法としている。請求項６の発明は、
前記ゲート層が少なくともゲート酸化膜を含むことを特
徴とする、請求項１に記載のトランジスタ素子製造にお
けるトレンチ分離構造を利用した高圧素子と低圧素子の
整合方法としている。請求項７の発明は、前記ゲート層
が、前記ゲート酸化膜の上に形成されたポリシリコン層
を少なくとも包括することを特徴とする、請求項６に記
載のトランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項８の発明は、前記第１導電形態がｐ型導電形態とさ
れ、第２導電形態がｎ型導電形態とされたこと特徴とす
る、請求項１に記載のトランジスタ素子製造におけるト
レンチ分離構造を利用した高圧素子と低圧素子の整合方
法としている。
ンジスタ素子の製造において、少なくとも以下のステッ
プ、即ち、第１導電形態を具備する半導体基板を提供す
るステップ、一つのブロック状層を該半導体基板に形成
するステップ、該ブロック状層を定義且つエッチングし
且つ半導体基板内に少なくとも二つのトレンチを形成す
るステップ、先に該半導体基板にイオン注入し且つ該ブ
ロック状層をマスクとし、上記第１導電形態と異なる第
２導電形態を有する少なくとも二つのドリフト領域を形
成するステップ、一つの誘電層を該トレンチに充填して
少なくとも二つの誘電領域を該半導体基板内に形成し、
且つチャネル領域で該二つの誘電領域を分離するステッ
プ、ゲート層を形成並びにエッチングして一つのゲート
領域を半導体基板上方に形成し、該ゲート領域に該チャ
ネル領域と一部の該誘電領域上を被覆させるステップ、
さらに該半導体基板にイオン注入して該ゲート領域と誘
電領域をマスクとしてソース及びドレイン領域を形成す
るステップ、以上のステップを具備することを特徴とす
る、トランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項２の発明は、前記半導体基板が少なくともシリコン
を含有することを特徴とする、請求項１に記載のトラン
ジスタ素子製造におけるトレンチ分離構造を利用した高
圧素子と低圧素子の整合方法としている。請求項３の発
明は、前記誘電層が少なくともシリコンを含有すること
を特徴とする、請求項１に記載のトランジスタ素子製造
におけるトレンチ分離構造を利用した高圧素子と低圧素
子の整合方法としている。請求項４の発明は、前記トレ
ンチの側壁表面と底部表面に別に酸化膜を形成するステ
ップを少なくとも含むことを特徴とする、請求項１に記
載のトランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項５の発明は、前記半導体基板にイオン注入により第
２導電形態の二つのドープ領域を形成し、この二つのド
ープ領域がそれぞれ前記誘電領域に隣接し、且つ隣接す
る誘電領域により該ドープ領域とチャネル領域が分離さ
れることを特徴とする、請求項１に記載のトランジスタ
素子製造におけるトレンチ分離構造を利用した高圧素子
と低圧素子の整合方法としている。請求項６の発明は、
前記ゲート層が少なくともゲート酸化膜を含むことを特
徴とする、請求項１に記載のトランジスタ素子製造にお
けるトレンチ分離構造を利用した高圧素子と低圧素子の
整合方法としている。請求項７の発明は、前記ゲート層
が、前記ゲート酸化膜の上に形成されたポリシリコン層
を少なくとも包括することを特徴とする、請求項６に記
載のトランジスタ素子製造におけるトレンチ分離構造を
利用した高圧素子と低圧素子の整合方法としている。請
求項８の発明は、前記第１導電形態がｐ型導電形態とさ
れ、第２導電形態がｎ型導電形態とされたこと特徴とす
る、請求項１に記載のトランジスタ素子製造におけるト
レンチ分離構造を利用した高圧素子と低圧素子の整合方
法としている。
【００１１】
【発明の実施の形態】本発明のトランジスタ素子製造に
おけるトレンチ分離構造を利用した高圧素子と低圧素子
の整合方法は少なくとも以下のステップを包括する：ま
ず半導体基板を提供し、続いて一つの犠牲酸化膜をこの
半導体基板上に形成する。その後、一つの窒化膜でこの
犠牲酸化膜上を被覆する。パターンエッチングにより一
つのトレンチを形成し並びに一つのドリフト領域をトレ
ンチ側壁に定義し、並びにドリフト領域に対してイオン
注入過程を進行し、このトレンチ側壁とドリフト領域の
間に一つの酸化膜を形成した後、さらに常圧ＣＶＤで一
つの厚い酸化膜を形成し、並びに高温でこの厚い酸化膜
を高密化し、並びに厚い酸化膜に対して化学機械研磨工
程を進行してその平坦度を増す。
おけるトレンチ分離構造を利用した高圧素子と低圧素子
の整合方法は少なくとも以下のステップを包括する：ま
ず半導体基板を提供し、続いて一つの犠牲酸化膜をこの
半導体基板上に形成する。その後、一つの窒化膜でこの
犠牲酸化膜上を被覆する。パターンエッチングにより一
つのトレンチを形成し並びに一つのドリフト領域をトレ
ンチ側壁に定義し、並びにドリフト領域に対してイオン
注入過程を進行し、このトレンチ側壁とドリフト領域の
間に一つの酸化膜を形成した後、さらに常圧ＣＶＤで一
つの厚い酸化膜を形成し、並びに高温でこの厚い酸化膜
を高密化し、並びに厚い酸化膜に対して化学機械研磨工
程を進行してその平坦度を増す。
【００１２】続いて、窒化膜と犠牲酸化膜を除去し、並
びにこのトランジスタ素子上にマスクを形成し、且つイ
オン注入と最後のアニーリングステップを進行して導電
態ウェル領域を形成する。続いてこの酸化膜を除去し、
トレンチ酸化膜の上方にゲート酸化膜を生長させ、並び
にパターンエッチングによりポリシリコンゲートと定義
し、最後に一つのソースとドレインをこの半導体層内の
ドレイン酸化膜領域の側壁に形成する。
びにこのトランジスタ素子上にマスクを形成し、且つイ
オン注入と最後のアニーリングステップを進行して導電
態ウェル領域を形成する。続いてこの酸化膜を除去し、
トレンチ酸化膜の上方にゲート酸化膜を生長させ、並び
にパターンエッチングによりポリシリコンゲートと定義
し、最後に一つのソースとドレインをこの半導体層内の
ドレイン酸化膜領域の側壁に形成する。
【００１３】本発明の実施例では、形成したトレンチの
側壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の長
さとなし、これによりその操作電圧を高くし、並びに一
つのｎ型ウェルにより幅が狭くなることでもたらされる
電気抵抗値の増加を低減させており、言い換えると、そ
の電流と電圧駆動能力を向上し、高圧素子と低圧素子の
整合の需要に応えるようにしている。
側壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の長
さとなし、これによりその操作電圧を高くし、並びに一
つのｎ型ウェルにより幅が狭くなることでもたらされる
電気抵抗値の増加を低減させており、言い換えると、そ
の電流と電圧駆動能力を向上し、高圧素子と低圧素子の
整合の需要に応えるようにしている。
【００１４】このほか、本発明で形成される高電圧素子
は、トレンチ素子分離ＣＭＯＳ設計を利用しており、こ
れは伝統的なバイポーラ酸化膜ＣＭＯＳ設計とは異な
り、チャネル及びドリフト領域の位置も伝統的な水平方
向から垂直方向へと改められ、素子の占有するチップ面
積が大幅に減少し、これによりより多くの応用空間を提
供し、より高集積度精密製造の発展の傾向に符合する。
は、トレンチ素子分離ＣＭＯＳ設計を利用しており、こ
れは伝統的なバイポーラ酸化膜ＣＭＯＳ設計とは異な
り、チャネル及びドリフト領域の位置も伝統的な水平方
向から垂直方向へと改められ、素子の占有するチップ面
積が大幅に減少し、これによりより多くの応用空間を提
供し、より高集積度精密製造の発展の傾向に符合する。
【００１５】
【実施例】図２から図５は本発明の一つの実施例におけ
る、トレンチ酸化膜を形成してあるトランジスタ素子の
断面図である。
る、トレンチ酸化膜を形成してあるトランジスタ素子の
断面図である。
【００１６】本発明によると、図２のＡに示されるよう
に、まずｐ形半導体基板１１を提供し、犠牲酸化膜１２
を熱酸化によりその上面に形成する。この犠牲酸化膜１
２の厚さは１００から２００オングストロームとし、さ
らに窒化膜１３を減圧ＣＶＤで犠牲酸化膜１２の上に形
成する。この窒化膜１３の厚さは１０００から２０００
オングストロームとし、リソグラフィーによるパターン
エッチング可能である。
に、まずｐ形半導体基板１１を提供し、犠牲酸化膜１２
を熱酸化によりその上面に形成する。この犠牲酸化膜１
２の厚さは１００から２００オングストロームとし、さ
らに窒化膜１３を減圧ＣＶＤで犠牲酸化膜１２の上に形
成する。この窒化膜１３の厚さは１０００から２０００
オングストロームとし、リソグラフィーによるパターン
エッチング可能である。
【００１７】伝統的なリソグラフィーとドライエッチン
グによりマスク上のパターンを転写し、フィールド酸化
膜製造のマスクとなし、続いて窒化膜１３と犠牲酸化膜
１２及び半導体基板１１に対して異方性エッチングを進
行し、トレンチ領域１４を形成する（図２のＢ参照）。
グによりマスク上のパターンを転写し、フィールド酸化
膜製造のマスクとなし、続いて窒化膜１３と犠牲酸化膜
１２及び半導体基板１１に対して異方性エッチングを進
行し、トレンチ領域１４を形成する（図２のＢ参照）。
【００１８】図３のＡに示されるように、半導体基板１
１の窒化膜１３を主体とし、ｎ形のイオン注入を進行
し、イオン注入によりこのトレンチ領域１４の側壁と底
部表面にドリフト領域１５を形成し、その後、さらに酸
化膜１２Ａをトレンチ領域１４の側壁と底部表面に形成
する。この酸化膜１２Ａの厚さは１００から１５０オン
グストロームとする（図３のＡ参照）。
１の窒化膜１３を主体とし、ｎ形のイオン注入を進行
し、イオン注入によりこのトレンチ領域１４の側壁と底
部表面にドリフト領域１５を形成し、その後、さらに酸
化膜１２Ａをトレンチ領域１４の側壁と底部表面に形成
する。この酸化膜１２Ａの厚さは１００から１５０オン
グストロームとする（図３のＡ参照）。
【００１９】別に一つの酸化膜１６を半導体基板１１に
形成し且つトレンチ領域１４を該酸化膜１６で充填する
（図３のＢ参照）。この酸化膜１６は常圧ＣＶＤで堆積
した厚さ５０００から９０００オングストロームの酸化
膜１６とし、その後、１１５０℃の高温で高密化過程
（ｄｅｎｓｉｔｙ ｐｒｏｃｅｓｓ）を進行してこの酸
化膜の堆積度をより高密化し、最後にトレンチ領域１４
中の酸化膜１６の上面に対して化学機械研磨を進行し、
表面を平坦化する。
形成し且つトレンチ領域１４を該酸化膜１６で充填する
（図３のＢ参照）。この酸化膜１６は常圧ＣＶＤで堆積
した厚さ５０００から９０００オングストロームの酸化
膜１６とし、その後、１１５０℃の高温で高密化過程
（ｄｅｎｓｉｔｙ ｐｒｏｃｅｓｓ）を進行してこの酸
化膜の堆積度をより高密化し、最後にトレンチ領域１４
中の酸化膜１６の上面に対して化学機械研磨を進行し、
表面を平坦化する。
【００２０】伝統の方法を利用し、窒化膜１３と犠牲酸
化膜１２を除去した後、厚さが１００から２００オング
ストロームの酸化膜１７を半導体基板１１の表層に熱成
形し、続いて伝統的なリソグラフィー技術で二つのウェ
ル領域を定義した後、ｎ形イオン注入と標準のアニーリ
ング過程を進行する。これにより、二つのｎ型ウェル領
域１８を形成し、且つこの二つのｎ形ウェル領域１８は
充填された酸化膜１６とチャネルで隔離されている（図
４のＡ参照）。
化膜１２を除去した後、厚さが１００から２００オング
ストロームの酸化膜１７を半導体基板１１の表層に熱成
形し、続いて伝統的なリソグラフィー技術で二つのウェ
ル領域を定義した後、ｎ形イオン注入と標準のアニーリ
ング過程を進行する。これにより、二つのｎ型ウェル領
域１８を形成し、且つこの二つのｎ形ウェル領域１８は
充填された酸化膜１６とチャネルで隔離されている（図
４のＡ参照）。
【００２１】伝統的なエッチングにより酸化膜１７を除
去した後、一つのゲート酸化膜１９とｎ形ドープポリシ
リコン２０を半導体基板１１の上層に形成する（図４の
Ｂ）。この実施例によると、ゲート酸化膜１９は伝統的
な減圧ＣＶＤを使用して形成し、その厚さは２０００か
ら３０００オングストロームとしている。
去した後、一つのゲート酸化膜１９とｎ形ドープポリシ
リコン２０を半導体基板１１の上層に形成する（図４の
Ｂ）。この実施例によると、ゲート酸化膜１９は伝統的
な減圧ＣＶＤを使用して形成し、その厚さは２０００か
ら３０００オングストロームとしている。
【００２２】最後に図５に示されるように、パターンエ
ッチングによりゲート２０を定義し、並びに熱拡散或い
はイオン注入によりｎ+ ドープポリシリコン、ｎ+ ソー
ス２１及びドレイン２２を形成してトランジスタが完成
する。
ッチングによりゲート２０を定義し、並びに熱拡散或い
はイオン注入によりｎ+ ドープポリシリコン、ｎ+ ソー
ス２１及びドレイン２２を形成してトランジスタが完成
する。
【００２３】以上に説明した実施例は本発明の請求範囲
を限定するものではなく、本発明に基づき容易になされ
る細部の改変、修飾であって本発明と同じ効果を提供す
るものはいずれも本発明の請求範囲に属する。
を限定するものではなく、本発明に基づき容易になされ
る細部の改変、修飾であって本発明と同じ効果を提供す
るものはいずれも本発明の請求範囲に属する。
【００２４】
【発明の効果】本発明の実施例では、形成したトレンチ
の側壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の
長さとなし、これによりその操作電圧を高くし、並びに
一つのｎ型ウェルにより幅が狭くなることでもたらされ
る電気抵抗値の増加を低減させており、言い換えると、
その電流と電圧駆動能力を向上し、高圧素子と低圧素子
の整合の需要に応えるようにしている。
の側壁の長さを、高電圧ＣＭＯＳ素子のドリフト領域の
長さとなし、これによりその操作電圧を高くし、並びに
一つのｎ型ウェルにより幅が狭くなることでもたらされ
る電気抵抗値の増加を低減させており、言い換えると、
その電流と電圧駆動能力を向上し、高圧素子と低圧素子
の整合の需要に応えるようにしている。
【００２５】このほか、本発明で形成される高電圧素子
は、トレンチ素子分離ＣＭＯＳ設計を利用しており、こ
れは伝統的なバイポーラ酸化膜ＣＭＯＳ設計とは異な
り、チャネル及びドリフト領域の位置も伝統的な水平方
向から垂直方向へと改められ、素子の占有するチップ面
積が大幅に減少し、これによりより多くの応用空間を提
供し、より高集積度精密製造の発展の傾向に符合する。
は、トレンチ素子分離ＣＭＯＳ設計を利用しており、こ
れは伝統的なバイポーラ酸化膜ＣＭＯＳ設計とは異な
り、チャネル及びドリフト領域の位置も伝統的な水平方
向から垂直方向へと改められ、素子の占有するチップ面
積が大幅に減少し、これによりより多くの応用空間を提
供し、より高集積度精密製造の発展の傾向に符合する。
【図１】典型的なＣＭＯＳソース／ドレインの断面構造
図である。
図である。
【図２】本発明の実施例の形成過程の断面図である。
【図３】本発明の実施例の形成過程の断面図である。
【図４】本発明の実施例の形成過程の断面図である。
【図５】本発明の実施例の形成過程の断面図である。
１１ ｐ型半導体基板 １２ 犠牲酸化膜 １２Ａ 酸化膜 １３ 窒化膜 １４ トレンチ １５ ドリフト領域 １６ 酸化膜 １７ 酸化膜 １８ ｎ形ウェル領域 １９ ゲート酸化膜 ２０ ポリシリコン層 ２１ ｎ+ ソース ２２ ｎ+ ドレイン
Claims (8)
- 【請求項１】 トランジスタ素子の製造において、少な
くとも以下のステップ、即ち、 第１導電形態を具備する半導体基板を提供するステッ
プ、 一つのブロック状層を該半導体基板に形成するステッ
プ、 該ブロック状層を定義且つエッチングし且つ半導体基板
内に少なくとも二つのトレンチを形成するステップ、 先に該半導体基板にイオン注入し且つ該ブロック状層を
マスクとし、上記第１導電形態と異なる第２導電形態を
有する少なくとも二つのドリフト領域を形成するステッ
プ、 一つの誘電層を該トレンチに充填して少なくとも二つの
誘電領域を該半導体基板内に形成し、且つチャネル領域
で該二つの誘電領域を分離するステップ、 ゲート層を形成並びにエッチングして一つのゲート領域
を半導体基板上方に形成し、該ゲート領域に該チャネル
領域と一部の該誘電領域上を被覆させるステップ、 さらに該半導体基板にイオン注入して該ゲート領域と誘
電領域をマスクとしてソース及びドレイン領域を形成す
るステップ、 以上のステップを具備することを特徴とする、トランジ
スタ素子製造におけるトレンチ分離構造を利用した高圧
素子と低圧素子の整合方法。 - 【請求項２】 前記半導体基板が少なくともシリコンを
含有することを特徴とする、請求項１に記載のトランジ
スタ素子製造におけるトレンチ分離構造を利用した高圧
素子と低圧素子の整合方法。 - 【請求項３】 前記誘電層が少なくともシリコンを含有
することを特徴とする、請求項１に記載のトランジスタ
素子製造におけるトレンチ分離構造を利用した高圧素子
と低圧素子の整合方法。 - 【請求項４】 前記トレンチの側壁表面と底部表面に別
に酸化膜を形成するステップを少なくとも含むことを特
徴とする、請求項１に記載のトランジスタ素子製造にお
けるトレンチ分離構造を利用した高圧素子と低圧素子の
整合方法。 - 【請求項５】 前記半導体基板にイオン注入により第２
導電形態の二つのドープ領域を形成し、この二つのドー
プ領域がそれぞれ前記誘電領域に隣接し、且つ隣接する
誘電領域により該ドープ領域とチャネル領域が分離され
ることを特徴とする、請求項１に記載のトランジスタ素
子製造におけるトレンチ分離構造を利用した高圧素子と
低圧素子の整合方法。 - 【請求項６】 前記ゲート層が少なくともゲート酸化膜
を含むことを特徴とする、請求項１に記載のトランジス
タ素子製造におけるトレンチ分離構造を利用した高圧素
子と低圧素子の整合方法。 - 【請求項７】 前記ゲート層が、前記ゲート酸化膜の上
に形成されたポリシリコン層を少なくとも包括すること
を特徴とする、請求項６に記載のトランジスタ素子製造
におけるトレンチ分離構造を利用した高圧素子と低圧素
子の整合方法。 - 【請求項８】 前記第１導電形態がｐ型導電形態とさ
れ、第２導電形態がｎ型導電形態とされたこと特徴とす
る、請求項１に記載のトランジスタ素子製造におけるト
レンチ分離構造を利用した高圧素子と低圧素子の整合方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/310,241 US6194772B1 (en) | 1999-05-12 | 1999-05-12 | High-voltage semiconductor device with trench structure |
| JP11173027A JP2001015734A (ja) | 1999-05-12 | 1999-06-18 | トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/310,241 US6194772B1 (en) | 1999-05-12 | 1999-05-12 | High-voltage semiconductor device with trench structure |
| JP11173027A JP2001015734A (ja) | 1999-05-12 | 1999-06-18 | トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015734A true JP2001015734A (ja) | 2001-01-19 |
Family
ID=26495159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173027A Pending JP2001015734A (ja) | 1999-05-12 | 1999-06-18 | トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6194772B1 (ja) |
| JP (1) | JP2001015734A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
| JP2005101602A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | 高耐圧電界効果トランジスタ及びこれの形成方法 |
| KR100731092B1 (ko) * | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 고전압 반도체소자 및 그 제조방법 |
| KR100734302B1 (ko) | 2006-01-12 | 2007-07-02 | 삼성전자주식회사 | 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법 |
| KR100790742B1 (ko) | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 트랜지스터 및 그 제조방법 |
| KR100859482B1 (ko) | 2006-12-29 | 2008-09-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP2008258640A (ja) * | 2008-05-07 | 2008-10-23 | Renesas Technology Corp | 半導体集積回路装置 |
| CN100447965C (zh) * | 2005-05-27 | 2008-12-31 | 精工爱普生株式会社 | 半导体装置的制造方法及半导体装置 |
| KR100954907B1 (ko) | 2007-12-21 | 2010-04-27 | 주식회사 동부하이텍 | 반도체 소자의 테스트 패턴 및 그 제조방법 |
| CN107706233A (zh) * | 2016-08-08 | 2018-02-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
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| DE10120052A1 (de) * | 2001-04-24 | 2002-10-31 | Infineon Technologies Ag | Halbleiterschaltung mit einem MOSFET mit einer Driftzone und Verfahren zur Herstellung der Halbleiterschaltung |
| US20060286757A1 (en) * | 2005-06-15 | 2006-12-21 | John Power | Semiconductor product and method for forming a semiconductor product |
| JP2008140922A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
| US20080308868A1 (en) * | 2007-06-15 | 2008-12-18 | United Microelectronics Corp. | High voltage metal oxide semiconductor transistor and fabrication method thereof |
| CN106298913B (zh) * | 2015-05-18 | 2019-11-08 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
| TWI767143B (zh) | 2019-09-05 | 2022-06-11 | 聯華電子股份有限公司 | 高電壓電晶體結構及其製造方法 |
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| JPH01189173A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | 半導体装置 |
| US4926233A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | Merged trench bipolar-CMOS transistor fabrication process |
| JPH03290961A (ja) * | 1990-04-06 | 1991-12-20 | Nec Corp | 相補型ゲートアレー |
| JPH05152516A (ja) * | 1991-11-29 | 1993-06-18 | Toshiba Corp | 半導体装置とその製造方法 |
| US5350941A (en) * | 1992-09-23 | 1994-09-27 | Texas Instruments Incorporated | Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench |
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-
1999
- 1999-05-12 US US09/310,241 patent/US6194772B1/en not_active Expired - Lifetime
- 1999-06-18 JP JP11173027A patent/JP2001015734A/ja active Pending
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|---|---|
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080219 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20080305 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080318 |