KR100859482B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 펀치 쓰루 현상을 방지함과 아울러 중간전압을 가질 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 형성되는 웰 영역과, 상기 웰 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측에서 소정 폭으로 이격되며 상기 게이트 전극을 사이에 두고 상기 웰 영역 내에 형성되는 제1 및 제2 드리프트 영역과, 상기 게이트 전극의 양측에서 소정 폭으로 이격되며 상기 게이트 전극을 사이에 두고 상기 제1 및 제2 드리프트 영역 내에 형성되는 소스 및 드레인 영역을 구비한다.
Description
도 1은 종래의 반도체 소자를 나타내는 단면도.
도 2는 본 발명의 제1 실시 예에 따른 반도체 소자를 나타내는 단면도.
도 3a 내지 도 3e는 도 2에 도시된 반도체 소자의 제조방법을 나타내는 단면도들.
도 4는 본 발명의 제2 실시 예에 따른 반도체 소자를 나타내는 단면도.
도 5a 내지 도 5e는 도 4에 도시된 반도체 소자의 제조방법을 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 반도체 기판 104 : 소자 분리막
106 : 게이트 전극 107 : 게이트 절연막
108, 110 : 드리프트 영역 112 : 소스 영역
114 : 드레인 영역 116 : 층간 절연막
118, 120 : 컨택 플러그 122, 124 : 컨택홀
본 발명은 반도체 소자에 관한 것으로, 특히 펀치 쓰루 현상을 방지함과 아울러 중간전압을 가질 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
전계효과 트랜지스터(Field Effect Transistor : 이하 "FET"라 함)는 다수의 캐리어들이 게이트 전극을 거쳐 소스 전극에서 드레인 전극으로 움직이는 트랜지스터 역할을 하는 소자이다. 이러한 FET 중에서 최근 들어 실리콘 기판 상에 산화막을 형성시키고 그 위에 실리콘 전극을 형성하여 전기장에 의한 실리콘 표면의 전하를 조절할 수 있는 MOSFET(Metal Oxide Semiconductor FET)가 그 특성이 우수하여 널리 이용되고 있는 추세에 있다.
최근 들어, 액정표시장치의 구동회로(Lcd Driver IC, LDI)와 같은 반도체 소자는 로직회로(logic circuit)를 구동하기 위한 저전압 트랜지스터와 LCD 패널(panel)을 구동하기 위한 고전압 트랜지스터를 구비한다. 여기서, 고전압 트랜지스터는 P형 MOSFET와 N형 MOSMOS로 이루어진다.
도 1을 참조하면, 종래의 반도체 소자는 반도체 기판(2) 내에 p형 불순물 이온을 주입하여 형성되는 고전압 p-웰 영역(HPWELL)과, 고전압 p-웰 영역(HPWELL) 상에 형성되는 게이트 전극(6)과, 게이트 전극(6)과 오버랩되지 않도록 게이트 전극(6)을 사이에 두고 p-웰 영역(HPWELL) 내에 n-형 불순물 이온을 주입하여 형성되는 제1 및 제2 드리프트(drift) 영역(8, 10)과, 반도체 기판(2)의 활성 영역과 비활성 영역을 분리하는 소자 분리막(4)과, 제1 및 제2 드리프트 영역(8, 10) 일부에 각각 n+형 불순물 이온을 주입하여 형성되는 소스 및 드레인 영역(12, 14)과, 게이 트 전극(6)을 덮도록 p-웰 영역(HPWELL) 전면에 형성되는 층간 절연막(16)과, 층간 절연막(16)을 관통하는 제1 컨택홀(22)을 통해 소스 영역(12) 상에 형성되는 제1 컨택 플러그(18)와, 층간 절연막(16)을 관통하는 제2 컨택홀(24)을 통해 드레인 영역(14) 상에 형성되는 제2 컨택 플러그(20)를 구비한다.
이러한 반도체 소자는 반도체 소자의 소형화, 경량화, 박형화 추세에 따라 트랜지스터의 크기가 축소되고 있으며, 이러한 트랜지스터의 크기 감소에 따라 게이트 채널 길이가 짧아지게 되어 소스 영역과 드레인 영역 사이에서 펀치 쓰루(Punch Through) 특성을 열화시키는 단채널효과(Short Channel Effect)가 발생한다. 다시 말하면, 채널이 짧아지면 쇼트 채널 효과에 의해 게이트 및 드레인 영역에 의한 전계로 인해 가속된 캐리어들이 연쇄적 충돌로 보다 높은 에너지를 갖는 핫 캐리어 현상을 유발하고 드레인 영역 전압의 상승과 더불어 드레인 영역으로부터의 공핍 영역이 소스 영역까지 미친다. 그 결과, 전압에 의해 제어되지 않는 전류인 공간전하 전류가 발생하여 전계효과 트랜지스터의 기능을 열화시키는 펀치쓰루 현상이 발생하게 된다.
한편, 종래의 고전압 트랜지스터는 고전압 외에 중간전압 트랜지스터가 필요하다. 예를 들어, 0.3㎛ 기술에서 20V 항복전압(Breakdown Voltage)를 가지는 LDI는 고전압인 20V 소자 외에 중간전압인 10V 소자가 필요하다. 그리고, 0.13㎛ 기술에서 30V 항복전압을 가지는 LDI는 중간전압인 8V 이상의 중간전압 소자가 필요하다.
이와 같이 중간전압 트랜지스터를 구현하기 위해서는 고전압 트랜지스터를 그대로 사용하거나 별도의 공정을 적용하여 중간전압 트랜지스터를 구현해야만 한다.
예를 들어, 0.13㎛ 기술에서 30V 항복전압을 가지는 LDI는 중간 전압을 형성하기 위하여 고전압 p-웰 영역(HPWEEL)에 소스 및 드레인 영역(12, 14)을 형성한다. 이 경우, 항복전압이 낮아져 5V 이상의 소자에 이용하기가 어렵게 된다. 특히, 고전압 p-웰 영역(HPWEEL)에 적용되는 작동 전압이 높을수록 불순물 이온의 도즈량이 낮아져야 하는데, 고전압 p-웰 영역(HPWEEL)에 주입된 불순물 이온의 도즈량이 낮을 경우 항복전압은 낮아지게 된다. 이에 따라, 30V 항복전압을 가지는 LDI는 작동 전압이 높기 때문에 이 30V 항복전압을 가지는 LDI에서 고전압 p-웰 영역(HPWEEL)에 소스 및 드레인 영역(12, 14)을 적용하는 경우 5V 수준의 소자를 형성하게 된다.
따라서, 중간 전압을 가지는 고전압 트랜지스터를 형성하기 위해서는 기존의 고전압 트랜지스터를 그대로 적용하는 경우에는 소자의 크기가 너무 커진다. 또한, 별도의 공정을 적용하는 경우에는 불순물 이온을 주입하여 항복전압을 높이더라도 공정수가 많아지는 단점을 가진다. 그러나, 이와 같이 별도의 공정을 적용하더라도 8V 이상의 중간 전압을 형성하기가 어렵다.
따라서, 본 발명의 목적은 펀치 쓰루 현상을 방지함과 아울러 중간전압을 가질 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 내에 형성되는 웰 영역과, 상기 웰 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측에서 소정 폭으로 이격되며 상기 게이트 전극을 사이에 두고 상기 웰 영역 내에 형성되는 제1 및 제2 드리프트 영역과, 상기 게이트 전극의 양측에서 소정 폭으로 이격되며 상기 게이트 전극을 사이에 두고 상기 제1 및 제2 드리프트 영역 내에 형성되는 소스 및 드레인 영역을 구비하는 것을 특징으로 한다.
상기 제1 및 제2 드리프트 영역은 상기 게이트 전극과 0.1 ~ 0.2㎛ 간격을 두고 형성되는 것을 특징으로 한다.
상기 게이트 전극 하부에 형성되는 게이트 절연막과, 상기 게이트 전극 양측벽에 형성되는 게이트 스페이서와, 상기 반도체 기판의 활성 영역과 비활성 영역을 분리하는 소자 분리막과, 상기 게이트 전극을 덮도록 상기 웰 영역 전면에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여 상기 소스 영역을 노출시키는 제1 컨택홀과, 상기 층간 절연막을 관통하여 상기 드레인 영역을 노출시키는 제2 컨택홀과, 상기 제1 및 제2 컨택홀 내에 형성되는 제1 및 제2 컨택 플러그를 더 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 불순물 이온을 주입하여 형성되는 웰 영역과, 상기 웰 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 웰 영역 내에서 소정 간격으로 이격되도록 형성되며 상기 웰 영역에 주입되는 불순물 이온과 다른 불순물 이온을 주입하여 형성되는 드리프트용 웰 영역과, 상기 드리프트용 웰 영역 내에 각각 불순물 이온을 주입하여 형성되는 소스 및 드레인 영역을 구비하는 것을 특징으로 한다.
상기 게이트 전극 하부에 형성되는 게이트 절연막과, 상기 게이트 전극 양측벽에 형성되는 게이트 스페이서와, 상기 반도체 기판의 활성 영역과 비활성 영역을 분리하는 소자 분리막과, 상기 게이트 전극을 덮도록 상기 웰 영역 전면에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여 상기 소스 영역을 노출시키는 제1 컨택홀과, 상기 층간 절연막을 관통하여 상기 드레인 영역을 노출시키는 제2 컨택홀과, 상기 제1 및 제2 컨택홀 내에 형성되는 제1 및 제2 컨택 플러그를 더 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 불순물 이온을 주입하여 형성되는 웰 영역을 형성하는 단계와, 상기 웰 영역 내에서 소정 간격으로 이격되도록 형성되며 상기 웰 영역에 주입되는 불순물 이온과 다른 불순물 이온을 주입하여 드리프트용 웰 영역을 형성하는 단계와, 상기 드리프트용 웰 영역 사이의 상기 웰 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 드리프트용 웰 영역 상에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 전극 하부에 게이트 절연막을 형성하는 단계와, 상기 게이트 전극 양벽에 게이트 스페이서를 형성하는 단계와, 상기 반도체 기판의 활성 영역과 비활성 영역을 분리하는 소자 분리막을 형성하는 단계와, 상기 게이트 전극을 덮도록 상기 웰 영역 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 관통하여 상기 소스 영역을 노출시키는 제1 컨택홀을 형성하는 단계와, 상기 층간 절연막을 관통하여 상기 드레인 영역을 노출시키는 제2 컨택홀을 형성하는 단계와, 상 기 제1 및 제2 컨택홀 내에 제1 및 제2 컨택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2 내지 도 5e를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 2를 참조하면, 본 발명의 제1 실시 예에 따른 반도체 소자는 반도체 기판(102) 내에 p형 불순물 이온을 주입하여 형성되는 고전압 p-웰 영역(HPWELL)과, 고전압 p-웰 영역(HPWELL) 상에 형성되는 게이트 절연막(107)을 사이에 두고 형성되는 게이트 전극(106)과, 게이트 전극(106) 양측의 고전압 p-웰 영역(HPWELL) 상에 형성되는 게이트 스페이서(109)와, 소정의 폭(W)으로 게이트 전극(106)과 이격되며 게이트 전극(106)을 사이에 두고 p-웰 영역(HPWELL) 내에 n-형 불순물 이온을 주입하여 형성되는 제1 및 제2 드리프트 영역(108, 110)과, 반도체 기판(102)의 활성 영역과 비활성 영역을 분리하는 소자 분리막(104)과, 제1 및 제2 드리프트 영역(108, 110) 내에 각각 n+형 불순물 이온을 주입하여 형성되는 소스 및 드레인 영역(112, 114)과, 게이트 전극(106)을 덮도록 p-웰 영역(HPWELL) 전면에 형성되는 층간 절연막(116)과, 층간 절연막(116)을 관통하는 제1 컨택홀(122)을 통해 소스 영역(112) 상에 형성되는 제1 컨택 플러그(118)와, 층간 절연막(116)을 관통하는 제2 컨택홀(124)을 통해 드레인 영역(114) 상에 형성되는 제2 컨택 플러그(120)를 구비한다.
이러한 반도체 소자의 제조방법을 도 3a 내지 도 3e와 결부하여 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이 반도체 기판(102) 상에 고전압 p-웰 영역(HPWELL)과 제1 및 제2 드리프트(108, 110)을 형성한다.
이를 상세히 하면, 먼저 반도체 기판(102) 상에 3족 물질인 보론(boron, B)과 같은 p형 불순물 이온을 주입한 후 드라이브 인(drive in) 공정을 실시하여 고전압 p-웰 영역(HPWELL)을 형성한다.
이 후, p-웰 영역(HPWELL) 상에 포토레지스트 패턴(130)을 형성한 후, 포토레지스트 패턴(130)을 이용하여 p-웰 영역(HPWELL) 내에 n-형 불순물 이온을 주입한다. 이어서, 스트립 공정을 이용하여 포토레지스트 패턴(130)을 제거한다. 그 다음, 드라이브 인 공정을 실시하여 n-형 불순물 이온을 확산시켜 제1 및 제2 드리프트 영역(108, 110)을 형성한다. 여기서, 제1 및 제2 드리프트 영역(108, 110)은 후술될 게이트 전극(106)을 사이에 두고 형성되며, 제1 및 제2 드리프트 영역(108, 110) 각각은 게이트 전극(106)과 소정 간격(W)을 두고 형성된다. 이때, 소정 간격(W)은 0.1 ~ 0.2㎛이다. 이렇게 제1 및 제2 드리프트 영역(108, 110)을 게이트 전극(106)과 소정 간격(W)을 두고 형성하면, 제1 및 제2 드리프트 영역(108, 110) 구동시 게이트 전극(106) 하부의 채널 길이를 길게 할 수 있다. 이에 따라, 소스 영역(112)과 드레인 영역(114) 사이에서 발생하는 펀치 쓰루(Punch Through) 특성을 방지하여 단채널효과(Short Channel Effect)를 개선할 수 있다.
이 후, 도 3b에 도시된 바와 같이 p-웰 영역(HPWELL) 내에 소자 분리 막(104), 게이트 절연막(107), 게이트 전극(106) 및 게이트 스페이서(109)를 형성한다.
이를 상세히 설명하면, p-웰 영역(HPWELL) 내에 STI(Shallow Trench Isolation) 공정으로 소자 분리막(104)을 형성한다. 이 소자 분리막(104)에 의해 실제 트랜지스터 소자가 형성될 활성 영역과 비활성 영역으로 구분된다.
이 후, 소자 분리막(104)이 형성된 p-웰 영역(HPWELL) 상에 산화 공정을 이용하여 게이트 절연층을 형성한다. 이후, 게이트 절연층 상에 게이트 금속층을 형성한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정을 이용하여 게이트 절연층 및 게이트 금속층을 동시에 패터닝함으로써 게이트 절연막(107) 및 게이트 전극(106)을 형성한다.
그 다음, 게이트 전극(106) 덮도록 p-웰 영역(HPWELL) 상에 실리콘 질화막(SiN)을 증착한 후 에치백 공정을 실시하여 게이트 전극(106) 양측벽에 게이트 스페이서(109)를 형성한다.
이어서, 도 3c에 도시된 바와 같이 제1 및 제2 드리프트 영역(108, 110) 상에 소스 및 드레인 영역(112, 114)을 형성한다.
이를 상세히 하면, 먼저 제1 및 제2 드리프트 영역(108, 110) 상에 제1 및 제2 드리프트 영역(108, 110)의 일부가 노출되도록 포토레지스트 패턴(132)을 형성한다. 이 후, 포토레지스트 패턴(132)을 이용하여 노출된 제1 및 제2 드리프트 영역(108, 110) 상에 n+형 불순물 이온을 주입하여 소스 및 드레인 영역(112, 114)을 형성한다. 여기서, 제1 드리프트 영역(108) 내에 소스 영역(112)이 형성되고, 제2 드리프트 영역(110) 내에 드레인 영역(114)이 형성된다.
그 다음, 도 3d에 도시된 바와 같이 소스 및 드레인 영역(112, 114)이 노출시키는 층간 절연막(116)을 형성한다.
이를 상세히 하면, 게이트 전극(106)을 덮도록 p-웰 영역(HPWELL) 상에 층간 절연막(116)을 형성한다.
이 후, 포토리쏘그래피 방법을 이용하여 소스 및 드레인 영역(112, 114)을 노출시키도록 층간 절연막(116)을 관통하는 제1 및 제2 컨택홀(122, 124)을 형성한다.
이어서, 도 3e에 도시된 바와 같이 제1 및 제2 컨택홀(122, 124) 내에 제1 및 제2 컨택 플러그(118, 120)를 형성하여 반도체 소자를 완성한다.
한편, 도 4를 참조하면 본 발명의 제2 실시 예에 따른 반도체 소자는 반도체 기판(102) 내에 p형 불순물 이온을 주입하여 형성되는 고전압 p-웰 영역(HPWELL)과, 고전압 p-웰 영역(HPWELL) 상에 형성되는 게이트 절연막(107)을 사이에 두고 형성되는 게이트 전극(106)과, 게이트 전극(106) 양측의 고전압 p-웰 영역(HPWELL)에 형성되는 게이트 스페이서(109)와, 게이트 전극(106)을 사이에 두고 p-웰 영역(HPWELL) 내에 형성되는 n형 웰 영역(NWELL)과, 반도체 기판(102)의 활성 영역과 비활성 영역을 분리하는 소자 분리막(104)과, n형 웰 영역(NWELL) 내에 n+형 불순물 이온을 주입하여 형성되는 소스 및 드레인 영역(112, 114)과, 게이트 전극(106)을 덮도록 p-웰 영역(HPWELL) 전면에 형성되는 층간 절연막(116)과, 층간 절연막(116)을 관통하는 제1 컨택홀(122)을 통해 소스 영역(112) 상에 형성되는 제1 컨 택 플러그(118)와, 층간 절연막(116)을 관통하는 제2 컨택홀(124)을 통해 드레인 영역(114) 상에 형성되는 제2 컨택 플러그(120)를 구비한다. 여기서, 제2 실시 예는 제1 실시 예와 동일한 구성요소에 대하여 동일 번호를 부여한다.
이러한 반도체 소자의 제조방법을 도 5a 내지 도 5e와 결부하여 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이 반도체 기판(102) 상에 고전압 p-웰 영역(HPWELL)과 n형 웰 영역(NWELL)이 형성된다.
이를 상세히 하면, 먼저 반도체 기판(102) 상에 3족 물질인 보론(boron, B)과 같은 p형 불순물 이온을 주입한 후 드라이브 인(drive in) 공정을 실시하여 고전압 p-웰 영역(HPWELL)을 형성한다.
이 후, p-웰 영역(HPWELL) 상에 포토레지스트 패턴(150)을 형성한 후, 포토레지스트 패턴(150)을 이용하여 p-웰 영역(HPWELL) 내에 n-형 불순물 이온을 주입한다. 이어서, 스트립 공정을 이용하여 포토레지스트 패턴(150)을 제거한다. 그 다음, 드라이브 인 공정을 실시하여 n-형 불순물 이온을 확산시켜 n형 웰 영역(NWELL)을 형성한다. 이와 같이, 종래의 드리프트 영역 대신에 p-웰 영역(HPWELL) 상에 이중 확산 모스(Double Diffused MOS, DDMOS) 구조의 n형 웰 영역(NWELL)을 형성하면 중간전압을 구현할 수 있게 된다. 예를 들어, 5V 수준의 중간 전압을 8V 이상으로 끌어올릴 수 있게 된다. 특히, n형 웰 영역(NWELL)은 리절프(resulf, reduce surface field) 역할을 하여 스냅백 항복전압(snapback Breakdown)을 높일 수 있다.
이 후, 도 5b에 도시된 바와 같이 p-웰 영역(HPWELL) 내에 소자 분리막(104), 게이트 절연막(107), 게이트 전극(106) 및 게이트 스페이서(109)를 형성한다.
이를 상세히 설명하면, p-웰 영역(HPWELL) 내에 STI(Shallow Trench Isolation) 공정으로 소자 분리막(104)을 형성한다. 이 소자 분리막(104)에 의해 실제 트랜지스터 소자가 형성될 활성 영역과 비활성 영역으로 구분된다.
이 후, 소자 분리막(104)이 형성된 p-웰 영역(HPWELL) 상에 산화 공정을 이용하여 게이트 절연층을 형성한다. 이후, 게이트 절연층 상에 게이트 금속층을 형성한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정을 이용하여 게이트 절연층 및 게이트 금속층을 동시에 패터닝함으로써 게이트 절연막(107) 및 게이트 전극(106)을 형성한다.
그 다음, 게이트 전극(106) 덮도록 p-웰 영역(HPWELL) 상에 실리콘 질화막(SiN)을 증착한 후 에치백 공정을 실시하여 게이트 전극(106) 양측벽에 게이트 스페이서(109)를 형성한다.
이어서, 도 5c에 도시된 바와 같이 n형 웰 영역(NWELL) 상에 소스 및 드레인 영역(112, 114)을 형성한다.
이를 상세히 하면, 먼저 n형 웰 영역(NWELL) 상에 n형 웰 영역(NWELL)의 일부가 노출되도록 포토레지스트 패턴(132)을 형성한다. 이 후, 포토레지스트 패턴(132)을 이용하여 노출된 n형 웰 영역(NWELL) 상에 n+형 불순물 이온을 주입하여 소스 및 드레인 영역(112, 114)을 형성한다.
그 다음, 도 3d에 도시된 바와 같이 소스 및 드레인 영역(112, 114)이 노출시키는 층간 절연막(116)을 형성한다.
이를 상세히 하면, 게이트 전극(106)을 덮도록 p-웰 영역(HPWELL) 상에 층간 절연막(116)을 형성한다.
이 후, 포토리쏘그래피 방법을 이용하여 소스 및 드레인 영역(112, 114)을 노출시키도록 층간 절연막(116)을 관통하는 제1 및 제2 컨택홀(122, 124)을 형성한다.
이어서, 도 3e에 도시된 바와 같이 제1 및 제2 컨택홀(122, 124) 내에 제1 및 제2 컨택 플러그(118, 120)를 형성하여 반도체 소자를 완성한다.
본 발명의 기술사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 전술한 실시 예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조방법은 게이트 전극과 소정 간격으로 이격되도록 드리프트 영역을 형성한다. 이에 따라, 본 발명에 따른 반도체 소자 및 그의 제조방법은 드리프트 영역 구동시 게이트 전극 하부의 채널 길이를 길게 할 수 있다. 이에 따라, 소스 영역과 드레인 영역 사이에서 발생하는 펀치 쓰루(Punch Through) 특성을 방지하여 단채널효과(Short Channel Effect)를 개선할 수 있다.
또한, 본 발명에 따른 반도체 소자 및 그의 제조방법은 종래의 드리프트 영역 대신에 이중 확산 모스(Double Diffused MOS, DDMOS) 구조의 n형 웰 영역(NWELL)을 형성한다. 이에 따라, 본 발명에 따른 반도체 소자 및 그의 제조방법은 8V 이상의 중간전압을 구현할 수 있다.
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- 반도체 기판 상에 불순물 이온을 주입하여 형성되는 웰 영역을 형성하는 단계와,상기 웰 영역 내에서 소정 간격으로 이격되도록 형성되며 상기 웰 영역에 주입되는 불순물 이온과 다른 불순물 이온을 주입하여 드리프트용 웰 영역을 형성하는 단계와,상기 드리프트용 웰 영역 사이의 상기 웰 영역 상에 형성되는 게이트 전극과,상기 게이트 전극을 사이에 두고 상기 드리프트용 웰 영역 상에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 게이트 전극 하부에 게이트 절연막을 형성하는 단계와,상기 게이트 전극 양벽에 게이트 스페이서를 형성하는 단계와,상기 반도체 기판의 활성 영역과 비활성 영역을 분리하는 소자 분리막을 형성하는 단계와,상기 게이트 전극을 덮도록 상기 웰 영역 전면에 층간 절연막을 형성하는 단계와,상기 층간 절연막을 관통하여 상기 소스 영역을 노출시키는 제1 컨택홀을 형 성하는 단계와,상기 층간 절연막을 관통하여 상기 드레인 영역을 노출시키는 제2 컨택홀을 형성하는 단계와,상기 제1 및 제2 컨택홀 내에 제1 및 제2 컨택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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