KR20050108201A - 고전압 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시키기 위한 고전압 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압 웰이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; 상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계; 상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 선택적으로 산화막을 형성하는 단계; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 및 상기 결과의 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시키기 위한 고전압 트랜지스터 제조방법에 관한 것이다.
일반적인 고전압 트랜지스터(High Voltage Transistor)는 애벌런치 접합 브레이크다운 전압(Avalanch Breakdown Voltage)을 향상시키기 위하여 고농도의 불순물로 도핑(Dopping)된 소오스/드레인(Source/Drain) 영역과 저농도의 불순물로 도핑된 드리프트(Drift) 영역을 형성하여 DDD(Double Diffused Drain) 접합 구조를 사용하고 있다.
한편, 상기 드리프트 영역은 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 전계 집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시키고 있다.
이러한 DDD(Double Diffused Drain) 접합 구조를 이용한 종래의 고전압 트랜지스터 제조방법에 대하여 도 1a 내지 도 1c를 참조하여 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
종래의 고전압 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 고전압 웰(High Voltage Well)(미도시)이 구비된 반도체 기판(10)을 제공한다. 그런다음, 상기 반도체 기판(10) 상에 드리프트(Drift) 형성영역(미도시)을 한정하는 감광막패턴(11)을 형성한다. 이어서, 상기 감광막패턴(11)을 이온주입 마스크로 이용하여 상기 반도체 기판(10)의 전면에 불순물을 이온주입한 후, 열확산 공정을 수행하여 상기 불순물을 확산시켜 상기 반도체 기판(10)의 표면내에 각각의 드리프트(Drift) 영역(12)을 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 감광막패턴을 제거한 후, 상기 반도체 기판(10)에 로코스(LOCOS : Local Oxidation of Silicon) 공정에 의해 소자영역(미도시)을 한정하는 필드 산화막(13)을 형성한다. 그리고나서, 상기 결과물 상에 게이트 산화막(14) 및 게이트 폴리실리콘막(15)을 차례로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 게이트 폴리실리콘막(15) 및 게이트 산화막(14)을 선택적으로 식각하여 상기 드리프트 영역(12) 사이의 기판(10) 상에 게이트 전극 패턴(16)을 형성한다.
다음으로, 상기 게이트 전극 패턴(16)의 양측벽에 스페이서(17)를 형성한다. 이후, 상기 결과의 반도체 기판(10) 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 드리프트 영역(12) 내에 소오스/드레인 영역(18, 19)을 형성한다.
그러나, 종래의 기술에서는 게이트 전극 패턴 양측의 기판에 바로 드리프트 영역이 형성되어 있기 때문에 직렬(Series) 저항이 작아져서 항복 전압(BVdss) 및 오프 전류(Ioff) 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극 패턴 양측의 기판에 바로 드리프트 영역이 형성되어 있는 것으로 인해 항복 전압 및 오프 전류 특성이 저하되는 것을 방지할 수 있는 고전압 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법은, 고전압 웰이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; 상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계; 상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 선택적으로 산화막을 형성하는 단계; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 및 상기 결과의 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 산화막은 O2 이온주입 공정을 실시하여 형성한다. 또한, 상기 산화막은 상기 게이트 전극 패턴에 인접하는 상기 드리프트 영역의 일측에 형성하거나, 상기 드리프트 영역의 중간측에 형성한다.
본 발명에 따르면, 드리프트 영역 내의 소정 부분에 선택적으로 산화막을 형성하여 직렬(Series) 저항을 증가시키고, 이를 통해, 실제 채널에 가해지는 바이어스(Bias)를 감소시켜 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 고전압 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 고전압 웰(High Voltage Well)(미도시)이 구비된 반도체 기판(30)을 제공한다. 다음으로, 상기 반도체 기판(30) 상에 드리프트(Drift) 형성영역(미도시)을 한정하는 감광막패턴(31)을 형성한다.
이어서, 상기 감광막패턴(31)을 이온주입 마스크로 이용하여 상기 반도체 기판(30)의 전면에 불순물을 이온주입한 후, 열확산 공정을 수행하여 상기 불순물을 확산시켜 상기 반도체 기판(30)의 표면내에 드리프트(Drift) 영역(32)을 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 상기 감광막패턴을 제거한 후, 상기 반도체 기판(30)의 일정 영역에 소자격리를 위해 로코스(LOCOS : Local Oxidation of Silicon) 공정에 의해 필드 산화막(33)을 형성한다. 그리고나서, 상기 결과물 상에 게이트 산화막(34) 및 게이트 폴리실리콘막(35)을 차례로 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 게이트 폴리실리콘막(35) 및 게이트 산화막(34)을 선택적으로 식각하여 상기 드리프트 영역(32) 사이의 기판(30) 상에 게이트 전극 패턴(36)을 형성한다.
다음으로, 상기 게이트 전극 패턴(36)의 양측 하부의 드리프트 영역(32)에 선택적으로 O2 이온주입 공정을 실시하여 산화막(37)을 형성한다. 이때, 상기 산화막(37)은 상기 게이트 전극 패턴(36)에 인접하는 드리프트 영역(32)의 일측에 형성하거나, 상기 드리프트 영역(32)의 중간측에 형성한다.
여기서, 상기 산화막(37)은 직렬(Series) 저항을 증가시키는데, 이는 드레인(Drain)에 바이어스(Bias) 전압이 인가될 때에, 실제 채널(Channel)에는 상기 산화막(37)에 의해 증가된 저항에 걸리는 전압만큼 감소되어 바이어스가 인가되기 때문에 항복 전압(BVdss) 및 오프 전류(Ioff) 특성이 개선된다. 즉, 상기 산화막(37)은 실제 채널에 상대적으로 낮은 바이어스가 가해지도록 하여 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 개선시켜주는 역할을 한다.
그리고나서, 도 2d에 도시된 바와 같이, 상기 게이트 전극 패턴(36)의 양측벽에 스페이서(38)를 형성한다. 이후, 상기 결과의 반도체 기판(30) 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 드리프트 영역(32) 내에 소오스/드레인 영역(39, 40)을 형성한다.
이상에서와 같이, 본 발명은 고전압 트랜지스터를 제조함에 있어서, 게이트 전극 패턴의 양측 하부에 형성된 드리프트 영역 내의 소정 부분에 선택적으로 O2 이온주입 공정을 통한 산화막을 형성함으로써 직렬(Series) 저항을 증가시키고, 이를 통해, 실제 채널에 가해지는 바이어스(Bias)를 감소시켜 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래의 기술에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
30 : 반도체 기판 31 : 감광막패턴
32 : 드리프트 영역 33 : 필드 산화막
34 : 게이트 산화막 35 : 게이트 폴리실리콘막
36 : 게이트 전극 패턴 37 : 산화막
38 : 스페이서 39, 40 : 소오스/드레인 영역
Claims (4)
- 고전압 웰이 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계;상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계;상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 선택적으로 산화막을 형성하는 단계;상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 및상기 결과의 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 산화막은 O2 이온주입 공정을 실시하여 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 산화막은 상기 게이트 전극 패턴에 인접하는 상기 드리프트 영역의 일측에 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 산화막은 상기 드리프트 영역의 중간측에 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
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