KR100944587B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
실시예는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판에 웰 영역을 형성하는 단계, 상기 웰 영역 내에 한 쌍의 드리프트 영역을 형성하는 단계, 상기 반도체 기판에 상기 웰 영역 및 상기 드리프트 영역을 포함하는 액티브 영역을 감싸는 소자 분리막 패턴을 형성하는 단계, 상기 한 쌍의 드리프트 영역 사이에 게이트 패턴을 형성하는 단계 및 상기 드리프트 영역에 소스 및 드레인 영역을 형성하는 단계를 포함한다. 실시예는 고전압에서 구동하는 반도체 소자에서 고전압에서 발생될 수 있는 스냅백(snap back)에 의한 브레이크다운을 개선할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
NMOS, 드리프트
Description
실시예는 반도체 소자에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
따라서 반도체 소자에는 수십 V로 동작하는 고전압(high voltage) 트랜지스터와 수 V로 동작하는 로직 트랜지스터에 포함된다.
수십 V로 동작하는 고전압 트랜지스터에서 양방향/단방향 소자는 로직(Logic) 전압, 미들(Middle) 전압, 하이(High) 전압소자가 같은 칩 내에 집적하여 구현된다.
최근에는 반도체 제품의 단가하락에 따라 웨이퍼 내에 작은 칩으로 많은 넷다이(net-die)를 얻을 수 있도록 0.25um에서 0.18um으로 다시 0.13um으로 소자 크기가 점차 줄어드는 추세이다. 특히, 디스플레이 패널의 회로 구동부에서는 고전압 소자 및 저전압 소자가 필요하며, 작은 소자를 구현하면서 우수한 소자특성을 가지며 저전압 소자와도 호환성이 뛰어난 고전압 소자에 대한 요구가 크다.
실시예는 고전압에서 발생되는 스냅-백(snap back)에 의한 브레이크다운을 개선할 수 있으며, 안정적으로 고전압에서 구동가능한 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판에 웰 영역을 형성하는 단계, 상기 웰 영역 내에 한 쌍의 드리프트 영역을 형성하는 단계, 상기 반도체 기판에 상기 웰 영역 및 상기 드리프트 영역을 포함하는 액티브 영역을 감싸는 소자 분리막 패턴을 형성하는 단계, 상기 한 쌍의 드리프트 영역 사이에 게이트 패턴을 형성하는 단계 및 상기 드리프트 영역에 소스 및 드레인 영역을 형성하는 단계를 포함한다.
실시예는 고전압에서 구동하는 반도체 소자에서 고전압에서 발생될 수 있는 스냅백(snap back)에 의한 브레이크다운을 개선할 수 있어 소자의 신뢰성을 향상시키는 효과가 있다.
실시예는 안정적으로 고전압에서 구동가능하므로 디스플레이 패널의 회로구동부에 적용할 수 있으며 불량률을 저감하여 비용절감 및 수율향상에 기여하는 효 과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예에 따른 반도체 소자 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되 어야 한다.
실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 6은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
도 1에 도시한 바와 같이, 반도체 기판(100) 상에 고전압 소자 형성 영역(AA)을 오픈(open)하는 제 1 포토레지스트 패턴(151)을 형성한다.
상기 제 1 포토레지스트 패턴(151)을 마스크로 상기 반도체 기판(100)의 고전압 소자 형성 영역에 소정 깊이로 이온 주입하여 P-웰(110)을 형성한다.
상기 P-웰(110)을 형성하기 위하여, 이온 주입 공정에서 p타입의 이온을 사용하는데, 예를 들어, P 또는 As 중 어느 하나를 사용한다.
상기 제 1 포토레지스트 패턴(151)을 제거한 후 상기 반도체 기판(100)을 열처리하여 상기 P-웰(110)을 확산시키고 안정화시킬 수 있다.
도 2에 도시한 바와 같이, 상기 반도체 기판(100) 상에 제 2 포토레지스트 패턴(152)을 형성한다.
상기 제 2 포토레지스트 패턴(152)은 상기 P-웰(110)의 일부 영역을 노출시킨다.
상기 제 2 포토레지스트 패턴(152)은 추후 형성될 게이트 패턴 형성 영역을 덮는다.
상기 제 2 포토레지스트 패턴(152)을 마스크로 상기 반도체 기판(100)에 이온 주입하여 NDT(Nmos Drift Transistor) 영역(120)을 형성한다.
상기 NDT 영역(120)은 액티브 영역(AA) 내에 표면 전계를 감소시킬 수 있다.
상기 NDT 영역(120)을 형성하기 위하여, 이온 주입 공정에서 n타
입의 이온을 사용하는데, 예를 들어, B 또는 BF2 중 어느 하나를 사용할 수 있다.
상기 NDT 영역(120)은 상기 P-웰(110) 영역 내에 형성되며, 상기 P-웰(110) 영역의 이온 주입 깊이보다 얕게 형성될 수 있다.
상기 P-웰(110) 영역 내에 서로 분리되며 대칭된 한 쌍의 NDT 영역(120)이 형성될 수 있다.
상기 NDT 영역(120)은 추후 형성될 소스 및 드레인 영역에 형성될 수 있다.
이후, 상기 제 2 포토레지스트 패턴(152)을 제거한 후 상기 반도체 기판(100)을 열처리하여 상기 NDT 영역(120)을 확산시키고 안정화시킬 수 있다.
상기와 같이 게이트 패턴 형성 이전에 NDT 영역(120)을 형성함으로써 NDT 이온 주입 공정이 게이트 패턴에 미치는 영향을 방지할 수 있어 소자를 고전압에서 안정적으로 구동할 수 있게 된다.
도 3에 도시한 바와 같이, 상기 P-웰(110) 및 상기 NDT 영역(120)이 형성된 반도체 기판(100)에 소자 분리막 패턴(101a)을 형성한다.
선택적으로, 상기 소자 분리막 패턴(101a) 형성시에, 액티브 영역(AA) 내에 전계를 분산시키기 위한 보조 분리막 패턴(101b)을 더 형성할 수 있다.
상기 보조 분리막 패턴(101b)은 상기 NDT 영역(120)에 형성될 수 있으며, 게이트 전극 양측으로 소정 간격 이격되어 형성될 수 있다.
상기 소자 분리막 패턴(101a)은 트랜지스터가 실장되는 액티브 영역(AA)을 정의하기 위한 것이다. 상기 액티브 영역 둘레의 상기 반도체 기판에 소정 깊이로 트렌치를 형성하고, 상기 트렌치 내에 산화막을 매립하여 상기 반도체 기판의 액티브 영역의 둘레를 따라 형성된 소자 분리막 패턴(101a)을 형성할 수 있다.
도 4에 도시한 바와 같이, 상기 반도체 기판(100)의 액티브 영역(AA)에서 상기 NDT 영역(120) 사이에 게이트 전극(133)을 형성한다.
먼저, 열산화 방법으로 상기 반도체 기판(100) 전면에 산화막을 형성한다.
상기 산화막은 상기 소자 분리막 패턴(101a) 및 상기 보조 분리막 패턴(101b)을 제외한 상기 반도체 기판(100) 상에서 성장하여 형성된다.
이후, 상기 산화막 상에 게이트 전극 형성 물질인 폴리실리콘막을 형성한다.
상기 폴리실리콘막은 CVD(chemical vapor deposition) 방법 등으로 상기 산화막 상에 증착될 수 있다.
상기 폴리실리콘막 및 상기 산화막을 패터닝하여 상기 NDT 영역(120) 사이의 액티브 영역(AA)에 게이트 전극(133) 및 산화막 패턴(131)이 형성된다.
상기 게이트 전극(133) 및 산화막 패턴(131)이 형성된 반도체 기판(100) 상에 충분한 두께의 절연막을 형성하고 이방성 건식 식각을 진행하여 상기 게이트 전극(133) 및 상기 산화막 패턴(131) 측벽에 형성된 스페이서(135)를 형성한다.
도 5에 도시한 바와 같이, 상기 게이트 전극(133)이 형성된 상기 반도체 기 판(100) 상에 포토레지스트막을 도포하고 부분적으로 노광한 후 현상하여 제 3 포토레지스트 패턴(153)을 형성한다.
상기 제 3 포토레지스트 패턴(153)은 상기 소자 분리막 패턴(101a)과 상기 보조 분리막 패턴(101b) 사이의 NDT 영역(120)을 노출시킨다.
상기 제 3 포토레지스트 패턴(153)을 마스크로 상기 노출된 NDT 영역(120)에 고농도의 n형 이온을 주입하여 상기 NDT 영역(120)에 상기 반도체 기판(100) 표면으로부터 소정 깊이의 소스 및 드레인 영역(140)을 형성할 수 있다.
상기 제 3 포토레지스트 패턴(153)을 제거하기 위하여 애셔(asher) 공정 및 황화수소(SH)를 이용한 습식 식각 공정을 진행할 수 있다.
상기와 같이, 실시예는 소자 분리막 패턴(101a) 형성 이전에, 반도체 기판(100)에 웰 영역 이온 주입 및 드리프트 영역을 미리 형성함으로써 표면 전계를 감소시킬 뿐만 아니라, 소자 분리막 패턴 이후의 실질적인 반도체 제조 공정의 단계를 감소시킬 수 있다.
실시예는 고전압에서 발생되는 스냅-백(snap back)에 의한 브레이크다운을 개선할 수 있으며, 고전압에서 구동시 NMOS 트랜지스터가 안정적으로 구동될 수 있도록 한다.
도 7 및 도 8은 실시예에 따른 반도체 소자의 전류-전압(V-I) 특성을 보여주는 그래프들이다.
도 7에 도시한 바와 같이, 소자 분리막 패턴 및 게이트 패턴 형성 이후에 NDT 영역을 형성할 경우 'A'와 같이 30V 이상의 고전압에서 스냅백(snapback) 현상 에 의한 브레이크 다운이 발생될 수 있으나, 도 8에 도시된 그래프와 같이 소자 분리막 패턴 형성 이전에 미리 NDT 영역을 형성하면 'B'와 같이 30V 이상의 고전압에서도 안정적으로 구동하는 것을 볼 수 있다.
상기 실시예에서는 고전압 구동 NMOS트랜지스터에 대해서 설명하였으나, 실시예는 고전압 구동 PMOS 트랜지스터에도 적용할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 6은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
도 7 및 도 8은 실시예에 따른 반도체 소자의 전류-전압 특성을 보여주는 그래프들이다.
Claims (5)
- 반도체 기판에 웰 영역을 형성하는 단계;상기 웰 영역 내에 한 쌍의 드리프트 영역을 형성하는 단계;상기 반도체 기판에 상기 웰 영역 및 상기 드리프트 영역을 포함하는 액티브 영역을 감싸는 소자 분리막 패턴을 형성하는 단계;상기 소자 분리막 패턴 내측의 상기 드리프트 영역 내부에 전계 분산을 위한 보조 분리막 패턴을 형성하는 단계;상기 보조 분리막 패턴과 양측이 이격되도록 상기 한 쌍의 드리프트 영역 사이에 게이트 패턴을 형성하는 단계;상기 보조 분리막 패턴과 상기 게이트 패턴 사이의 상기 드리프트 영역 위에 스페이서를 형성하는 단계; 및상기 소자 분리막 패턴과 상기 보조 분리막 패턴 사이의 상기 드리프트 영역에 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 웰 영역을 형성하는 단계에 있어서,상기 반도체 기판의 액티브 영역을 드러내는 마스크를 형성하고 이온 주입 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 드리프트 영역을 형성하는 단계에 있어서,상기 반도체 기판의 웰 영역에서 상기 게이트 패턴 형성 영역을 덮는 마스크를 형성하고 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11399760B2 (en) | 2020-08-06 | 2022-08-02 | Irhythm Technologies, Inc. | Wearable device with conductive traces and insulator |
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| Publication number | Publication date |
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| KR20090060627A (ko) | 2009-06-15 |
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