KR100304975B1 - 반도체소자제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 4
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 238000005530 etching Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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Abstract
본 발명은 반도체소자에 관한 것으로, 반도체 기판의 소정영역에 열산화막을 형성하는 공정과, 상기 열산화막을 소정부분 제거하여 반도체기판의 표면을 노출시키는 공정과, 상기 노출된 반도체 기판상에 게이트 절연막을 형성한 후 상기 게이트절연막상에 게이트전극을 형성하는 공정과, 상기게이트전극을 마스크로 이용한 불순물 이온주입 공정으로 소오스 및 드레인 불순물 영역을 형성하는 공정으로 이루어져 누설전류를 감소시키고 핫 캐리어 및 숏 채널효과를 감소시켜 소자의 신뢰성을 향상시키기 위한 것이다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 모오스(MOS)트랜지스터에서 누설전류를 감소시키고 공정을 간략화하는데 적당한 반도체 소자 및 이의 제조방법에 관한 것이다.
이하, 종래 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(13)과 폴리실리콘층(15)을 차례로 형성한다.
사진 식각 공정을 이용하여 상기 폴리실리콘층(15)과 게이트 절연막(13)을 선택적으로 제거하여 도 1b에 도시한 바와 같이, 게이트 전극(15a)을 형성한다.
이어, 도 1c에 도시한 바와 같이, 상기 게이트 전극(15a)을 마스크로 이용한 불순물 이온주입을 실시하여 상기 게이트 전극(15a) 양측의 반도체 기판(11) 표면내에 LDD영역(17)을 형성한다.
그리고 상기 게이트 전극(15a)을 포함한 반도체 기판(11) 전면에 절연층을 형성한 후 에치백하여 상기 게이트 전극(15a)의 양측면에 사이드월 스페이서(sidewall spacer)(19)를 형성한다.
이어, 도 1d에 도시한 바와 같이, 상기 게이트 전극(15a) 및 사이드월 스페이서(19)를 마스크로 이용한 불순물 이온주입 공정으로 상기 게이트 전극(15a) 양측의 반도체 기판 표면내에 소오스 불순물 영역(21)과 드레인 불순물 영역(21a)을 형성하면 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, LDD영역과 게이트 전극과의 사이에 형성되는 전계에 의해 누설전류가 발생하여 소자의 신뢰성을 저하시킨다.
둘째, 소오스 불순물 영역과 드레인 불순물 영역 사이의 강한 전계에 의해 LDD영역에서 전자가 형성되므로 핫 캐리어가 발생되고 숏 채널 현상을 유발시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 핫 캐리어 및 숏채널 현상을 방지하여 소자의 신뢰성을 향상시키고, 별도의 사이드월 스페이서 형성 공정을 생략하여 공정을 보다 간략화하는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명에 따른 반도체 소자의 구조단면도
도 3a 내지 3h는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판 15a,43a : 게이트 전극
33 : 제 1 절연층 35 : 제 2 절연층(실리콘 질화막)
39 : 제 3 절연층(열산화막) 21,45 : 소오스 불순물 영역
21a,45a : 드레인 불순물 영역
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판이 소정영역에 열산화막을 형성하는 공정과, 상기 열산화막을 소정부분 제거하여 반도체 기판의 표면을 노출시키는 공정과, 상기 노출된 반도체 기판상에 게이트 절연막을 형성한 후, 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 소오스 및 드레인 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 구조단면도이다.
본 발명에 따른 반도체 소자는 도 2에 도시한 바와 같이, 반도체 기판(31)과, 소정의 반도체 기판(31) 표면내에서부터 표면상측에까지 형성된 게이트 전극(43a)과, 상기 측면을 제외한 게이트 전극(43a)의 표면과 상기 반도체 기판(31) 표면과의 사이에 개재된 게이트 절연막(41)과, 상기 게이트 전극(43a) 양측의 반도체 기판(31) 표면내에 형성된 소오스 및 드레인 불순물 영역(45,45a)을 포함하여 구성된다.
여기서, 상기 게이트 전극(43a)의 양측면은 열산화막으로 이루어지며 게이트 전극(43a) 하부의 게이트 절연막(41)과 일체형으로 이루어진다.
상기와 같이 구성된 본 발명의 반도체 소자 제조방법을 도 3a 내지 3h를 참조하여 설명하면 다음과 같다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 버퍼산화막으로서 제 1 절연층(33)을 형성하고, 상기 제 1 절연층(33)상에 제 2 절연층(35)으로서 실리콘 질화막을 형성한다.
그리고 상기 제 2 절연층(35)상에 포토레지스트(37)를 도포한 후 노광 및 현상공정으로 패터닝하여 소자 격리영역을 정의한다.
이어, 도 3b에 도시한 바와 같이, 상기 포토레지스트(37)를 마스크로 이용한 식각공정으로 상기 제 2 절연층(35)을 선택적으로 제거한다.
그리고 상기 제 2 절연층(35)을 마스크로 이용한 불순물 이온주입 공정으로 문턱전압 조절용 이온주입을 실시한 후 열산화 공정을 이용하여 열산화막 예컨대, 제 3 절연층(39)을 성장시킨다.
이후, 도 3c에 도시한 바와 같이, 상기 제 2 절연층(35)을 마스크로 이용한식각 공정으로 상기 반도체 기판(31)의 표면이 노출되도록 상기 제 3 절연층(39)을 제거한다.
이때, 상기 제 3 절연층(39)을 열산화공정으로 성장시킬 때, 제 2 절연층(35)이 제 3 절연층(39)의 상부로 소정부분 오버랩된다.
따라서, 상기 제 2 절연층(35)을 마스크로 이용한 식각 공정으로 상기제 3 절연층(39)을 제거하게 되면, 적어도 제 2 절연층(35)이 오버랩되는 만큼 제 3 절연층(39)이 잔존하게 된다.
이와 같이, 상기 반도체 기판(31)의 표면이 노출되도록 제 3 절연층(39)을 선택적으로 제거한 후, 도 3d에 도시한 바와 같이, 반도체 기판(31) 전면에 문턱전압 조절용 이온주입을 실시한다.
이후, 도 3e에 도시한 바와 같이, 상기 노출된 반도체 기판(31)상에 게이트절연막(41)을 형성한다.
이때, 상기 게이트 절연막(41)은 상기 열산화막 예컨대 제 3 절연층(39)과 일체형으로 이루어진다.
그리고 도 3f에 도시한 바와 같이, 상기 게이트 절연막(41)을 포함한 반도체 기판(31) 전면에 게이트 전극용 폴리실리콘층(43)을 형성한다.
이어, 화학기계적 경면연마(CMP:Chemical Mechanical Polishing)공정을 이용하여 상기 제 2 절연층(35)의 표면이 노출될때까지 상기 폴리실리콘층(43)을 식각하여 도 3g에 도시한 바와 같이, 상기 게이트 절연막(41)상에 게이트 전극(43a)을 형성한다.
이후, 상기 제 2 절연층(35)을 제거한 후, 상기 반도체 기판(31) 전면에 소오스/드레인용 불순물 이온주입을 실시하여 상기 게이트 전극(43a) 양측의 반도체 기판(31) 표면내에 소오스 불순물 영역(45)과 드레인 불순물 영역(45a)을 형성한다.
그리고 상기 반도체 기판(31)상에 형성된 버퍼산화막, 예컨대 제 1 절연층(33)을 제거하면 본 발명의 반도체 소자 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명은 소자격리 영역을 위한 열산화막을 게이트 전극의 양측면에 배치하여 누설전류 및 핫캐리어 그리고 숏 채널효과를 감소시킨다.
또한 실리콘 질화막을 증착하기 위해 사용되는 버퍼산화막이 소오스 및 드레인 불순물 이온주입시에도 버퍼산화막으로 사용되므로 공정이 보다 단순화된다.
Claims (3)
- 반도체기판상에 버퍼산화막 및 실리콘 질화막을 차례로 형성하는 공정과,상기 실리콘 질화막을 선택적으로 제거하여 소자 격리영역을 정의하는 공정과,상기 실리콘 질화막을 마스크로 이용하여 상기 반도체기판에 열산화공정을 실시하여 상기 소자 격리영역에 열산화막을 형성하는 공정과,상기 실리콘 질화막을 마스크로 이용하여 상기 반도체기판의 표면이 소정부분 노출되도록 상기 열산화막을 선택적으로 제거하는 공정과,상기 노출된 반도체기판상에 게이트절연막을 형성한 후 상기 게이트절연막상에 게이트 전극을 형성하는 공정과,상기 실리콘 질화막을 제거하는 공정과,상기 반도체기판 전면에 소오스/드레인용 불순물 이온주입을 실시하여 상기 게이트전극 양측의 반도체기판 표면내에 소오스/드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 게이트전극은 상기 반도체기판의 표면내에서부터 표면의 상측에까지 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 열산화막은 상기 게이트전극의 측면과 반도체기판간의 절연층으로 사용되는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063823A KR100304975B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체소자제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063823A KR100304975B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990042892A KR19990042892A (ko) | 1999-06-15 |
| KR100304975B1 true KR100304975B1 (ko) | 2001-10-19 |
Family
ID=37529999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970063823A KR100304975B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체소자제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100304975B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687306B2 (en) | 2005-06-07 | 2010-03-30 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for manufacturing the same |
-
1997
- 1997-11-28 KR KR1019970063823A patent/KR100304975B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687306B2 (en) | 2005-06-07 | 2010-03-30 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for manufacturing the same |
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| Publication number | Publication date |
|---|---|
| KR19990042892A (ko) | 1999-06-15 |
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