JPH113991A

JPH113991A - 半導体装置及びその製造方法

Info

Publication number: JPH113991A
Application number: JP15326097A
Authority: JP
Inventors: Kenichi Ogata; 賢一尾方
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-04-16
Filing date: 1997-06-11
Publication date: 1999-01-06

Abstract

(57)【要約】【課題】この発明は、リーク防止と短チャネル効果を
防止することが両立できるプロセスを実現させることを
目的とする。【解決手段】ゲート電極４下部両側の不純物拡散層
が、ゲート電極４側より第１領域、第２領域、第３領域
により構成され、第１領域の接合深さより第２領域の接
合深さの方が深く、且つ第２領域の接合深さより第３領
域の接合深さの方が深く形成されると共に、第２領域と
第３領域の最大不純物濃度が等しく、第１領域の最大不
純物濃度が第２領域、第３領域の不純物濃度より小さく
なるように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタを有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】デザインルールの縮小、及び低消費電力
／低電圧化に伴い、ＭＯＳトランジスタのソース・ドレ
イン拡散層は浅接合化（低温化）、シリサイド化及び拡
散層コンタクト−分離酸化膜距離（以下、ＦＬ−ＣＨ距
離という。）の縮小が進んでいる。

【０００３】しかし、前記した手法は、全て接合リーク
が増大する等の問題を促す。すなわち、浅接合化（低温
化）による残留欠陥の増大及びこの欠陥と接合位置の接
近による接合リークの増大、表面シリサイド化による実
質的な接合位置の浅接合化（基板表面位置と接合位置の
接近）による接合リークの増大、コンタクトの素子分離
酸化膜の端部への接近による接合リーク増大である。

【０００４】これらの中で、浅接合化によるリークは熱
処理の最適化により抑えられるが、他の２つの要因はそ
の対処が難しい。コンタクトリークに関しては、コンタ
クトプロセスの最適化及びＳＡＣプロセスの適用、シリ
サイドに関しては表面へシリコン（Ｓｉ）を堆積してこ
こをシリサイド化し、基板拡散領域のシリサイド化を抑
える等の対処法もあるが、これらはプロセスが複雑化
し、また、それぞれ目的が限られているため、併用して
行かねば全てのリークを抑えられない。

【０００５】これらの根本的な解決策としては、接合位
置を深くすることである。これにより、以上述べたリー
クは全て抑えることが出来る。しかしながら、この場
合、短チャネル効果によるトランジスタの特性劣化の問
題が起こり、サブハーフミクロン以降の微細なＭＯＳデ
バイスには適用できない。

【０００６】一方、短チャネルトランジスタのドレイン
部の電界を緩和する構造として、ＬＤＤ（Ｌｉｇｈｔｌ
ｙＤｏｐｅｄＤｒａｉｎ）構造のＭＯＳトランジス
タが提案されている。図１２に従来のＬＤＤ構造のＭＯ
Ｓトランジスタを示す。

【０００７】このＬＤＤ構造のＭＯＳトランジスタは、
図１２に示すように、基板１００上にゲート酸化膜１０
３を介してゲート電極１０４が形成された後、イオン注
入によりｎ型の低濃度不純物領域１０５がウェル領域１
０１に形成される。そして、ゲート電極１０４の両側に
ゲート側壁（サイドウォール）１０６が形成され、ゲー
ト電極１０４及びゲート側壁１０６をマスクとして、イ
オン注入よりｎ型高濃度不純物領域１０７が形成され
る。この結果、ソース・ドレイン領域のチャネル部側に
低濃度不純物領域１０５が残存し、ドレイン領域近傍で
の電界が緩和される。また、ゲート電極１０４上には、
ゲート低抵抗化のためのｎ型不純物領域が形成される。

【０００８】そして、これらＬＤＤ構造のＭＯＳトラン
ジスタにおいて、緩やかな濃度勾配を持つ拡散層を形成
するために、拡散層を３つの領域からなる構造（以下、
三重構造という。）にした半導体装置が、特開平２−２
８０３４２号公報、特開平２−３１０９３１号公報、特
開平３−２１４７３７号公報などに種々提案されてい
る。

【０００９】拡散層を三重構造にした前記半導体装置に
おいて、全て共通する点は、緩やかな濃度勾配を形成す
るために、三重構造の濃度を低、中、高と三段階に規定
している。即ち、これら半導体装置は、ＬＤＤの濃度最
適化を目指して中間濃度をｎ ^-（ｐ^-）層とｎ⁺（ｐ⁺）層
の間に配置している。

【００１０】しかしながら、前記のように、拡散層の中
間層を中濃度とすると、飽和ドレイン電流の低下による
特性劣化を招き、また逆に最外層を高濃度化（ｎ⁺⁺／ｐ
⁺⁺）すると、トランジスタ特性上の効果が無い上、シリ
サイドを形成する場合、シリサイド化反応が十分に行わ
れない。更に、注入ゲート構造の場合、ゲート不純物濃
度が高まり、不純物のゲート酸化膜突き抜け現象を起こ
しやすいといった問題がある。

【００１１】また、前記した三重構造の拡散層の形成
は、例えば、特開平３−１７１７４０号公報、特開平４
−１８０２３５号公報、特開平３−２１４７２７号公
報、特開平６−２６８１６５号公報等に開示されている
ように、三重構造の拡散領域の注入振り分けのために、
プロセスが進むにつれて、ゲート側壁を厚く形成してい
る。

【００１２】また、デザインルールの縮小による浅接合
形成が必要な場合には、前記した従来の装置では、ゲー
ト空乏化の問題により、同時注入のみでゲートの低抵抗
化を行うことは出来ず、別途写真製版プロセス及び注入
プロセスが必要となる。

【００１３】

【発明が解決しようとする課題】この発明は、前記した
従来の問題点を解決し、リーク防止とトランジスタ特性
の確保すなわち、短チャネル効果を防止することが両立
できるプロセスを最小限のプロセスの増加により実現さ
せることを目的とするものである。

【００１４】

【課題を解決するための手段】この発明の半導体装置
は、ゲート電極下部両側の不純物拡散層が、ゲート電極
側より第１領域、第２領域、第３領域により構成され、
各領域の接合深さが第１領域＜第２領域＜第３領域とな
るように形成されると共に各領域の最大不純物濃度が第
１領域＜第２領域＝第３領域となるように形成されるこ
とを特徴とする。

【００１５】前記第１領域の接合深さが０．１μｍ未
満、前記第２領域の接合深さが０．１〜０．１５μｍ、
前記第３領域の接合深さが０．１５〜０．２μｍである
ように形成するとよい。

【００１６】前記したように、短チャネル効果に効くゲ
ート電極側の第２領域では接合深さを浅くし、逆にコン
タクト／シリサイドのリークが効くその外側の第３領域
では深く設定している。そして、両者よりも更にゲート
電極側に、従来のＬＤＤ構造にあたる低濃度領域の第１
領域を形成していることにより、トランジスタ特性を損
ねることなく接合リーク電流を低減することができる。

【００１７】また、前記不純物拡散層上にはシリサイド
層が形成されるとよい。このシリサイド層が前記第３領
域上にのみ存在するように形成するとよい。

【００１８】前記したように構成することで、浅接合で
シリサイド層を形成してもリーク電流の発生を抑えるこ
とができる。

【００１９】更に、この発明は、ゲート電極の低抵抗化
は不純物イオン注入によって行われる注入ゲート構造を
採り、且つゲート電極の不純物濃度が不純物拡散層の第
３領域の不純物濃度と同等であように構成することがで
きる。

【００２０】前記のように構成することで、注入ゲート
構造トランジスタをゲート注入の工程を無くして作成す
ることができる。

【００２１】また、この発明の半導体装置の製造方法
は、前記の半導体装置を製造する方法であって、ゲート
電極を形成する工程と、第１領域形成のためのイオン注
入を行う工程と、ゲート側壁形成のための酸化膜を堆積
する工程と、前記酸化膜にエッチバック処理を行いゲー
ト側壁を形成する工程と、第３領域形成のためのイオン
注入を行う工程と、ゲート側壁に更にエッチバック処理
を行い側壁の厚さを減らす工程と、第２領域形成のため
のイオン注入を行う工程と、を含みこれら各工程を前記
の順序で行うことを特徴とする。

【００２２】また、この発明の半導体の製造方法は、前
記の半導体装置を製造する方法であって、ゲート電極を
形成する工程と、第１領域形成のためのイオン注入を行
う工程と、ゲート側壁形成のための酸化膜を堆積する工
程と、前記酸化膜にエッチバック処理を行いゲート側壁
を形成する工程と、ゲート電極低抵抗化及び第３領域形
成のためのイオン注入を行う工程と、ゲート側壁に更に
エッチバック処理を行い側壁の厚さを減らす工程と、ゲ
ート電極低抵抗化及び第２領域形成のためのイオン注入
を行う工程と、を含みこれら各工程を前記の順序で行う
ことを特徴とする。

【００２３】また、この発明の半導体の製造方法は、前
記の半導体装置を製造する方法であって、ゲート電極を
形成する工程と、ゲート電極低抵抗化及び第３領域形成
のためのレジストパターンを形成する写真製版工程と、
ゲート電極低抵抗化及び第３領域形成のためのイオン注
入を行う工程と、第２の工程で形成したレジストパター
ンを除去する工程と、第１領域形成のためのイオン注入
を行う工程と、ゲート側壁形成のための酸化膜を堆積す
る工程と、前記酸化膜にエッチバック処理を行いゲート
側壁を形成する工程と、ゲート電極低抵抗化及び第２領
域形成のためのイオン注入を行う工程と、を含みこれら
各工程を前記の順序で行うことを特徴とする。

【００２４】前記方法によれば、工程数の増加を最小限
に抑えることができる。

【００２５】前記の各拡散層形成のための３回の不純物
イオン注入のドーズ量が、第１領域＜第３領域＜第２領
域となるように制御するとよい。

【００２６】前記のように構成することにより、スルー
プットの低下を抑え、且つ抵抗上昇等の特性劣化を起こ
すことなくこの発明の半導体装置を製造できる。

【００２７】また、第２領域及び第３領域形成のための
イオン注入時のイオン種が異なるようにすればよい。

【００２８】前記のように構成することで、製造の条件
設定が容易に行える。

【００２９】また、第１領域、第２領域、第３領域形成
のためのイオン注入のドーズ量が、それぞれ１０¹³ｃｍ
^-2、１０¹⁵ｃｍ^-2、１０¹⁴ｃｍ^-2のオーダーにするとよ
い。

【００３０】また、第２領域及び第３領域形成のための
イオン種が同一で且つその注入エネルギーが第３領域形
成の方が第２の形成よりも高くするとよい。

【００３１】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。

【００３２】この発明は、上述したリーク防止と短チャ
ネル効果防止のため、ソース／ドレイン高濃度領域をそ
の接合深さから横方向に２層に分けている。即ち、図６
に示すように、短チャネル効果に効くゲート電極４側の
第２領域では浅くし、逆にコンタクト／シリサイドのリ
ークが効くその外側の分離酸化膜２側に位置する第３領
域では深く設定している。そして、両者よりも更にゲー
ト電極４側に、従来のＬＤＤ構造にあたる低濃度領域５
１の第１領域（ｎ^-／ｐ^-）を形成している。この結果、
ゲート電極４下部両側のソース、ドレインとなる不純物
拡散層が、ゲート電極４側より第１領域、第２領域、第
３領域により構成されることになる。そして、各領域の
接合深さは、第１領域＜第２領域＜第３領域となる。ま
た、各領域の最大不純物濃度が第１領域＜第２領域＝第
３領域となる。

【００３３】ここで、第２領域及び第３領域は、従来の
ソース／ドレインの高濃度領域に相当するため、その濃
度が１０²⁰ｃｍ^-3以上とする必要がある。具体的な形成
手段としては、第２領域形成のための不純物イオン注入
を１０¹⁵ｃｍ^-2オーダーのドーズ量にて行い、第２領域
の形成と第３領域の高濃度領域の形成を同時に行う。更
に、第３領域の接合部分形成のためのイオン注入を、ド
ーズ量１０¹⁴ｃｍ^-2のオーダーにて行う。

【００３４】尚、第２領域形成のイオン注入と第３領域
形成のイオン注入はどちらを先に行ってもよいが、第３
領域形成のイオン注入は、第２領域形成のそれに比し、
ゲート側には打ち込まないため、マスク形成（レジス
ト、ゲート側壁）プロセスによって決まる。

【００３５】また、第１領域に関しては、従来のＬＤＤ
と同様、１０¹³ｃｍ^-2のオーダーとし、その接合深さ
は、必要となるデバイスの特性、デザインルールによっ
て変化するが、０．１μｍ未満が妥当である。第２領域
と第３領域の接合深さは、必要となるデバイスの特性、
デザインルールによって変化するが、第３領域が第２領
域に対し、０．０５〜０．１μｍ程度深くなるように設
定するのが妥当で、それぞれ０．１〜０．１５μｍ、
０．１５〜０．２μｍ程度となる。特に、第３領域は、
リーク防止の必要から０．１５μｍ以上の深さが望まし
い。

【００３６】また、第３領域形成のためのイオン注入を
第２領域のイオン注入に比して１桁下げているが、これ
は第３領域の表面濃度の上昇を防ぐためである。必要以
上に高濃度化を行うと、シリサイド形成時のシリサイド
化反応が起こりにくくなり、十分なシリサイド層が得ら
れず、シリサイドによる低抵抗化の効果が得られないた
めである。

【００３７】また、シリサイド形成の有無に関わらず、
必要以上の高濃度化は注入工程におけるスループッとの
低下につながる。よって、第３領域のイオン注入は、同
じイオン種であれば第２領域の注入よりも高エネルギー
且つ低ドーズ量にて行い、接合部のみを深くする構造と
する必要がある。

【００３８】これにより、表面濃度はほぼ第２領域形成
のイオン注入によって決定される。尚、異種イオン、例
えば、ｎ⁺層形成では、Ｐ⁺とＡｓ⁺、ｐ⁺層形成では、Ｂ
⁺とＢＦ₂ ⁺を用いる場合は、エネルギー設定にこの制約
はつかない。尚、表面シリサイド化を行う場合、リーク
を完全に防止する観点から、シリサイド形成層は接合深
さの深い第３領域上に限られることが望ましい。

【００３９】前記したように、第３領域の形成は、全体
のデザインルールに比して深く設定しているため、ゲー
トの注入と共通化できる。これにより、ゲート注入工程
のプロセスを削減できる。但し、第３領域の注入のみで
は、ドーズ量が不十分となるので、第２領域の注入でも
ゲート注入を行い、低抵抗化を図る。この２回の注入が
ゲートに行われることにより、ゲート電極４の濃度分布
を最適化でき、空乏化及び不純物突き抜けによる特性劣
化を抑えることが出来る。

【００４０】次に、この発明の実施の形態における製造
方法を、ｎ型ＭＯＳトランジスタに適用した例を用いて
説明する。

【００４１】まず、図１に示すように、シリコン半導体
基板１に対してウェル領域１０を形成した後、周知のＬ
ＯＣＯＳ法により、分離酸化膜２を選択的に形成する。
そして、素子形成領域にゲート酸化膜３を形成した後、
その上に厚さ２００ｎｍのポリシリコン層を堆積し、フ
ォトエッチング法によりゲート電極４を形成する。

【００４２】次に、図２に示すように、ゲート電極４を
マスクとして、燐イオンを加速エネルギー１０ｋｅＶ、
ドーズ量３Ｅ１３ｃｍ^-2の条件にて注入し、ｎ型の第１
拡散領域５１を形成する。なお、この第１拡散領域５１
は上述した第１領域とは異なる。

【００４３】続いて、図３に示すように、ＣＶＤ法等に
より、酸化シリコン膜を堆積させ、異方性エッチングに
より、エッチバックして、ゲート電極４の側壁にのみ、
２００ｎｍのゲート側壁（サイドウォール）４１を形成
する。

【００４４】その後、図４に示すように、ゲート電極４
及びゲート側壁４１をマスクとして、砒素イオンを加速
エネルギー５０ｋｅＶ、ドーズ量３Ｅ１４ｃｍ^-2の条件
にて注入し、ｎ型の第２拡散領域５２を形成する。

【００４５】次に、図５に示すように、ゲート側壁４１
に対して、エッチバック処理を行い、厚さ１００ｎｍの
ゲート側壁４２にする。

【００４６】続いて、図６に示すように、ゲート電極４
及びゲート側壁４２をマスクとして、砒素イオンを加速
エネルギー３０ｋｅＶ、ドーズ量３Ｅ１５ｃｍ^-2の条件
にて注入し、ｎ型の第３拡散領域５３及びゲート低抵抗
化のため注入領域４３を形成する。そして、ランプアニ
ール装置により、１０００℃、１０秒間熱処理を加える
ことにより、ゲート電極４側より第１領域、第２領域、
第３領域が形成される。この結果、各領域の接合深さが
第１領域＜第２領域＜第３領域となる。そして、各領域
の最大不純物濃度が第１領域＜第２領域＝第３領域とな
る。

【００４７】ソース・ドレインの不純物拡散層上にシリ
サイド層を形成する場合には、この後にいわゆるＳａｌ
ｉｃｉｄｅ（Ｓｅｌｆ−ａｌｉｇｎｓｉｌｉｃｉｄ
ｅ）構造の手法を用いればよい。この時点でシリサイド
化を行うと、ゲート側壁４２の端部が第３領域上に位置
するので、シリサイド形成層は接合深さの深い第３領域
上に限られ、リークを完全に防止できる。

【００４８】以上のプロセス後、コンタクト及び配線プ
ロセスを経て作成した本発明のサンプルと、図１２に示
す、従来のＬＤＤ構造のサンプルを用意し、それぞれの
リーク電流を比較した結果を表１に示す。表１は、ＦＬ
−ＣＨ距離の依存性を測定したものである。

【００４９】

【表１】

【００５０】表１より本発明装置によれば、従来装置に
比べてリーク電流が低減できる事が分かる。

【００５１】次に、この発明の実施の形態に係る製造方
法を、ｐ型ＭＯＳトランジスタに適用した例を用いて説
明する。

【００５２】まず、図７に示すように、シリコン半導体
基板１に対してウェル領域１０を形成した後、周知のＬ
ＯＣＯＳ法により、分離酸化膜２を選択的に形成する。
そして、素子形成領域にゲート酸化膜３を形成した後、
その上に厚さ２００ｎｍのポリシリコン層を堆積し、フ
ォトエッチング法によりゲート電極４を形成する。この
後、レジストを塗布し、写真製版工程により、ゲート電
極４の側壁部分を被覆したレジストパターン６を形成す
る。

【００５３】次に、図８に示すように、ゲート電極４を
マスクとして、ＢＦ₂イオンを加速エネルギー３０ｋｅ
Ｖ、ドーズ量１Ｅ１４ｃｍ^-2の条件にて注入し、ｐ型の
第２拡散領域７２を形成する。

【００５４】続いて、図９に示すように、レジストパタ
ーン６を除去した後、ＢＦ₂イオンを加速エネルギー１
０ｋｅＶ、ドーズ量１Ｅ１３ｃｍ^-2の条件にて注入し、
ｐ型の第１拡散領域７１を形成する。

【００５５】続いて、図１０に示すように、ＣＶＤ法等
により、酸化シリコン膜を堆積させ、異方性エッチング
により、エッチバックして、ゲート電極４の側壁にの
み、１００ｎｍのゲート側壁（サイドウォール）８１を
形成する。

【００５６】その後、図１１に示すように、ゲート電極
４及びゲート側壁８１をマスクとして、ＢＦ₂イオンを
加速エネルギー１０ｋｅＶ、ドーズ量３Ｅ１５ｃｍ^-2の
条件にて注入し、ｐ型の第３拡散領域７３及びゲート低
抵抗化のための注入領域４３を形成する。そして、ラン
プアニール装置により、１０００℃、１０秒間熱処理を
加えることにより、ゲート電極４側より第１領域、第２
領域、第３領域が形成される。

【００５７】以上のプロセス後、前述の実施の形態と同
様に、コンタクト及び配線プロセスを経て作成した本発
明のサンプルと、図１２に示す、従来のＬＤＤ構造のサ
ンプルを用意し、それぞれのリーク電流を比較した結果
を表２に示す。表１は、ＦＬ−ＣＨ距離の依存性を測定
したものである。

【００５８】

【表２】

【００５９】表２より本発明装置によれば、従来装置に
比べてリーク電流が低減できる事が分かる。

【００６０】

【発明の効果】以上説明したように、この発明によれ
ば、トランジスタ特性を損ねることなく接合リーク電流
を低減することが出来る。

【００６１】また、第３領域上にシリサイド層を形成す
ることで、浅接合でシリサイド層を形成してもリーク電
流の発生を抑えることが出来る。

【図面の簡単な説明】

【図１】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図２】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図３】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図４】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図５】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図６】この発明をｎ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図７】この発明をｐ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図８】この発明をｐ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図９】この発明をｐ型ＭＯＳトランジスタに適用した
場合の製造方法を工程別に示す断面図である。

【図１０】この発明をｐ型ＭＯＳトランジスタに適用し
た場合の製造方法を工程別に示す断面図である。

【図１１】この発明をｐ型ＭＯＳトランジスタに適用し
た場合の製造方法を工程別に示す断面図である。

【図１２】従来のＬＤＤ構造のＭＯＳトランジスタを示
す断面図である。

【符号の説明】

１シリコン半導体基板２素子分離酸化膜３ゲート酸化膜４ゲート電極４１ゲート側壁５１第１拡散領域５２第２拡散領域５３第３拡散領域

Claims

【特許請求の範囲】

【請求項１】ゲート電極下部両側の不純物拡散層が、
ゲート電極側より第１領域、第２領域、第３領域により
構成され、第１領域の接合深さより第２領域の接合深さ
の方が深く、且つ第２領域の接合深さより第３領域の接
合深さの方が深く形成されると共に、第２領域と第３領
域の最大不純物濃度が等しく、第１領域の最大不純物濃
度が第２領域、第３領域の不純物濃度より小さくなるよ
うに形成されていることを特徴とする半導体装置。
【請求項２】前記第１領域の接合深さが０．１μｍ未
満、前記第２領域の接合深さが０．１〜０．１５μｍ、
前記第３領域の接合深さが０．１５〜０．２μｍである
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記不純物拡散層上にはシリサイド層が
形成されていることを特徴とする請求項１または２に記
載の半導体装置。
【請求項４】前記シリサイド層が前記第３領域上にの
み存在することを特徴とする請求項３に記載の半導体装
置。
【請求項５】ゲート電極の低抵抗化は不純物イオン注
入によって行われる注入ゲート構造を採り、且つゲート
電極の不純物濃度が不純物拡散層の第３領域の不純物濃
度と同等であることを特徴とする請求項１に記載の半導
体装置。
【請求項６】請求項１に記載の半導体装置を製造する
方法であって、１．ゲート電極を形成する工程と、２．第１領域形成のためのイオン注入を行う工程と、３．ゲート側壁形成のための酸化膜を堆積する工程と、４．前記酸化膜にエッチバック処理を行いゲート側壁を
形成する工程と、５．第３領域形成のためのイオン注入を行う工程と、６．ゲート側壁に更にエッチバック処理を行い側壁の厚
さを減らす工程と、７．第２領域形成のためのイオン注入を行う工程と、を前記の順序で行うことを特徴とする半導体装置の製造
方法。
【請求項７】請求項１に記載の半導体装置を製造する
方法であって、１．ゲート電極を形成する工程と、２．第１領域形成のためのイオン注入を行う工程と、３．ゲート側壁形成のための酸化膜を堆積する工程と、４．前記酸化膜にエッチバック処理を行いゲート側壁を
形成する工程と、５．ゲート電極低抵抗化及び第３領域形成のためのイオ
ン注入を行う工程と、６．ゲート側壁に更にエッチバック処理を行い側壁の厚
さを減らす工程と、７．ゲート電極低抵抗化及び第２領域形成のためのイオ
ン注入を行う工程と、を前記の順序で行うことを特徴とする半導体装置の製造
方法。
【請求項８】請求項１に記載の半導体装置を製造する
方法であって、１．ゲート電極を形成する工程と、２．ゲート電極低抵抗化及び第３領域形成のためのレジ
ストパターンを形成する写真製版工程と、３．ゲート電極低抵抗化及び第３領域形成のためのイオ
ン注入を行う工程と、４．第２の工程で形成したレジストパターンを除去する
工程と、５．第１領域形成のためのイオン注入を行う工程と、６．ゲート側壁形成のための酸化膜を堆積する工程と、７．前記酸化膜にエッチバック処理を行いゲート側壁を
形成する工程と、８．ゲート電極低抵抗化及び第２領域形成のためのイオ
ン注入を行う工程と、を前記の順序で行うことを特徴とする半導体装置の製造
方法。
【請求項９】各拡散層形成のための３回の不純物イオ
ン注入のドーズ量が、第１領域＜第３領域＜第２領域と
なるように制御することを特徴とする請求項６、７、８
のいずれかに記載の半導体装置の製造方法。
【請求項１０】第２領域及び第３領域形成のためのイ
オン注入時のイオン種が異なることを特徴とする請求項
６、７、８のいずれかに記載の半導体装置の製造方法。
【請求項１１】第１領域、第２領域、第３領域形成の
ためのイオン注入のドーズ量が、それぞれ１０¹³ｃ
ｍ^-2、１０¹⁵ｃｍ^-2、１０¹⁴ｃｍ^-2のオーダーであるこ
とを特徴とする請求項１０に記載の半導体装置の製造方
法。
【請求項１２】第２領域及び第３領域形成のためのイ
オン種が同一で且つその注入エネルギーが第３領域形成
の方が第２の形成よりも高いことを特徴とする請求項１
１に記載の半導体装置の製造方法。