KR100235625B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 사이드월 스페이서를 사용하지 않고 게이트 전극 하부에 LDD 구조를 형성함으로써 전류 구동력을 향상시킨 LDD 구조의 반도체 소자 제조 방법에 관한 것으로, 반도체 기판에 트렌치 구조의 소자 분리막 및 활성 영역을 형성하는 단계; 전체 구조 상부에 게이트 산화막 및 제1폴리실리콘막을 차례로 증착하는 단계; 상기 제1폴리실리콘막 상에 사진 공정을 통하여 제1게이트 마스크 패턴을 형성하는 단계; 상기 제1폴리실리콘막을 식각하여 패턴을 형성하되, 식각되는 영역의 상기 제1폴리실리콘막이 소정량 남도록 식각하여 게이트 패턴을 형성한 후 상기 제1게이트 마스크 패턴을 제거하는 단계; 전체 구조상에 저농도 이온 주입 공정을 실시하여 상기 게이트 패턴에 인접한 하부 활성 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조상에 제2폴리실리콘막을 증착한 후 상기 제1폴리실리콘막 패턴의 상부까지 평탄화하는 단계; 전체 구조상에 금속막과 아크층을 차례로 증착하는 단계; 상기 아크층 상에 제2게이트 마스크 패턴을 형성하여 상기 게이트 산화막 상까지 식각하며, 상기 제1게이트 마스크 패턴보다 소정 부분 넓게 형성하여 게이트 전극을 형성하는 단계; 및 전체 구조상에 고농도 이온 주입 공정을 실시하여 상기 저농도 LDD 영역에 고농도 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 사이드월 스페이서를 사용하지 않고 게이트 전극 하부에 LDD 구조를 형성함으로써 전류 구동력을 향상시킨 LDD 구조의 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 산업 전반에 걸쳐 반도체 소자의 빠른 동작과 고집적화를 이루기 위해 반도체 소자의 디자인 룰을 감소시키고 있다. 그러나, 소자의 채널 길이를 축소한 단채널 소자의 경우, 장채널에 비해 소자에 인가하는 전압을 낮추지 않는 한, 소오스와 드레인 간에 걸리는 전기장 세기가 증가해 채널의 캐리어를 가속시키고, 이렇게 가속된 캐리어는 게이트 산화막 등으로 주입되어 소자의 특성을 열화시킨다. 이를 핫 캐리어 효과라고 한다.
이를 개선하기 위하여 LDD(Lightly Doped Drain) 구조가 제안되었는데, 이 구조는 소오스/드레인 접합의 채널과 인접한 영역에 저농도 접합층인 LDD 영역을 형성하는 것을 말한다. 도1은 종래의 LDD 구조의 반도체 소자를 나타낸 것으로 간략하게 제조 방법을 설명하면, 먼저 반도체 기판(10)의 소자 분리막(11) 사이의 소정의 활성 영역 상에 게이트 산화막(12) 및 게이트 전극(13)을 형성한 다음, 저농도 N형 이온 주입을 하여 저농도 LDD 영역(14a)을 형성한다. 그 다음, 게이트 전극(13) 측면에 사이드월 스페이서(15)를 형성하여 고농도 N형 이온 주입함으로써 상기 저농도 LDD 영역(14a) 상에 고농도 접합 영역(14b)을 형성한다. 이렇게 채널에 인접하여 형성된 저농도 LDD 영역은 전기장의 세기를 낮춰 핫 캐리어의 효과를 방지할 수 있다.
그러나, 상기와 같이 사이드월 스페이서를 이용한 LDD 구조는 접합 영역이 반도체 소자의 사이드월 스페이서 하부에 위치하게 되어 반도체 소자의 전류 구동력을 저하시키는 문제점이 있다.
따라서, 본 발명은 종래와 같이 단채널로 인한 핫 캐리어 효과를 개선함과 동시에 사이드월 스페이서를 이용한 접합 구조로 인해 저하된 전류 구동력을 향상시키는 LDD 구조의 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 사이드-월을 갖는 LDD 구조의 트랜지스터를 나타내는 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 LDD 구조의 N형 모스 트랜지스터 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 반도체 기판 11, 21 : 소자 분리막
12, 22 : 게이트 산화막 13 : 게이트 전극
23a, 23b : 폴리실리콘막 14a, 24a : 저농도 LDD 영역
14b, 24b : 고농도 접합 영역 15 : 사이드월 스페이서
25 : 텅스텐 실리사이드막 26 : 아크 산화질화막
27 : 마스크 패턴
상기 목적을 달성하기 위하여, 본 발명에 따른 LDD 구조의 반도체 소자를 제조함에 있어서, 반도체 기판에 트렌치 구조의 소자 분리막 및 활성 영역을 형성하는 단계; 전체 구조 상부에 게이트 산화막 및 제1폴리실리콘막을 차례로 증착하는 단계; 상기 제1폴리실리콘막 상에 사진 공정을 통하여 제1게이트 마스크 패턴을 형성하는 단계; 상기 제1폴리실리콘막을 식각하여 패턴을 형성하되, 식각되는 영역의 상기 제1폴리실리콘막이 소정량 남도록 식각하여 게이트 패턴을 형성한 후 상기 제1게이트 마스크 패턴을 제거하는 단계; 전체 구조 상에 저농도 이온 주입 공정을 실시하여 상기 게이트 패턴에 인접한 하부 활성 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조 상에 제2폴리실리콘막을 증착한 후 상기 제1폴리실리콘막 패턴 상부까지 평탄화하는 단계; 전체 구조 상에 금속막과 아크층을 차례로 증착하는 단계; 상기 아크층 상에 제2게이트 마스크 패턴을 형성하여 상기 게이트 산화막 상까지 식각하여, 상기 제1게이트 마스크 패턴보다 소정 부분 넓게 형성하여 게이트 전극을 형성하는 단계; 및 전체 구조상에 고농도 이온 주입 공정을 실시하여 상기 저농도 LDD 영역에 고농도 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로 하여 본 발명의 일실시예를 설명한다.
도2a에서 2d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도로, N형 LDD 구조의 모스 트랜지스터에 대해서만 간략하게 설명하기로 한다. 먼저, P-웰(도시하지 않음)이 형성된 반도체 기판(20)에 트렌치 분리 공정을 이용하여 두꺼운 산화막을 형성한 후, 이를 화학적·기계적 연마(CMP)로 평탄화하여 소자 분리막(21)을 형성한다. 그 다음, 반도체 기판 상에 게이트 산화막(22)과 제1폴리실리콘막(23a)을 증착한 후 제1폴리실리콘막 상에 제1마스크 패턴을 형성하되, 종래의 사이드월 스페이서 부분이 없는 게이트 크기로 형성하여 식각 공정을 진행한다. 그리고, 식각은 노출되는 제1폴리실리콘막이 약 100Å 정도 남을 때까지 한 다음, 상기 제1폴리실리콘 패턴 상의 마스크 패턴(도시하지 않음)을 제거하고 저농도 N형 이온 주입 공정을 실시하여 저농도 LDD 영역(24a)을 형성한 것이, 도2a에 도시되어 있다. 계속해서, 전체 구조상에 제2폴리실리콘막을 증착하고, 도2b에 나타난 바와 같이, 화학적·기계적 연마로 제2폴리실리콘막(23b)을 평탄화한 다음, 그 상부에 게이트 전극의 저항을 낮추기 위한 텅스텐 실리사이드막(25) 및 후속되는 사진 공정의 원활한 진행을 위하여 아크 산화질화막(ARC TiN)(26)을 차례로 증착한다. 그 다음, 사진 공정을 통하여 전체구조상에 도2c와 같이, 종래의 게이트 전극과 사이드월 스페이서를 합한 크기의 제2마스크(27)를 형성하여 제1폴리실리콘막까지 식각한다. 계속해서, 도2d에 도시된 바와 같이 고농도 N형 이온 주입 공정을 통하여 저농도 LDD 영역(24a) 상에 고농도 N형 접합 영역(24b)을 형성하여 열공정을 거쳐 LDD 구조를 갖는 반도체 소자의 접합 영역을 형성한다.
따라서, 본 발명에서와 같이 사이드월 스페이서를 사용하지 않고 형성된 LDD 구조의 반도체 소자는 종래와 같이 핫 캐리어 효과를 방지할 뿐만 아니라, 접합 영역이 상부의 게이트 전극과 일부분 겹치게 됨으로써 전류 구동력을 향상시킬 수 있어 반도체 소자의 동작 속도를 높일 수 있다.
이상에서 설명한 바와 같이, 핫 캐리어 효과를 방지하기 위하여 채널 영역애 저농도 LDD 영역을 형성하되, 사이드월 스페이서를 사용하지 않고 LDD 구조의 접합 영역을 형성함으로써 게이트 전극 하부에 일부 접합 영역이 겹치게하여 소자의 전류 구동력을 향상시켜 동작 속도를 높일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (4)

  1. 반도체 기판에 트렌치 구조의 소자 분리막 및 활성 영역을 형성하는 단계; 전체 구조 상부에 게이트 산화막 및 제1폴리실리콘막을 차례로 증착하는 단계; 상기 제1폴리실리콘막 상에 사진 공정을 통하여 제1게이트 마스크 패턴을 형성하는 단계; 상기 제1폴리실리콘막을 식각하여 패턴을 형성하되, 식각되는 영역의 상기 제1폴리실리콘막이 소정량 남도록 식각하여 게이트 패턴을 형성한 후 상기 제1게이트 마스크 패턴을 제거하는 단계; 전체 구조상에 저농도 이온 주입 공정을 실시하여 상기 게이트 패턴에 인접한 하부 활성 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조 상에 제2폴리실리콘막을 증착한 후 상기 제1폴리실리콘막 패턴 상부까지 평탄화하는 단계; 전체 구조상에 금속막과 아크층을 차례로 증착하는 단계; 상기 아크층 상에 제2게이트 마스크 패턴을 형성하여 상기 게이트 산화막 상까지 식각하며, 상기 제1게이트 마스크 패턴보다 소정 부분 넓게 형성하여 게이트 전극을 형성하는 단계; 및 전체 구조상에 고농도 이온 주입 공정을 실시하여 상기 저농노 LDD 영역에 고농도 접합 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1폴리실리콘막의 패턴 형성을 위한 식각시, 상기 제1폴리실리콘막이 100 ± 30Å 정도 남도록 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 금속막은 텅스텐 실리사이드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 아크층은 산화질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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