KR100419744B1 - 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명의 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 하부의 제 1 게이트 전극과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극으로 적층되어 형성된 이중 게이트 전극을 형성하므로, 폭이 작은 제 1 게이트 전극에 의해 채널(Channel) 길이를 감소시켜 소자의 집적도를 향상시키고, 폭이 큰 제 2 게이트 전극에 의해 게이트 전극의 면저항을 감소시켜 소자의 동작 속도가 증가하는 등 소자의 특성을 향상시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시켜 상기 게이트 전극과 활성 영역 사이의 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 하부의 제 1 게이트 전극과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극으로적층되어 형성된 이중 게이트 전극을 형성하여 소자의 집적도를 향상시키고 소자의 특성, 수율 및 신뢰성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.
현재 트랜지스터는 접합 깊이가 감소함에 따라 RC 지연 및 숏 채널 효과(Short channel effect)의 증가와 트랜지스터 시리즈 저항에서의 콘택 저항 증가와 같은 문제점이 발생되기 때문에 소오스/드레인 불순물 영역의 구조를 선택 에피택셜(Epitaxial) 공정에 의해 반도체 기판 상에 형성하는 이에스디(Elevated source/drain: ESD)를 채택하거나 살리사이드 구조를 채택하고 또한 이들 둘을 동시에 채택하는 추세이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, p형의 반도체 기판(31)상에 제 1 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 제 1 산화막을 식각하여 게이트 산화막(33)과 게이트 전극(34)을 형성한 후, 상기 감광막을 제거한다.
도 1b에서와 같이, 상기 게이트 전극(34)을 마스크로 저 농도, 저 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면 내에 엘디디(Lightly Doped Drain: LDD) 영역(37)을 형성한다.
도 1c에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 제 2 산화막을 형성하고, 에치백(Etch back)하여 상기 게이트 전극(37) 양측의 반도체 기판(31) 상에 제 2 산화막 스페이서(Spacer)(39)를 형성한다.
도 1d에서와 같이, 상기 제 2 산화막 스페이서(39)를 포함한 게이트 전극(34)을 마스크로 고 농도, 고 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 2 산화막 스페이서(39)를 포함한 게이트 전극(34) 양측의 반도체 기판(31) 표면 내에 소오스/드레인 불순물 영역(41)을 형성한다.
그러나, 종래의 트랜지스터 및 그의 제조 방법은 게이트 전극의 하부 폭과 상부 폭이 동일하기 때문에 다음과 같은 문제점이 있었다.
첫째, 게이트 전극의 폭은 게이트 전극 형성 물질인 다결정 실리콘층의 두께와 건식각을 실시할 때 발생하는 상기 다결정 실리콘층에 대한 감광막의 식각 선택비에 의해 제한을 받기 때문에 채널 길이의 저하에 한계가 있어 소자의 집적도가 저하된다.
둘째, 게이트 전극의 폭을 줄일 경우, 게이트 전극의 면저항이 증가하여 소자의 특성이 저하되고, 게이트 전극 상측의 콘택홀의 공정 여유도가 감소하여 상기 게이트 전극과 활성 영역 사이에 단락이 발생하는 등 소자의 수율 및 신뢰성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다마신(Damascene) 공정을 사용하여 하부의 제 1 게이트 전극과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극으로 적층되어 형성된 이중 게이트 전극을 형성하여 폭이 작은 제 1 게이트 전극에 의해 채널 길이를 감소시키고 폭이 큰 제 2 게이트 전극에 의해 게이트 전극의 면저항을 감소시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시키는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 33 : 게이트 산화막
34 : 게이트 전극 35 : 제 1 게이트 전극
37 : LDD 영역 39 : 절연막 스페이서
41 : 소오스/드레인 불순물 영역 51 : 제 2 산화막
53 : 제 2 감광막 55 : 제 2 게이트 전극
본 발명의 트랜지스터는 반도체 기판 상에 게이트 절연막이 개재되며 하부의 제 1 게이트 전극과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극의 적층 구조로 형성된 이중 게이트 전극, 상기 제 2 게이트 전극과 반도체 기판 사이의 상기 제 1 게이트 전극 측벽에 형성되는 절연막, 상기 제 1 게이트 전극 양측의 반도체 기판 표면내에 형성되는 LDD 영역 및 상기 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
본 발명의 트랜지스터 및 그의 제조 방법은 제 1 도전형의 반도체 기판 상에 게이트 절연막을 개재한 제 1 게이트 전극을 형성하는 단계, 상기 제 1 게이트 전극을 마스크로 저 농도, 저 에너지의 제 2 도전형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 1 게이트 전극 양측의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계, 전체표면 상부에 평탄화된 절연막을 형성하는 단계, 상기 제 1 게이트 전극의 폭보다 넓은 부위의 절연막을 식각하여 상기 제 1 게이트 전극을 노출시키는 홈을 형성하는 단계, 상기 홈을 매립하는 도전층으로 제 2 게이트 전극을 형성하는 단계, 상기 제 2 게이트 전극을 마스크로 상기 절연막을 식각하는 단계 및 상기 제 2 게이트 전극을 마스크로 고 농도, 고 에너지의 제 2 도전형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 2 게이트 전극 양측의 반도체 기판 표면 내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도이고, 도 3a 내지 도 3g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 트랜지스터는 도 2에서와 같이, p형의 반도체 기판(31) 상에 게이트 산화막(33)이 개재되며 하부의 제 1 게이트 전극(35)과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극(55)의 적층 구조로 형성된 이중 게이트 전극, 상기 제 2 게이트 전극(55)과 반도체 기판(31) 사이의 상기 제 1 게이트 전극(35) 측벽에 형성되는 제 2 산화막(51), 상기 제 1 게이트 전극(35) 양측의 반도체 기판(31) 표면내에 저 농도, 저 에너지의 n형 불순물 이온이 주입되고 드라이브-인 되어 형성되는 LDD 영역(37) 및 상기 제 2 게이트 전극(55) 양측의 반도체 기판(31) 표면내에 고 농도, 고 에너지의 n형 불순물 이온이 주입되고 드라이브-인 되어 형성되는 소오스/드레인 불순물 영역(41)으로 형성된다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, p형의 반도체 기판(31)상에 제 1 산화막, 제 1 다결정 실리콘층 및 제 1 감광막을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로상기 제 1 다결정 실리콘층과 제 1 산화막을 식각하여 게이트 산화막(33)과 제 1 게이트 전극(35)을 형성한 후, 상기 제 1 감광막을 제거한다.
여기서, 상기 제 1 다결정 실리콘층을 종래의 기술보다 얇은 두께로 형성하며 후속 공정에서 형성될 LDD 영역의 두께보다 두껍게 형성한다.
상기 제 1 다결정 실리콘층을 얇게 형성하므로 상기 제 1 감광막도 얇게 도포할 수 있어, 종래 기술보다 패턴닝(Patterning)할 수 있는 최소 길이를 작게할 수 있다.
그리고, 상기 제 1 다결정 실리콘층을 얇게 형성하므로 제 1 게이트 전극 형성 공정 시 균일한 식각 결과를 얻을 수 있고, 과도 식각을 강하게 하지 않아도 되기 때문에 상기 게이트 산화막(33)과 반도체 기판(11) 상부의 손상 발생이 방지된다.
도 3b에서와 같이, 상기 제 1 게이트 전극(35)을 마스크로 저 농도, 저 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 1 게이트 전극(35) 양측의 반도체 기판(31) 표면 내에 LDD 영역(37)을 형성한다.
도 3c에서와 같이, 상기 제 1 게이트 전극(35)을 포함한 전면에 제 2 산화막(51)을 형성하고, 상기 제 2 산화막(51)을 화학적 기계 연마 방법에 의해 평탄화한다.
여기서, 상기 평탄화한 제 2 산화막(51)의 두께는 종래의 게이트 전극의 두께보다 크다.
도 3d에서와 같이, 상기 평탄화된 제 2 산화막(51) 상에 제 2 감광막(53)을도포하고, 상기 제 2 감광막(53)을 상기 제 1 게이트 전극(35) 상측을 중심으로 상기 제 1 게이트 전극(35)의 폭보다 넓은 부위에만 제거되도록 선택 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(53)을 마스크로 상기 제 2 산화막(51)을 상기 제 1 게이트 전극(35)이 노출될 때까지 선택 식각하여 홈을 형성한다.
여기서, 상기 홈의 지름은 종래의 게이트 전극의 폭보다 크고 종래의 게이트 전극의 폭과 절연막 스페이서를 합한 것보다 작다.
도 3e에서와 같이, 상기 제 2 감광막(53)을 제거하고, 상기 홈을 포함한 제 2 산화막(51) 상에 제 2 다결정 실리콘층을 형성한다.
그리고, 상기 제 2 산화막(51)을 식각 방지층으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 상기 홈 내에만 잔존하도록 하여 제 2 게이트 전극(55)을 형성한다.
도 3f에서와 같이, 상기 제 2 게이트 전극(55)을 마스크로 CxFy계열의 기체를 활성화시킨 플라즈마를 사용하여 상기 제 2 산화막(51)을 식각한다.
도 3g에서와 같이, 상기 제 2 게이트 전극(55)을 마스크로 고 농도, 고 에너지의 n형 불순물 이온을 주입하고 드라이브-인 하여 상기 제 2 게이트 전극(55) 양측의 반도체 기판(31) 표면 내에 소오스/드레인 불순물 영역(41)을 형성한다.
본 발명의 트랜지스터 및 그의 제조 방법은 다마신 공정을 사용하여 하부의 제 1 게이트 전극과 상기 제 1 게이트 전극보다 폭이 큰 상부의 제 2 게이트 전극으로 적층되어 형성된 이중 게이트 전극을 형성하므로, 폭이 작은 제 1 게이트 전극에 의해 채널 길이를 감소시켜 소자의 집적도를 향상시키고, 폭이 큰 제 2 게이트 전극에 의해 게이트 전극의 면저항을 감소시켜 소자의 동작 속도가 증가하는 등 소자의 특성을 향상시키며 게이트 전극 상측의 콘택홀의 공정 여유도를 증가시켜 상기 게이트 전극과 활성 영역 사이의 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (6)
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- 반도체 기판 상에 게이트 절연막을 개재한 제 1 게이트 전극을 형성하는 공정과,상기 제 1 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 공정과,전체표면 상부에 평탄화된 절연막을 형성하는 공정과,상기 제 1 게이트 전극의 폭보다 넓은 부위의 절연막을 식각하여 상기 제 1 게이트 전극을 노출시키는 홈을 형성하는 공정과,상기 홈을 매립하는 도전층으로 제 2 게이트 전극을 형성하는 공정과,상기 제 2 게이트 전극을 마스크로 상기 절연막을 식각하는 공정과,상기 제 2 게이트 전극 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 공정을 포함하는 트랜지스터의 제조 방법.
- 제 3 항에 있어서,상기 제 1 게이트 전극을 상기 LDD 영역의 두께보다 두껍게 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 3 항에 있어서,상기 절연막을 산화막으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 5 항에 있어서,상기 산화막함을 CxFy계열의 기체를 활성화시킨 플라즈마를 사용하여 식각함을 특징으로 하는 트랜지스터의 제조 방법.
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