JP2002026151A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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-
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Abstract
(57)【要約】
【課題】 フラッシュメモリセルを備えたより書き込み
速度の速い半導体メモリ装置を提供する。 【解決手段】 ｐ型Ｓｉ基板の上に、チャンネル領域と
チャンネル領域の両側に形成されたドレイン領域及びソ
ース領域と、チャンネル領域上に第１の酸化膜を介して
形成されたフローティングゲートと、フローティングゲ
ート上に第２の酸化膜を介して形成されたコントロール
ゲートとを有してなるメモリセルを備えた半導体メモリ
装置において、フローティングゲートは、チャンネル領
域上の第１領域と第１領域より幅の広い第２領域とから
なり、縦断面形状がＴ字型になるように形成され、コン
トロールゲートにコントロール電圧を印加した時に、フ
ローティングゲートの電位が最大になるように第１領域
の高さを設定した。
速度の速い半導体メモリ装置を提供する。 【解決手段】 ｐ型Ｓｉ基板の上に、チャンネル領域と
チャンネル領域の両側に形成されたドレイン領域及びソ
ース領域と、チャンネル領域上に第１の酸化膜を介して
形成されたフローティングゲートと、フローティングゲ
ート上に第２の酸化膜を介して形成されたコントロール
ゲートとを有してなるメモリセルを備えた半導体メモリ
装置において、フローティングゲートは、チャンネル領
域上の第１領域と第１領域より幅の広い第２領域とから
なり、縦断面形状がＴ字型になるように形成され、コン
トロールゲートにコントロール電圧を印加した時に、フ
ローティングゲートの電位が最大になるように第１領域
の高さを設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関する。
に関する。
【０００２】
【従来の技術】フラッシュメモリは、フラッシュメモリ
セルの構成が簡単で高集積化に適しており、ビットあた
りのコストを安くでき、かつ電気的に読み書き及び消去
が可能であることから、その需要が拡大されつつある。
今後その需要はさらに拡大されるものと思われる。
セルの構成が簡単で高集積化に適しており、ビットあた
りのコストを安くでき、かつ電気的に読み書き及び消去
が可能であることから、その需要が拡大されつつある。
今後その需要はさらに拡大されるものと思われる。
【０００３】
【発明が解決しようとする課題】しかしながら、フラッ
シュメモリセルを備えた半導体メモリ装置は、その需要
の拡大に伴い、書き込み速度の向上が求められている
が、現状はその要求に十分応えているとは言いがたい。
シュメモリセルを備えた半導体メモリ装置は、その需要
の拡大に伴い、書き込み速度の向上が求められている
が、現状はその要求に十分応えているとは言いがたい。
【０００４】そこで、本発明は、フラッシュメモリセル
を備えたより書き込み速度の速い半導体メモリ装置を提
供することを目的とする。
を備えたより書き込み速度の速い半導体メモリ装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明に係る第１の半導体メモリ装置は、ｐ型Ｓ
ｉ基板の上に、チャンネル領域と、そのチャンネル領域
の両側に形成されたｎ型のドレイン領域及びｎ型のソー
ス領域と、上記チャンネル領域の上に第１の酸化膜を介
して形成されたフローティングゲートと、該フローティ
ングゲートの上に第２の酸化膜を介して形成されたコン
トロールゲートとを有してなるメモリセルを備えた半導
体メモリ装置において、上記フローティングゲートは、
上記チャンネル領域上に上記第１の酸化膜を介して位置
する第１領域と上記第１領域より広い幅に形成されかつ
上記第２の酸化膜を介して制御ゲートと容量結合する第
２領域とからなり、縦断面形状がＴ字型になるように形
成され、上記コントロールゲートにコントロール電圧を
印加した時に、上記フローティングゲートの電位が最大
になるように上記第１領域の高さが設定されたことを特
徴とする。
めに、本発明に係る第１の半導体メモリ装置は、ｐ型Ｓ
ｉ基板の上に、チャンネル領域と、そのチャンネル領域
の両側に形成されたｎ型のドレイン領域及びｎ型のソー
ス領域と、上記チャンネル領域の上に第１の酸化膜を介
して形成されたフローティングゲートと、該フローティ
ングゲートの上に第２の酸化膜を介して形成されたコン
トロールゲートとを有してなるメモリセルを備えた半導
体メモリ装置において、上記フローティングゲートは、
上記チャンネル領域上に上記第１の酸化膜を介して位置
する第１領域と上記第１領域より広い幅に形成されかつ
上記第２の酸化膜を介して制御ゲートと容量結合する第
２領域とからなり、縦断面形状がＴ字型になるように形
成され、上記コントロールゲートにコントロール電圧を
印加した時に、上記フローティングゲートの電位が最大
になるように上記第１領域の高さが設定されたことを特
徴とする。
【０００６】また、本発明に係る第２の半導体メモリ装
置は、ｐ型Ｓｉ基板の上に、チャンネル領域と、そのチ
ャンネル領域の両側に形成されたｎ型のドレイン領域及
びｎ型のソース領域と、上記チャンネル領域の上に第１
の酸化膜を介して形成されたフローティングゲートと、
該フローティングゲートの上に第２の酸化膜を介して形
成されたコントロールゲートとを有してなるメモリセル
を備えた半導体メモリ装置において、上記フローティン
グゲートは、上記チャンネル領域上に上記第１の酸化膜
を介して位置する第１領域と上記第１領域より広い幅に
形成されかつ上記第２の酸化膜を介して制御ゲートと容
量結合する第２領域とからなり、縦断面形状がＴ字型に
なるように形成されかつ、各メモリセルにおける、上記
コントロールゲートと上記Ｓｉ基板との間に構成される
メモリセル全体の静電容量に対する上記コントロールゲ
ートとフローティングゲートの間の静電容量の比である
カップリング比が最大になるように上記第１領域の高さ
が設定されたことを特徴とする。このようにしても、上
記フローティングゲートの電位が最大になるようにでき
る。ここで、上記コントロールゲートと上記ｐ型Ｓｉ基
板との間に構成されるメモリセル全体の静電容量とは、
１つのメモリセルにおいて、上記コントロールゲートと
上記Ｓｉ基板との間に構成される静電容量であって、上
記コントロールゲートとフローティングゲートの間の静
電容量、上記第１領域とチャンネル領域間の静電容量、
上記第２領域とソース領域の間の静電容量、上記第２領
域と上記ドレイン領域の間の静電容量、上記第１領域の
側面とソース領域の間の静電容量及び上記第１領域の側
面とドレイン領域の間の静電容量を含むものである。
置は、ｐ型Ｓｉ基板の上に、チャンネル領域と、そのチ
ャンネル領域の両側に形成されたｎ型のドレイン領域及
びｎ型のソース領域と、上記チャンネル領域の上に第１
の酸化膜を介して形成されたフローティングゲートと、
該フローティングゲートの上に第２の酸化膜を介して形
成されたコントロールゲートとを有してなるメモリセル
を備えた半導体メモリ装置において、上記フローティン
グゲートは、上記チャンネル領域上に上記第１の酸化膜
を介して位置する第１領域と上記第１領域より広い幅に
形成されかつ上記第２の酸化膜を介して制御ゲートと容
量結合する第２領域とからなり、縦断面形状がＴ字型に
なるように形成されかつ、各メモリセルにおける、上記
コントロールゲートと上記Ｓｉ基板との間に構成される
メモリセル全体の静電容量に対する上記コントロールゲ
ートとフローティングゲートの間の静電容量の比である
カップリング比が最大になるように上記第１領域の高さ
が設定されたことを特徴とする。このようにしても、上
記フローティングゲートの電位が最大になるようにでき
る。ここで、上記コントロールゲートと上記ｐ型Ｓｉ基
板との間に構成されるメモリセル全体の静電容量とは、
１つのメモリセルにおいて、上記コントロールゲートと
上記Ｓｉ基板との間に構成される静電容量であって、上
記コントロールゲートとフローティングゲートの間の静
電容量、上記第１領域とチャンネル領域間の静電容量、
上記第２領域とソース領域の間の静電容量、上記第２領
域と上記ドレイン領域の間の静電容量、上記第１領域の
側面とソース領域の間の静電容量及び上記第１領域の側
面とドレイン領域の間の静電容量を含むものである。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施の形態について説明する。本発明に係る実施の形
態の半導体メモリ装置は、ｐ型基板１の各メモリセルに
それぞれ電気的に書き込み消去が可能な記憶素子を備え
たフラッシュメモリであって以下のように構成される。
すなわち、実施の形態の半導体メモリ装置において、ｐ
型基板１の各メモリセルにチャンネル領域１３を挟んで
ｎ型のソース領域３１とｎ型のドレイン領域３２とが形
成され、そのチャンネル領域１３の上に第１の酸化膜
（トンネル酸化膜）４を介してフローティングゲート７
が形成されて各メモリセルに記憶部であるメモリセルト
ランジスタが形成される。そして、各メモリセルのメモ
リセルトランジスタのフローティングゲート７に第２の
絶縁膜（インターポリ絶縁膜）８を介してメモリセルト
ランジスタの読み書きを制御するコントロールゲート１
９が形成される。尚、コントロールゲート１９はリンド
ープポリシリコン層９とタングステンシリサイド層１０
とからなり、コントロールゲート１９上には、層間絶縁
膜１１を介してＡｌ−Ｃｕ合金からなる配線１２が形成
される。また、図１中において、５の符号を付して示す
ものは、シリコン酸化膜である。以上のようにして各メ
モリセルは構成される。
る実施の形態について説明する。本発明に係る実施の形
態の半導体メモリ装置は、ｐ型基板１の各メモリセルに
それぞれ電気的に書き込み消去が可能な記憶素子を備え
たフラッシュメモリであって以下のように構成される。
すなわち、実施の形態の半導体メモリ装置において、ｐ
型基板１の各メモリセルにチャンネル領域１３を挟んで
ｎ型のソース領域３１とｎ型のドレイン領域３２とが形
成され、そのチャンネル領域１３の上に第１の酸化膜
（トンネル酸化膜）４を介してフローティングゲート７
が形成されて各メモリセルに記憶部であるメモリセルト
ランジスタが形成される。そして、各メモリセルのメモ
リセルトランジスタのフローティングゲート７に第２の
絶縁膜（インターポリ絶縁膜）８を介してメモリセルト
ランジスタの読み書きを制御するコントロールゲート１
９が形成される。尚、コントロールゲート１９はリンド
ープポリシリコン層９とタングステンシリサイド層１０
とからなり、コントロールゲート１９上には、層間絶縁
膜１１を介してＡｌ−Ｃｕ合金からなる配線１２が形成
される。また、図１中において、５の符号を付して示す
ものは、シリコン酸化膜である。以上のようにして各メ
モリセルは構成される。
【０００８】また、本実施の形態の複数のメモリセルの
うちの、一方向（行方向）に配列されたメモリセルのコ
ントロールゲート１９は、図１，図２に示すように連続
的に一体で形成される。また、その行方向に配列された
複数のメモリセルにおいて隣接するメモリセルの間は、
図１及び図２に示すように、例えば、シリコン酸化膜か
らなる素子分離領域２によって分離される。そして、そ
の行方向に直交する列方向に配列された複数のメモリセ
ルにおいて隣接するメモリセルのチャンル領域１３間
は、図１及び図３に示すように、ｐ型拡散領域６によっ
て互いに分離される。
うちの、一方向（行方向）に配列されたメモリセルのコ
ントロールゲート１９は、図１，図２に示すように連続
的に一体で形成される。また、その行方向に配列された
複数のメモリセルにおいて隣接するメモリセルの間は、
図１及び図２に示すように、例えば、シリコン酸化膜か
らなる素子分離領域２によって分離される。そして、そ
の行方向に直交する列方向に配列された複数のメモリセ
ルにおいて隣接するメモリセルのチャンル領域１３間
は、図１及び図３に示すように、ｐ型拡散領域６によっ
て互いに分離される。
【０００９】ここで、特に本実施の形態では、各メモリ
セルトランジスタのフローティングゲート７は、（１）
チャンネル領域１３上にトンネル酸化膜（第１の酸化
膜）を介して位置する第１領域７ａと、（２）コントロ
ールゲート１９との間の静電容量を大きくすることを目
的として、コントロールゲート１９との対向面積が大き
くなるように、第１領域７ａより広い幅に形成された第
２領域７ｂとからなる。そして、本実施の形態の半導体
メモリ装置において、第１領域７ａと第２領域７ｂとか
らなる縦断面形状がＴ字型のフローティングゲート７
は、詳細後述するようにその形状を設定することにより
メモリセルトランジスタへの書き込み速度を向上させた
ことを特徴としている。
セルトランジスタのフローティングゲート７は、（１）
チャンネル領域１３上にトンネル酸化膜（第１の酸化
膜）を介して位置する第１領域７ａと、（２）コントロ
ールゲート１９との間の静電容量を大きくすることを目
的として、コントロールゲート１９との対向面積が大き
くなるように、第１領域７ａより広い幅に形成された第
２領域７ｂとからなる。そして、本実施の形態の半導体
メモリ装置において、第１領域７ａと第２領域７ｂとか
らなる縦断面形状がＴ字型のフローティングゲート７
は、詳細後述するようにその形状を設定することにより
メモリセルトランジスタへの書き込み速度を向上させた
ことを特徴としている。
【００１０】＜本発明におけるＴ字型のフローティング
ゲート７の形状の設定の詳細＞まず、実施の形態のメモ
リセルにおいて、コントロールゲート１９に印加される
電圧をＶCG、メモリセルトランジスタの閾値電圧をＶｔ
ｈとしたとき、次の（１）式の関係式を満足したとき
に、チャンネル領域１３は反転状態となる。 ＶCG＞Ｖth・・・（１）
ゲート７の形状の設定の詳細＞まず、実施の形態のメモ
リセルにおいて、コントロールゲート１９に印加される
電圧をＶCG、メモリセルトランジスタの閾値電圧をＶｔ
ｈとしたとき、次の（１）式の関係式を満足したとき
に、チャンネル領域１３は反転状態となる。 ＶCG＞Ｖth・・・（１）
【００１１】また、本実施の形態の半導体メモリ装置の
メモリセルトランジスタ近傍における静電容量は、図
４、図５に示すように表すことができる。従って、この
時のメモリセルトランジスタは、図６に示す等価回路で
表すことができる。図６の等価回路において、ＶCGは、
コントロールゲート１９の電位、ＶFGは、フローティン
グゲート７の電位、Ｖchannelは、チャンネル領域１３
の電位、ＶS/Dは、ソース領域３１とドレイン領域３２
間の電位、Ｖsideは、ｐ型拡散層６の電位を表す。
メモリセルトランジスタ近傍における静電容量は、図
４、図５に示すように表すことができる。従って、この
時のメモリセルトランジスタは、図６に示す等価回路で
表すことができる。図６の等価回路において、ＶCGは、
コントロールゲート１９の電位、ＶFGは、フローティン
グゲート７の電位、Ｖchannelは、チャンネル領域１３
の電位、ＶS/Dは、ソース領域３１とドレイン領域３２
間の電位、Ｖsideは、ｐ型拡散層６の電位を表す。
【００１２】また、図４、図５に示すように、Ｃ１は、
コントロールゲート１９とフローティングゲート７の第
２領域７ｂとの間の静電容量、Ｃ２は、フローティング
ゲート７の第１領域７ａとチャンネル領域１３間の静電
容量、Ｃ３は、フローティングゲート７の第２領域７ｂ
とソース領域３１との間、フローティングゲートの第２
領域とドレイン領域３２との間の静電容量、Ｃ４は、フ
ローティングゲート７の第１領域７ａの側面とソース領
域３１との間の静電容量、フローティングゲート７の第
１領域７ａの側面とドレイン領域３２との間の静電容
量、Ｃ５は、フローティングゲート７の第１領域７ａと
ｐ型拡散層６の間の静電容量である。
コントロールゲート１９とフローティングゲート７の第
２領域７ｂとの間の静電容量、Ｃ２は、フローティング
ゲート７の第１領域７ａとチャンネル領域１３間の静電
容量、Ｃ３は、フローティングゲート７の第２領域７ｂ
とソース領域３１との間、フローティングゲートの第２
領域とドレイン領域３２との間の静電容量、Ｃ４は、フ
ローティングゲート７の第１領域７ａの側面とソース領
域３１との間の静電容量、フローティングゲート７の第
１領域７ａの側面とドレイン領域３２との間の静電容
量、Ｃ５は、フローティングゲート７の第１領域７ａと
ｐ型拡散層６の間の静電容量である。
【００１３】従って、図１、図２に示す構造の半導体メ
モリ装置において、メモリセルトランジスタのフローテ
ィングゲート７中に蓄積される電荷Ｑは、次の（２）式
で表すことができる。
モリ装置において、メモリセルトランジスタのフローテ
ィングゲート７中に蓄積される電荷Ｑは、次の（２）式
で表すことができる。
【００１４】ここで、式（２）において、ＶS/D＝０、
Ｖchannel＝０、Ｖside＝０とすることができるので、
式（２）は次の式（３）に示すように簡略化して表すこ
とができる。 Ｑ ＝Ｃ１（ＶFG−ＶCG）＋（Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）ＶFG ＝ＣTＶFG−Ｃ１ＶCG・・・（３） ここで、ＣT＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５であっ
て、各メモリセルにおいて、コントロールゲートとＳｉ
基板との間に形成される総計の静電容量である。
Ｖchannel＝０、Ｖside＝０とすることができるので、
式（２）は次の式（３）に示すように簡略化して表すこ
とができる。 Ｑ ＝Ｃ１（ＶFG−ＶCG）＋（Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）ＶFG ＝ＣTＶFG−Ｃ１ＶCG・・・（３） ここで、ＣT＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５であっ
て、各メモリセルにおいて、コントロールゲートとＳｉ
基板との間に形成される総計の静電容量である。
【００１５】（３）式を変形すると、フローティングゲ
ート電位ＶFGは次の（４）式で表される。 ＶFG＝（Ｑ＋Ｃ１ＶCG）／ＣT・・・（４） ここで、Ｃ１／ＣTは、カップリング比と呼ばれる。
ート電位ＶFGは次の（４）式で表される。 ＶFG＝（Ｑ＋Ｃ１ＶCG）／ＣT・・・（４） ここで、Ｃ１／ＣTは、カップリング比と呼ばれる。
【００１６】図１等に示す本実施の形態の半導体メモリ
装置において、メモリセルトランジスタへの書き込み動
作は、所定のコントロール電位ＶCGを与え、ＶS/D＝Ｖ
side＝Ｖchannel＝０の状態で実施する。すなわち、Ｖ
S/D＝Ｖside＝Ｖchannel＝０の状態でコントロール電位
ＶCGを与えると、チャンネル領域からフローティングゲ
ート７に電子が輸送され、その輸送された電子がフロー
ティングゲート７に蓄積されることにより書き込みが実
施される。
装置において、メモリセルトランジスタへの書き込み動
作は、所定のコントロール電位ＶCGを与え、ＶS/D＝Ｖ
side＝Ｖchannel＝０の状態で実施する。すなわち、Ｖ
S/D＝Ｖside＝Ｖchannel＝０の状態でコントロール電位
ＶCGを与えると、チャンネル領域からフローティングゲ
ート７に電子が輸送され、その輸送された電子がフロー
ティングゲート７に蓄積されることにより書き込みが実
施される。
【００１７】この書き込み時のフローティングゲート７
への電子の輸送は、ファウラー・ノルドハイム電流（Fo
wler‐Nordheim current）の式である次の（５）式に従
う。 ｊ＝Ａ・ＶFG 2・ｅｘｐ（−Ｂ／ＶFG）・・・（５） （５）式から明らかなように、フローティングゲート電
位ＶFGが大きくなるほど、電流ｊは大きくなり、書き込
み速度は向上する。従って、コントロール電位ＶCGが与
えられたとき、フローティングゲート電位ＶFGが最大と
なるような構成、より具体的には、カップリング比Ｃ１
／ＣTが最大になるようにフローティングゲート７の形
状を設定することが好ましく、これにより、書き込み速
度を大きくすることができる。
への電子の輸送は、ファウラー・ノルドハイム電流（Fo
wler‐Nordheim current）の式である次の（５）式に従
う。 ｊ＝Ａ・ＶFG 2・ｅｘｐ（−Ｂ／ＶFG）・・・（５） （５）式から明らかなように、フローティングゲート電
位ＶFGが大きくなるほど、電流ｊは大きくなり、書き込
み速度は向上する。従って、コントロール電位ＶCGが与
えられたとき、フローティングゲート電位ＶFGが最大と
なるような構成、より具体的には、カップリング比Ｃ１
／ＣTが最大になるようにフローティングゲート７の形
状を設定することが好ましく、これにより、書き込み速
度を大きくすることができる。
【００１８】次に、フローティングゲート電位ＶFGを大
きくする具体的な構成について詳細に説明する。フロー
ティングゲート７の第２領域７ｂの形状を一定として第
１領域７ａの高さｔのみを変化させると、Ｃ１は高さｔ
の値に関わらず一定値となるが、高さｔが変化すると、
フローティングゲート７の第２領域７ｂとソース領域３
１との間の間隔及びフローティングゲートの第２領域と
ドレイン領域３２との間の間隔は変化するので、静電容
量Ｃ３は、高さｔの関数となる。また、フローティング
ゲート７の第１領域７ａの側面とソース領域３１との間
の静電容量Ｃ４、フローティングゲート７の第１領域７
ａの側面とドレイン領域３２との間の静電容量Ｃ４は、
高さｔの関数となる。また、フローティングゲート７の
第１領域７ａとｐ型拡散層６の間の静電容量Ｃ５も、Ｃ
４と同様に第１領域７ａの高さｔによって変化するの
で、第１領域７ａの高さｔの関数となる。より具体的に
は、第１領域７ａの高さｔが大きくなると、静電容量Ｃ
３は小さくなるが、静電容量Ｃ４，Ｃ５は大きくなる。
このように、全静電容量ＣTは、第１領域７ａの高さｔ
の関数となるので、フローティングゲート電位ＶFGも第
１領域７ａの高さｔの関数となる。
きくする具体的な構成について詳細に説明する。フロー
ティングゲート７の第２領域７ｂの形状を一定として第
１領域７ａの高さｔのみを変化させると、Ｃ１は高さｔ
の値に関わらず一定値となるが、高さｔが変化すると、
フローティングゲート７の第２領域７ｂとソース領域３
１との間の間隔及びフローティングゲートの第２領域と
ドレイン領域３２との間の間隔は変化するので、静電容
量Ｃ３は、高さｔの関数となる。また、フローティング
ゲート７の第１領域７ａの側面とソース領域３１との間
の静電容量Ｃ４、フローティングゲート７の第１領域７
ａの側面とドレイン領域３２との間の静電容量Ｃ４は、
高さｔの関数となる。また、フローティングゲート７の
第１領域７ａとｐ型拡散層６の間の静電容量Ｃ５も、Ｃ
４と同様に第１領域７ａの高さｔによって変化するの
で、第１領域７ａの高さｔの関数となる。より具体的に
は、第１領域７ａの高さｔが大きくなると、静電容量Ｃ
３は小さくなるが、静電容量Ｃ４，Ｃ５は大きくなる。
このように、全静電容量ＣTは、第１領域７ａの高さｔ
の関数となるので、フローティングゲート電位ＶFGも第
１領域７ａの高さｔの関数となる。
【００１９】そこで、静電容量Ｃ１〜Ｃ５を、フローテ
ィングゲート７の形状及びメモリセルの構成とに基い
て、第１領域７ａの高さｔと（Ｌｓ＋Ｌｄ）とを用いて
表して、（４）式に代入することにより、ｔと（Ｌｓ＋
Ｌｄ）の関数としてのフローティングゲート電位ＶFGを
得、（Ｌｓ＋Ｌｄ）を０．３０μｍ、０．３５μｍ、
０．４０μｍにそれぞれ固定した状態（一定値）で、ｔ
を変化させると、図７に示すように、特定の高さｔに対
してフローティングゲート電位ＶFGは最大値を取る。
尚、静電容量Ｃ１〜Ｃ３は、平行平板における静電容量
の評価方法を用いて比較的容易に、第１領域７ａの高さ
をｔと（Ｌｓ＋Ｌｄ）とによって表すことができるが、
静電容量Ｃ４，Ｃ５は、後藤憲一、山崎修一郎共編「電
磁気学演習」（共立出版、初版ｐ５２）に記載された方
法を用いて計算した。
ィングゲート７の形状及びメモリセルの構成とに基い
て、第１領域７ａの高さｔと（Ｌｓ＋Ｌｄ）とを用いて
表して、（４）式に代入することにより、ｔと（Ｌｓ＋
Ｌｄ）の関数としてのフローティングゲート電位ＶFGを
得、（Ｌｓ＋Ｌｄ）を０．３０μｍ、０．３５μｍ、
０．４０μｍにそれぞれ固定した状態（一定値）で、ｔ
を変化させると、図７に示すように、特定の高さｔに対
してフローティングゲート電位ＶFGは最大値を取る。
尚、静電容量Ｃ１〜Ｃ３は、平行平板における静電容量
の評価方法を用いて比較的容易に、第１領域７ａの高さ
をｔと（Ｌｓ＋Ｌｄ）とによって表すことができるが、
静電容量Ｃ４，Ｃ５は、後藤憲一、山崎修一郎共編「電
磁気学演習」（共立出版、初版ｐ５２）に記載された方
法を用いて計算した。
【００２０】このように、フローティングゲート電位Ｖ
FGは（Ｌｓ＋Ｌｄ）にも依存するが、特定の（Ｌｓ＋Ｌ
ｄ）に対して１つの極大値を有し、その極大値に対応し
て１つの第１領域７ｂの高さｔが一意的に決まる。ま
た、書き込み速度は、フローティングゲート電位ＶFGが
大きいほど大きくなるので、当然、極大値であるフロー
ティングゲート電位ＶFGを取る第１領域７ｂの高さｔに
対応する書き込み速度が最大になる。また、図８は（Ｌ
ｓ＋Ｌｄ）に対して、フローティングゲート電位Ｖ
FG（又は書き込み速度）が極大値を取る第１領域７ｂの
高さｔをグラフに示したものである。図８から明らかな
ように、図８は（Ｌｓ＋Ｌｄ）が大きくなるにつれて、
フローティングゲート電位ＶFG（又は書き込み速度）が
極大値を取る第１領域７ｂの高さｔは大きくなる。
FGは（Ｌｓ＋Ｌｄ）にも依存するが、特定の（Ｌｓ＋Ｌ
ｄ）に対して１つの極大値を有し、その極大値に対応し
て１つの第１領域７ｂの高さｔが一意的に決まる。ま
た、書き込み速度は、フローティングゲート電位ＶFGが
大きいほど大きくなるので、当然、極大値であるフロー
ティングゲート電位ＶFGを取る第１領域７ｂの高さｔに
対応する書き込み速度が最大になる。また、図８は（Ｌ
ｓ＋Ｌｄ）に対して、フローティングゲート電位Ｖ
FG（又は書き込み速度）が極大値を取る第１領域７ｂの
高さｔをグラフに示したものである。図８から明らかな
ように、図８は（Ｌｓ＋Ｌｄ）が大きくなるにつれて、
フローティングゲート電位ＶFG（又は書き込み速度）が
極大値を取る第１領域７ｂの高さｔは大きくなる。
【００２１】尚、図７，図８に示した結果は、図１のメ
モリセル構造において、以下の物理量を基にして計算し
た結果である。 真空の誘電率ε0：８．８５×１０-14Ｆ／ｃｍ、 ＳｉＯ2の比誘電率εox：３．８５、 フローティングゲート７の第２領域７ａの厚さ：０．０
７μｍ、 フローティングゲート長Ｌｇ：０．２５μｍ、 トンネル絶縁膜の厚さ：８．５ｎｍ、 インターポリ絶縁膜の厚さ：１５ｎｍ、 フローティングゲート幅Ｌｗ：０．２０μｍ、 Ｌｇ＋Ｌｄ：０．４０μｍ、０．３５μｍ、０．３０μ
ｍ、 第２領域７ａの長辺の長さ：０．８１μｍ（Ｌｇ＋Ｌｄ
が０．４０μｍの時）、０．７６μｍ（Ｌｇ＋Ｌｄが
０．３５μｍの時）、０．７１μｍ（Ｌｇ＋Ｌｄが０．
３０μｍの時）、
モリセル構造において、以下の物理量を基にして計算し
た結果である。 真空の誘電率ε0：８．８５×１０-14Ｆ／ｃｍ、 ＳｉＯ2の比誘電率εox：３．８５、 フローティングゲート７の第２領域７ａの厚さ：０．０
７μｍ、 フローティングゲート長Ｌｇ：０．２５μｍ、 トンネル絶縁膜の厚さ：８．５ｎｍ、 インターポリ絶縁膜の厚さ：１５ｎｍ、 フローティングゲート幅Ｌｗ：０．２０μｍ、 Ｌｇ＋Ｌｄ：０．４０μｍ、０．３５μｍ、０．３０μ
ｍ、 第２領域７ａの長辺の長さ：０．８１μｍ（Ｌｇ＋Ｌｄ
が０．４０μｍの時）、０．７６μｍ（Ｌｇ＋Ｌｄが
０．３５μｍの時）、０．７１μｍ（Ｌｇ＋Ｌｄが０．
３０μｍの時）、
【００２２】すなわち、本実施の形態の半導体メモリ装
置は、縦断面形状がＴ字型になるように、チャンネル領
域上に位置する第１領域７ａとその第１領域７ａより広
い幅に形成された第２領域とからなるフローティングゲ
ートを備えたフラッシュメモリであって、フローティン
グゲート７の第１領域７ａの高さｔを以下のように設定
したものである。 （１）所定のコントロールゲート電圧が印加されたとき
に、フローティングゲート電位ＶFGが最大になるよう
に、第１領域７ａの高さをｔと（Ｌｓ＋Ｌｄ）とを設定
したものである。 （２）言いかえると、カップリング比Ｃ１／ＣTが最大
になるように、第１領域７ａの高さをｔと（Ｌｓ＋Ｌ
ｄ）とを設定したものである。 （３）さらに別の言葉で言うと、静電容量Ｃ１を特定の
値に設定したとき（フローティングゲートの第２領域７
ｂの形状を特定したとき）に、静電容量（Ｃ２＋Ｃ３＋
Ｃ４＋Ｃ５）が最小になるように、第１領域７ａの高さ
ｔを設定したものである。以上のように構成された実施
の形態の半導体メモリ装置は、フローティングゲート電
位ＶFGを大きくでき、書き込み速度を速くできる。
置は、縦断面形状がＴ字型になるように、チャンネル領
域上に位置する第１領域７ａとその第１領域７ａより広
い幅に形成された第２領域とからなるフローティングゲ
ートを備えたフラッシュメモリであって、フローティン
グゲート７の第１領域７ａの高さｔを以下のように設定
したものである。 （１）所定のコントロールゲート電圧が印加されたとき
に、フローティングゲート電位ＶFGが最大になるよう
に、第１領域７ａの高さをｔと（Ｌｓ＋Ｌｄ）とを設定
したものである。 （２）言いかえると、カップリング比Ｃ１／ＣTが最大
になるように、第１領域７ａの高さをｔと（Ｌｓ＋Ｌ
ｄ）とを設定したものである。 （３）さらに別の言葉で言うと、静電容量Ｃ１を特定の
値に設定したとき（フローティングゲートの第２領域７
ｂの形状を特定したとき）に、静電容量（Ｃ２＋Ｃ３＋
Ｃ４＋Ｃ５）が最小になるように、第１領域７ａの高さ
ｔを設定したものである。以上のように構成された実施
の形態の半導体メモリ装置は、フローティングゲート電
位ＶFGを大きくでき、書き込み速度を速くできる。
【００２３】以上の実施の形態では、所定のコントロー
ルゲート電圧が印加されたときに、フローティングゲー
ト電位ＶFGが最大になるように又はカップリング比Ｃ１
／Ｃ Tが最大になるように、第１領域７ａの高さｔと
（Ｌｓ＋Ｌｄ）とを設定した。しかしながら、本発明は
これに限られず、例えば、（Ｌｓ＋Ｌｄ）が予め決定さ
れる場合には、その決められた（Ｌｓ＋Ｌｄ）の値に基
いて、フローティングゲート電位ＶFGが最大になるよう
に又はカップリング比Ｃ１／ＣTが最大になるように、
第１領域７ａの高さｔを設定するようにしてもよい。す
なわち、メモリセルの大きさ及びメモリセルトランジス
タに対する要求特性などにより、（Ｌｓ＋Ｌｄ）が取り
得る範囲が制限される場合があるが、その場合は、予め
決定される（Ｌｓ＋Ｌｄ）の値に基いて、フローティン
グゲート電位ＶFGが最大になるように又はカップリング
比Ｃ１／ＣTが最大になるように、第１領域７ａの高さ
ｔを設定するようにすればよい。
ルゲート電圧が印加されたときに、フローティングゲー
ト電位ＶFGが最大になるように又はカップリング比Ｃ１
／Ｃ Tが最大になるように、第１領域７ａの高さｔと
（Ｌｓ＋Ｌｄ）とを設定した。しかしながら、本発明は
これに限られず、例えば、（Ｌｓ＋Ｌｄ）が予め決定さ
れる場合には、その決められた（Ｌｓ＋Ｌｄ）の値に基
いて、フローティングゲート電位ＶFGが最大になるよう
に又はカップリング比Ｃ１／ＣTが最大になるように、
第１領域７ａの高さｔを設定するようにしてもよい。す
なわち、メモリセルの大きさ及びメモリセルトランジス
タに対する要求特性などにより、（Ｌｓ＋Ｌｄ）が取り
得る範囲が制限される場合があるが、その場合は、予め
決定される（Ｌｓ＋Ｌｄ）の値に基いて、フローティン
グゲート電位ＶFGが最大になるように又はカップリング
比Ｃ１／ＣTが最大になるように、第１領域７ａの高さ
ｔを設定するようにすればよい。
【００２４】変形例１．図９は、本発明に係る変形例１
の半導体メモリ装置の構成を示す断面図である。本変形
例１の半導体メモリ装置は、実施の形態の半導体メモリ
装置において、フローティングゲート７の第２領域７ｂ
とソース領域３１との間と、フローティングゲート７の
第２領域７ｂがドレイン領域３２との間に、シリコン窒
化膜１４を形成した以外は実施の形態の半導体メモリ装
置と同様に構成される。以上のように構成された変形例
１の半導体メモリ装置では、シリコン窒化膜１４の比誘
電率はシリコン酸化膜の比誘電率の約２倍であることか
ら、フローティングゲートの第２領域とソース領域３１
との間、フローティングゲートの第２領域とドレイン領
域３２との間の静電容量Ｃ３、フローティングゲートの
第１領域７ａの側面とソース領域３１との間の静電容量
Ｃ４及びフローティングゲートの第１領域７ａの側面と
ドレイン領域３２との間の静電容量Ｃ４は実施の形態に
比較して大きな値となるが、実施の形態と同様にしてフ
ローティングゲート電位Ｖ FGが最小となるように第１領
域７ａの高さｔを設定することができる。
の半導体メモリ装置の構成を示す断面図である。本変形
例１の半導体メモリ装置は、実施の形態の半導体メモリ
装置において、フローティングゲート７の第２領域７ｂ
とソース領域３１との間と、フローティングゲート７の
第２領域７ｂがドレイン領域３２との間に、シリコン窒
化膜１４を形成した以外は実施の形態の半導体メモリ装
置と同様に構成される。以上のように構成された変形例
１の半導体メモリ装置では、シリコン窒化膜１４の比誘
電率はシリコン酸化膜の比誘電率の約２倍であることか
ら、フローティングゲートの第２領域とソース領域３１
との間、フローティングゲートの第２領域とドレイン領
域３２との間の静電容量Ｃ３、フローティングゲートの
第１領域７ａの側面とソース領域３１との間の静電容量
Ｃ４及びフローティングゲートの第１領域７ａの側面と
ドレイン領域３２との間の静電容量Ｃ４は実施の形態に
比較して大きな値となるが、実施の形態と同様にしてフ
ローティングゲート電位Ｖ FGが最小となるように第１領
域７ａの高さｔを設定することができる。
【００２５】変形例２．図１０は、本発明に係る変形例
２の半導体メモリ装置の構成を示す断面図である。本変
形例２の半導体メモリ装置は、実施の形態の半導体メモ
リ装置において、列方向に配列された隣接するメモリセ
ルトランジスタ間にシリコン窒化膜１５を形成した以外
は、実施の形態と同様に構成される。以上のように構成
された変形例２の半導体メモリ装置では、シリコン窒化
膜１５の比誘電率はシリコン酸化膜の比誘電率の約２倍
であることから、フローティングゲートの第１領域７ａ
とｐ型拡散層６の間の静電容量であるＣ５が実施の形態
に比較して多きくなるが、実施の形態と同様にしてフロ
ーティングゲート電位ＶFGが最小となるように第１領域
７ａの高さｔを設定することができる。
２の半導体メモリ装置の構成を示す断面図である。本変
形例２の半導体メモリ装置は、実施の形態の半導体メモ
リ装置において、列方向に配列された隣接するメモリセ
ルトランジスタ間にシリコン窒化膜１５を形成した以外
は、実施の形態と同様に構成される。以上のように構成
された変形例２の半導体メモリ装置では、シリコン窒化
膜１５の比誘電率はシリコン酸化膜の比誘電率の約２倍
であることから、フローティングゲートの第１領域７ａ
とｐ型拡散層６の間の静電容量であるＣ５が実施の形態
に比較して多きくなるが、実施の形態と同様にしてフロ
ーティングゲート電位ＶFGが最小となるように第１領域
７ａの高さｔを設定することができる。
【００２６】
【発明の効果】以上詳細に説明したように、フローティ
ングゲートを有してなるメモリセルを備えた半導体メモ
リ装置において、上記フローティングゲートは、上記第
１領域と上記第１領域より広い幅に形成された上記第２
領域とからなり、縦断面形状がＴ字型になるように形成
され、かつ上記コントロールゲートにコントロール電圧
を印加した時に、上記フローティングゲートの電位が最
大になるように上記第１領域の高さが設定されているの
で、上記フローティングゲートへの電子の輸送量を大き
くすることができ、各メモリセルにおける書き込み速度
を速くできる。従って、本発明の第１の半導体メモリ装
置によれば、フラッシュメモリセルを備えたより書き込
み速度の速い半導体メモリ装置を提供することができ
る。
ングゲートを有してなるメモリセルを備えた半導体メモ
リ装置において、上記フローティングゲートは、上記第
１領域と上記第１領域より広い幅に形成された上記第２
領域とからなり、縦断面形状がＴ字型になるように形成
され、かつ上記コントロールゲートにコントロール電圧
を印加した時に、上記フローティングゲートの電位が最
大になるように上記第１領域の高さが設定されているの
で、上記フローティングゲートへの電子の輸送量を大き
くすることができ、各メモリセルにおける書き込み速度
を速くできる。従って、本発明の第１の半導体メモリ装
置によれば、フラッシュメモリセルを備えたより書き込
み速度の速い半導体メモリ装置を提供することができ
る。
【００２７】また、本発明に係る第２の半導体メモリ装
置は、上記フローティングゲートを有してなるメモリセ
ルを備えた半導体メモリ装置において、上記フローティ
ングゲートは、上記第１領域と上記第１領域より広い幅
の第２領域とからなり、縦断面形状がＴ字型になるよう
に形成されかつ、各メモリセルにおける上記カップリン
グ比が最大になるように上記第１領域の高さが設定され
ているので、上記フローティングゲートの電位を大きく
でき、上記フローティングゲートへの電子の輸送量を大
きくすることができる。従って、本発明の第２の半導体
メモリ装置によれば、各メモリセルにおける書き込み速
度を速くできるので、フラッシュメモリセルを備えたよ
り書き込み速度の速い半導体メモリ装置を提供すること
ができる。
置は、上記フローティングゲートを有してなるメモリセ
ルを備えた半導体メモリ装置において、上記フローティ
ングゲートは、上記第１領域と上記第１領域より広い幅
の第２領域とからなり、縦断面形状がＴ字型になるよう
に形成されかつ、各メモリセルにおける上記カップリン
グ比が最大になるように上記第１領域の高さが設定され
ているので、上記フローティングゲートの電位を大きく
でき、上記フローティングゲートへの電子の輸送量を大
きくすることができる。従って、本発明の第２の半導体
メモリ装置によれば、各メモリセルにおける書き込み速
度を速くできるので、フラッシュメモリセルを備えたよ
り書き込み速度の速い半導体メモリ装置を提供すること
ができる。
【図１】 本発明に係る実施の形態の半導体メモリ装置
の平面図である。
の平面図である。
【図２】 図１のＡ−Ａ’線についての断面図である。
【図３】 図１のＢ−Ｂ’線についての断面図である。
【図４】 本実施の形態の半導体メモリ装置におけるフ
ローティングゲートの周りに形成される静電容量を示す
断面図（図２に対応）である。
ローティングゲートの周りに形成される静電容量を示す
断面図（図２に対応）である。
【図５】 本実施の形態の半導体メモリ装置におけるフ
ローティングゲートの周りに形成される静電容量を示す
断面図（図３に対応）である。
ローティングゲートの周りに形成される静電容量を示す
断面図（図３に対応）である。
【図６】 本実施の形態の半導体メモリ装置におけるメ
モリセルトランジスタの等価回路である。
モリセルトランジスタの等価回路である。
【図７】 （Ｌｓ＋Ｌｄ）を一定とした時の、第１領域
７ａの高さｔに対するフローティングゲート電位ＶFGを
示すグラフである。
７ａの高さｔに対するフローティングゲート電位ＶFGを
示すグラフである。
【図８】 フローティングゲート電位ＶFGが最大にな
る、（Ｌｓ＋Ｌｄ）に対する第１領域７ａの高さｔを示
すグラフである。
る、（Ｌｓ＋Ｌｄ）に対する第１領域７ａの高さｔを示
すグラフである。
【図９】 本発明に係る変形例１の半導体メモリ装置の
断面図である。
断面図である。
【図１０】 本発明に係る変形例２の半導体メモリ装置
の断面図である。
の断面図である。
１ ｐ型基板、２ 素子分離領域、４ 第１の酸化膜
（トンネル酸化膜）、６ ｐ型拡散領域、７ フローテ
ィングゲート、７ａ 第１領域、７ａ 第２領域、８
第２の絶縁膜（インターポリ絶縁膜）、９ リンドープ
ポリシリコン層、１０ タングステンシリサイド層、１
１ 層間絶縁膜、１２ 配線、１３ チャンネル領域、
１４，１５ シリコン窒化膜、１９ コントロールゲー
ト、３１ ソース領域、３２ ドレイン領域。
（トンネル酸化膜）、６ ｐ型拡散領域、７ フローテ
ィングゲート、７ａ 第１領域、７ａ 第２領域、８
第２の絶縁膜（インターポリ絶縁膜）、９ リンドープ
ポリシリコン層、１０ タングステンシリサイド層、１
１ 層間絶縁膜、１２ 配線、１３ チャンネル領域、
１４，１５ シリコン窒化膜、１９ コントロールゲー
ト、３１ ソース領域、３２ ドレイン領域。
Claims (2)
- 【請求項１】 ｐ型Ｓｉ基板の上に、チャンネル領域
と、そのチャンネル領域の両側に形成されたｎ型のドレ
イン領域及びｎ型のソース領域と、上記チャンネル領域
の上に第１の酸化膜を介して形成されたフローティング
ゲートと、該フローティングゲートの上に第２の酸化膜
を介して形成されたコントロールゲートとを有してなる
メモリセルを備えた半導体メモリ装置において、 上記フローティングゲートは、上記チャンネル領域上に
上記第１の酸化膜を介して位置する第１領域と上記第１
領域より広い幅に形成されかつ上記第２の酸化膜を介し
て制御ゲートと容量結合する第２領域とからなり、縦断
面形状がＴ字型になるように形成され、 上記コントロールゲートにコントロール電圧を印加した
時に、上記フローティングゲートの電位が最大になるよ
うに上記第１領域の高さが設定されたことを特徴とする
半導体メモリ装置。 - 【請求項２】 ｐ型Ｓｉ基板の上に、チャンネル領域
と、そのチャンネル領域の両側に形成されたｎ型のドレ
イン領域及びｎ型のソース領域と、上記チャンネル領域
の上に第１の酸化膜を介して形成されたフローティング
ゲートと、該フローティングゲートの上に第２の酸化膜
を介して形成されたコントロールゲートとを有してなる
メモリセルを備えた半導体メモリ装置において、 上記フローティングゲートは、上記チャンネル領域上に
上記第１の酸化膜を介して位置する第１領域と上記第１
領域より広い幅に形成されかつ上記第２の酸化膜を介し
て制御ゲートと容量結合する第２領域とからなり、縦断
面形状がＴ字型になるように形成されかつ、 各メモリセルにおける、上記コントロールゲートと上記
Ｓｉ基板との間に構成されるメモリセル全体の静電容量
に対する上記コントロールゲートとフローティングゲー
トの間の静電容量の比であるカップリング比が最大にな
るように上記第１領域の高さが設定されたことを特徴と
する半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203897A JP2002026151A (ja) | 2000-07-05 | 2000-07-05 | 半導体メモリ装置 |
| US09/756,782 US6426529B2 (en) | 2000-07-05 | 2001-01-10 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203897A JP2002026151A (ja) | 2000-07-05 | 2000-07-05 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026151A true JP2002026151A (ja) | 2002-01-25 |
Family
ID=18701242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203897A Pending JP2002026151A (ja) | 2000-07-05 | 2000-07-05 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6426529B2 (ja) |
| JP (1) | JP2002026151A (ja) |
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| US7078763B2 (en) | 2003-02-26 | 2006-07-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7122858B2 (en) | 2003-02-26 | 2006-10-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| KR100799055B1 (ko) | 2005-10-31 | 2008-01-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 |
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|---|---|---|---|---|
| KR100419744B1 (ko) * | 2001-06-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
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| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
| JP4521366B2 (ja) * | 2006-02-22 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7745285B2 (en) | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1191561B (it) * | 1986-06-03 | 1988-03-23 | Sgs Microelettrica Spa | Dispositivo di memoria non labile a semiconduttore con porta non connessa (floating gate) alterabile elettricamente |
-
2000
- 2000-07-05 JP JP2000203897A patent/JP2002026151A/ja active Pending
-
2001
- 2001-01-10 US US09/756,782 patent/US6426529B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078763B2 (en) | 2003-02-26 | 2006-07-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
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