JPH0653521A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0653521A JPH0653521A JP5117024A JP11702493A JPH0653521A JP H0653521 A JPH0653521 A JP H0653521A JP 5117024 A JP5117024 A JP 5117024A JP 11702493 A JP11702493 A JP 11702493A JP H0653521 A JPH0653521 A JP H0653521A
- Authority
- JP
- Japan
- Prior art keywords
- region
- diffusion region
- gate
- control
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 集積度が高く、しかも信頼性の高い不揮発性
半導体記憶装置を提供する。 【構成】 Ｐ型のシリコン基板２１に形成されたＮ+ 型
のソース領域２３、ドレイン領域２４及びコントロール
用拡散領域２６と、極薄酸化膜２７，２８を介して形成
されたフローティングゲート２９とからなり、フローテ
ィングゲート２９への電子の注入はコントロール用拡散
領域２６にドレイン領域２４よりも高い電位を印加して
極薄酸化膜２７にトンネル電流を流すことにより行い、
フローティングゲート２９からの電子の放出はコントロ
ール用拡散領域２６にドレイン領域２４よりも低い電位
を印加して極薄酸化膜２７にトンネル電流を流すことに
より行うという動作原理のメモリセルを有する。
半導体記憶装置を提供する。 【構成】 Ｐ型のシリコン基板２１に形成されたＮ+ 型
のソース領域２３、ドレイン領域２４及びコントロール
用拡散領域２６と、極薄酸化膜２７，２８を介して形成
されたフローティングゲート２９とからなり、フローテ
ィングゲート２９への電子の注入はコントロール用拡散
領域２６にドレイン領域２４よりも高い電位を印加して
極薄酸化膜２７にトンネル電流を流すことにより行い、
フローティングゲート２９からの電子の放出はコントロ
ール用拡散領域２６にドレイン領域２４よりも低い電位
を印加して極薄酸化膜２７にトンネル電流を流すことに
より行うという動作原理のメモリセルを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に電気的消去可能ＰＲＯＭ（ElectricallyErasable P
rogramable Read Only Memory、以下Ｅ2 ＰＲＯＭと略
称する）のセル構造に係る。
特に電気的消去可能ＰＲＯＭ（ElectricallyErasable P
rogramable Read Only Memory、以下Ｅ2 ＰＲＯＭと略
称する）のセル構造に係る。
【０００２】
【従来の技術】Ｅ2 ＰＲＯＭセルについては従来から多
数の提案がなされているが、このうちフロ―ティングゲ
―トにFowler-Nordheim 電流（以下トンネル電流と称す
る）を用いて書き込みあるいは消去を行なうものが知ら
れている。
数の提案がなされているが、このうちフロ―ティングゲ
―トにFowler-Nordheim 電流（以下トンネル電流と称す
る）を用いて書き込みあるいは消去を行なうものが知ら
れている。
【０００３】こうしたＥ2 ＰＲＯＭセルは図１の等価回
路に示すようにコントロ―ルゲ―トＣＧ及びフロ―ティ
ングゲ―トＦＧを有するトランジスタ（以下、フロ―テ
ィングゲ―ト付きトランジスタと称する）Ｔｒ1 とセレ
クトトランジスタＴｒ2 とから構成されている。
路に示すようにコントロ―ルゲ―トＣＧ及びフロ―ティ
ングゲ―トＦＧを有するトランジスタ（以下、フロ―テ
ィングゲ―ト付きトランジスタと称する）Ｔｒ1 とセレ
クトトランジスタＴｒ2 とから構成されている。
【０００４】従来のＥ2 ＰＲＯＭセルの構造の一例（Ｉ
ＥＥＥ J. of Solid-State Circuits, vol. SC-17, N
o.5, Oct. 1982, 821）を図２（ａ）に示す平面図及び
同図（ｂ）に示す断面図を参照して説明する。
ＥＥＥ J. of Solid-State Circuits, vol. SC-17, N
o.5, Oct. 1982, 821）を図２（ａ）に示す平面図及び
同図（ｂ）に示す断面図を参照して説明する。
【０００５】図中１はＰ型シリコン基板であり、この基
板１表面の図示しないフィ―ルド酸化膜により分離され
た素子領域にはＮ+ 型ソ―ス領域２、Ｎ+ 型ドレイン領
域３及びビット線と接続されるＮ+ 型ビット線用拡散領
域４が互いに電気的に分離されて形成されている。前記
ソ―ス領域２とドレイン領域３間のチャネル領域上には
極薄酸化膜（thin oxide）５を介して多結晶シリコンか
らなるフロ―ティングゲ―ト６が形成されている。この
フロ―ティングゲ―ト６の両端部は図示しないフィ―ル
ド酸化膜上に延出している。また、このフロ―ティング
ゲ―ト６を含む領域上には多結晶シリコンからなるフロ
―ティングゲ―ト６の熱酸化により形成された多結晶シ
リコン酸化膜７を介してフロ―ティングゲ―ト６より寸
法の大きいコントロ―ルゲ―ト８が形成されている。以
上の各構成要素からフロ―ティングゲ―ト付きトランジ
スタが構成されている。なお、前記極薄酸化膜５はトン
ネル電流が通過し易いようにその膜厚が設計されてい
る。
板１表面の図示しないフィ―ルド酸化膜により分離され
た素子領域にはＮ+ 型ソ―ス領域２、Ｎ+ 型ドレイン領
域３及びビット線と接続されるＮ+ 型ビット線用拡散領
域４が互いに電気的に分離されて形成されている。前記
ソ―ス領域２とドレイン領域３間のチャネル領域上には
極薄酸化膜（thin oxide）５を介して多結晶シリコンか
らなるフロ―ティングゲ―ト６が形成されている。この
フロ―ティングゲ―ト６の両端部は図示しないフィ―ル
ド酸化膜上に延出している。また、このフロ―ティング
ゲ―ト６を含む領域上には多結晶シリコンからなるフロ
―ティングゲ―ト６の熱酸化により形成された多結晶シ
リコン酸化膜７を介してフロ―ティングゲ―ト６より寸
法の大きいコントロ―ルゲ―ト８が形成されている。以
上の各構成要素からフロ―ティングゲ―ト付きトランジ
スタが構成されている。なお、前記極薄酸化膜５はトン
ネル電流が通過し易いようにその膜厚が設計されてい
る。
【０００６】また、前記ドレイン領域３とビット線用拡
散領域４間のチャネル領域上には厚さ約７００オングス
トローム（以下、Ａと記す）のゲ―ト酸化膜９を介して
セレクトゲ―ト１０が形成されている。以上の各構成要
素からセレクトトランジスタが構成されている。
散領域４間のチャネル領域上には厚さ約７００オングス
トローム（以下、Ａと記す）のゲ―ト酸化膜９を介して
セレクトゲ―ト１０が形成されている。以上の各構成要
素からセレクトトランジスタが構成されている。
【０００７】上述したＥ2 ＰＲＯＭの動作原理は以下の
ようなものである。すなわち、消去操作においてセレク
トトランジスタをＯＮさせ、ドレイン領域３を０Ｖと
し、コントロ―ルゲ―ト８を高電圧（２０Ｖ程度）にす
ると極薄酸化膜５を通過するトンネル電流によってフロ
―ティングゲ―ト６に電子が蓄積され、フロ―ティング
ゲ―ト付きトランジスタのＶTHが上昇する。
ようなものである。すなわち、消去操作においてセレク
トトランジスタをＯＮさせ、ドレイン領域３を０Ｖと
し、コントロ―ルゲ―ト８を高電圧（２０Ｖ程度）にす
ると極薄酸化膜５を通過するトンネル電流によってフロ
―ティングゲ―ト６に電子が蓄積され、フロ―ティング
ゲ―ト付きトランジスタのＶTHが上昇する。
【０００８】一方、書き込み操作においてセレクトトラ
ンジスタをＯＮさせ、それぞれドレイン領域３を高電
圧、コントロ―ルゲ―ト８を０Ｖとするとフロ―ティン
グゲ―ト６中の電子が極薄酸化膜５を通過してドレイン
領域３へ流出し、フロ―ティングゲ―ト付きトランジス
タのＶTHが低下する。
ンジスタをＯＮさせ、それぞれドレイン領域３を高電
圧、コントロ―ルゲ―ト８を０Ｖとするとフロ―ティン
グゲ―ト６中の電子が極薄酸化膜５を通過してドレイン
領域３へ流出し、フロ―ティングゲ―ト付きトランジス
タのＶTHが低下する。
【０００９】以上の２状態をそれぞれ論理“０”と
“１”に対応させる。上述した従来のＥ2 ＰＲＯＭセル
が機能を果たすための条件はフロ―ティングゲ―ト６の
電圧（ＶFG）を計算することにより定まる。このＶFGは
容量のカップリングによって定まるが、簡単には図３に
示すようにコントロ―ルゲ―ト８とフロ―ティングゲ―
ト６間の容量ＣT 及びフロ―ティングゲ―ト６とチャネ
ル間の容量ＣTOを用いて表わすことができる。すなわ
ち、ＱF をフロ―ティングゲ―ト６内の電荷量とし、コ
ントロ―ルゲ―ト８の電圧をＶG 、チャネル領域の電圧
をＶC とするとＶFGは
“１”に対応させる。上述した従来のＥ2 ＰＲＯＭセル
が機能を果たすための条件はフロ―ティングゲ―ト６の
電圧（ＶFG）を計算することにより定まる。このＶFGは
容量のカップリングによって定まるが、簡単には図３に
示すようにコントロ―ルゲ―ト８とフロ―ティングゲ―
ト６間の容量ＣT 及びフロ―ティングゲ―ト６とチャネ
ル間の容量ＣTOを用いて表わすことができる。すなわ
ち、ＱF をフロ―ティングゲ―ト６内の電荷量とし、コ
ントロ―ルゲ―ト８の電圧をＶG 、チャネル領域の電圧
をＶC とするとＶFGは
【００１０】
【数１】 となる。ここで、ＱF ＝０，ＶC ＝０の消去開始時にお
いてＶFGは
いてＶFGは
【００１１】
【数２】 また、ＶG ＝０のプログラム開始時においてＶFGは
【００１２】
【数３】 となる。したがって、同一のＶC とＶG でＶFG0 を高
く、ＶFG1 を低くするためには
く、ＶFG1 を低くするためには
【００１３】
【数４】 が条件となり、通常ＣT ／ＣTO＝２〜３に設定される。
【００１４】なお、ＶC 及びＶG を低電圧に設定するこ
とができればできるほどセルサイズが縮小できるうえに
ＬＳＩとしての信頼性及び歩留りが向上することはいう
までもない。一方、トンネル電流密度ＪFNは電界Ｅを用
いて以下のように表わすことができる。
とができればできるほどセルサイズが縮小できるうえに
ＬＳＩとしての信頼性及び歩留りが向上することはいう
までもない。一方、トンネル電流密度ＪFNは電界Ｅを用
いて以下のように表わすことができる。
【００１５】
【数５】 （ここで、ｑ：電荷，ｈ：プランク定数，φB ：バンド
ギャップ，ｍ：質量である。）上記（５）式よりＥが大
きいほどＪFNが大きくなることがわかる。フロ―ティン
グゲ―ト６内に電荷が蓄積されるためには極薄酸化膜５
を通過するトンネル電流Ｉ1 と多結晶シリコン酸化膜７
を通過するトンネル電流Ｉ2 との間に｜Ｉ1 ｜＞｜Ｉ2
｜という関係が成立することが条件であり、それぞれの
電界をＥ1 ，Ｅ2 とすれば｜Ｅ1 ｜＞｜Ｅ2 ｜が必要条
件となる。例えば、ＶC ＝０，ＱF ＝０の時は
ギャップ，ｍ：質量である。）上記（５）式よりＥが大
きいほどＪFNが大きくなることがわかる。フロ―ティン
グゲ―ト６内に電荷が蓄積されるためには極薄酸化膜５
を通過するトンネル電流Ｉ1 と多結晶シリコン酸化膜７
を通過するトンネル電流Ｉ2 との間に｜Ｉ1 ｜＞｜Ｉ2
｜という関係が成立することが条件であり、それぞれの
電界をＥ1 ，Ｅ2 とすれば｜Ｅ1 ｜＞｜Ｅ2 ｜が必要条
件となる。例えば、ＶC ＝０，ＱF ＝０の時は
【００１６】
【数６】 ここで、ＡTOは図２（ａ）図示の斜線部、すなわち極薄
酸化膜５上のフロ―ティングゲ―ト６の面積、ＡT はフ
ロ―ティングゲ―ト６の斜線部以外の部分（コントロ―
ルゲ―ト８と重なった部分）の面積に対応する。Ｃ＝ε
Ａ／ｄより、この条件は前記条件（４）に含まれる。
酸化膜５上のフロ―ティングゲ―ト６の面積、ＡT はフ
ロ―ティングゲ―ト６の斜線部以外の部分（コントロ―
ルゲ―ト８と重なった部分）の面積に対応する。Ｃ＝ε
Ａ／ｄより、この条件は前記条件（４）に含まれる。
【００１７】ところで、図２（ａ）及び（ｂ）図示の従
来のＥ2 ＰＲＯＭセルにおいて極薄酸化膜５の膜厚はＶ
FGが２０Ｖ程度で十分なトンネル電流を流すためにはｄ
1 ＝１００Ａ前後の値に設定される。一方、フロ―ティ
ングゲ―ト６上の多結晶シリコン酸化膜７は膜質や多結
晶シリコンと酸化膜との界面の影響により信頼性良く薄
膜を形成することが困難なため、現状の技術では８００
Ａ程度である。
来のＥ2 ＰＲＯＭセルにおいて極薄酸化膜５の膜厚はＶ
FGが２０Ｖ程度で十分なトンネル電流を流すためにはｄ
1 ＝１００Ａ前後の値に設定される。一方、フロ―ティ
ングゲ―ト６上の多結晶シリコン酸化膜７は膜質や多結
晶シリコンと酸化膜との界面の影響により信頼性良く薄
膜を形成することが困難なため、現状の技術では８００
Ａ程度である。
【００１８】したがって、例えばＣT ／ＣTOを約２．７
に設定すれば、前記（６）式より（ＡTO＋ＡT ）／ＡTO
は約２１．５となる。このため、２μｍを用いてパタ―
ンレイアウトを行なった図４から算出すると、極薄酸化
膜５の面積ＡTO＝２×１．５＝３（μｍ2 ）、フロ―テ
ィングゲ―ト６の面積ＡTO＋ＡT ＝３×２１．５＝６
４．５（μｍ2 ）となり、１セル当たりでは２７２μｍ
2 必要であり、集積度を上げることが困難であった。
に設定すれば、前記（６）式より（ＡTO＋ＡT ）／ＡTO
は約２１．５となる。このため、２μｍを用いてパタ―
ンレイアウトを行なった図４から算出すると、極薄酸化
膜５の面積ＡTO＝２×１．５＝３（μｍ2 ）、フロ―テ
ィングゲ―ト６の面積ＡTO＋ＡT ＝３×２１．５＝６
４．５（μｍ2 ）となり、１セル当たりでは２７２μｍ
2 必要であり、集積度を上げることが困難であった。
【００１９】また、従来のＥ2 ＰＲＯＭセルにおいてフ
ロ―ティングゲ―ト６と多結晶シリコン酸化膜７との界
面には多結晶シリコンのグレイン等に対応する凹凸があ
り、それが電界集中を助長する傾向があるため、前記
（６）式より明らかなようにトンネル電流に影響を及ぼ
す。すなわち、グレイン等のプロセス変動を受け易いフ
ァクタがセルの特性に影響を及ぼすため、信頼性や歩留
り向上にとって望ましくないという欠点があった。
ロ―ティングゲ―ト６と多結晶シリコン酸化膜７との界
面には多結晶シリコンのグレイン等に対応する凹凸があ
り、それが電界集中を助長する傾向があるため、前記
（６）式より明らかなようにトンネル電流に影響を及ぼ
す。すなわち、グレイン等のプロセス変動を受け易いフ
ァクタがセルの特性に影響を及ぼすため、信頼性や歩留
り向上にとって望ましくないという欠点があった。
【００２０】このような問題を解決するために、米国出
願登録番号４０１９１９７にあるように、コントロール
ゲートを半導体基板と反対導電型の拡散層で構成した不
揮発性半導体記憶装置が従来から知られていた。しか
し、フローティングゲートへの電子の注入及び放出はチ
ャネル領域とは別領域に形成した薄いトンネル酸化膜を
介して行う。このため、メモリセル面積の増加が伴うほ
か、電子の注入時間が長くなるに従いメモリセルのしき
い値が過剰に上昇してしまうという問題があった。
願登録番号４０１９１９７にあるように、コントロール
ゲートを半導体基板と反対導電型の拡散層で構成した不
揮発性半導体記憶装置が従来から知られていた。しか
し、フローティングゲートへの電子の注入及び放出はチ
ャネル領域とは別領域に形成した薄いトンネル酸化膜を
介して行う。このため、メモリセル面積の増加が伴うほ
か、電子の注入時間が長くなるに従いメモリセルのしき
い値が過剰に上昇してしまうという問題があった。
【００２１】同様に、コントロールゲートが半導体基板
と反対導電型の拡散層からなり、トンネル酸化膜を介し
て浮遊状態のノードに電子を注入及び放出する例が特開
昭５２−８３０７４に記載されている。しかし、これは
電子の注入及び放出を異なる領域で行うため、１セルに
つき４個のトランジスタを必要とし、メモリセル面積の
低減を図ることができない。
と反対導電型の拡散層からなり、トンネル酸化膜を介し
て浮遊状態のノードに電子を注入及び放出する例が特開
昭５２−８３０７４に記載されている。しかし、これは
電子の注入及び放出を異なる領域で行うため、１セルに
つき４個のトランジスタを必要とし、メモリセル面積の
低減を図ることができない。
【００２２】さらに同様にコントロールゲートが半導体
基板と反対導電型の拡散層からなるが、メモリセルのソ
ース・ドレインとは別に電子の注入及び放出を行うトン
ネル酸化膜を設ける例が特開昭５５−１６０４７２に記
載されている。しかし、この例でも１セルにつき３個の
トランジスタと複数の容量素子とが必要なため、メモリ
セル面積の低減を図ることは不可能である。
基板と反対導電型の拡散層からなるが、メモリセルのソ
ース・ドレインとは別に電子の注入及び放出を行うトン
ネル酸化膜を設ける例が特開昭５５−１６０４７２に記
載されている。しかし、この例でも１セルにつき３個の
トランジスタと複数の容量素子とが必要なため、メモリ
セル面積の低減を図ることは不可能である。
【００２３】
【発明が解決しようとする課題】本発明は上記欠点を解
消するためになされたものであり、同一設計ル―ルで集
積度が高く、しかもプロセス変動を受け易いファクタを
除去した信頼性の高い半導体記憶装置を提供しようとす
るものである。
消するためになされたものであり、同一設計ル―ルで集
積度が高く、しかもプロセス変動を受け易いファクタを
除去した信頼性の高い半導体記憶装置を提供しようとす
るものである。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１導電型の半導体領域の表面に間隔
をあけて形成された第２導電型のソース領域、ドレイン
領域及びコントロール用拡散領域と、一部がソース領域
とドレイン領域との間のチャネル領域上に第１の絶縁膜
を介して、他の一部がコントロール用拡散領域上に第１
の絶縁膜と同一の膜厚の第２の絶縁膜を介して形成され
たフローティングゲートとからなり、フローティングゲ
ートへの電子の注入はコントロール用拡散領域にドレイ
ン領域よりも高い電位を印加して第１の絶縁膜にトンネ
ル電流を流すことにより行い、フローティングゲートか
らの電子の放出はコントロール用拡散領域にドレイン領
域よりも低い電位を印加して第１の絶縁膜にトンネル電
流を流すことにより行うことを特徴とするメモリセルを
具備する不揮発性半導体記憶装置を提供する。
に、本発明では、第１導電型の半導体領域の表面に間隔
をあけて形成された第２導電型のソース領域、ドレイン
領域及びコントロール用拡散領域と、一部がソース領域
とドレイン領域との間のチャネル領域上に第１の絶縁膜
を介して、他の一部がコントロール用拡散領域上に第１
の絶縁膜と同一の膜厚の第２の絶縁膜を介して形成され
たフローティングゲートとからなり、フローティングゲ
ートへの電子の注入はコントロール用拡散領域にドレイ
ン領域よりも高い電位を印加して第１の絶縁膜にトンネ
ル電流を流すことにより行い、フローティングゲートか
らの電子の放出はコントロール用拡散領域にドレイン領
域よりも低い電位を印加して第１の絶縁膜にトンネル電
流を流すことにより行うことを特徴とするメモリセルを
具備する不揮発性半導体記憶装置を提供する。
【００２５】
【作用】このように、コントロ―ルゲ―トの代わりとな
るコントロ―ル用拡散領域上にメモリセルのゲート絶縁
膜（第１の絶縁膜）と同一の膜厚の第２の絶縁膜を介し
てフロ―ティングゲ―トが形成されているため、コント
ロ―ル用拡散領域とフロ―ティングゲ―トとの間の容量
（ＣT ）は面積を増大させることなく大きく設定するこ
とができ、高集積化することができる。また、電子の注
入及び放出は第１の絶縁膜を介して行うため、従来例の
ようにセルトランジスタとは別個にトンネル絶縁膜領域
を設ける必要がない。これもメモリセルの高集積化につ
ながる。
るコントロ―ル用拡散領域上にメモリセルのゲート絶縁
膜（第１の絶縁膜）と同一の膜厚の第２の絶縁膜を介し
てフロ―ティングゲ―トが形成されているため、コント
ロ―ル用拡散領域とフロ―ティングゲ―トとの間の容量
（ＣT ）は面積を増大させることなく大きく設定するこ
とができ、高集積化することができる。また、電子の注
入及び放出は第１の絶縁膜を介して行うため、従来例の
ようにセルトランジスタとは別個にトンネル絶縁膜領域
を設ける必要がない。これもメモリセルの高集積化につ
ながる。
【００２６】また、第１の絶縁膜と第２の絶縁膜とを同
一の膜厚で形成したため、電子の注入時にメモリセルト
ランジスタのしきい値が飽和する。これは第１の絶縁膜
に電子が注入されると共にコントロール用拡散層に電子
が放出するからである。この結果、酸化膜の劣化も生じ
ず、信頼性が向上する。
一の膜厚で形成したため、電子の注入時にメモリセルト
ランジスタのしきい値が飽和する。これは第１の絶縁膜
に電子が注入されると共にコントロール用拡散層に電子
が放出するからである。この結果、酸化膜の劣化も生じ
ず、信頼性が向上する。
【００２７】
【実施例】以下、本発明の実施例を図５（ａ）及び
（ｂ）を参照して説明する。なお、図５（ａ）は本発明
に係るＥ2 ＰＲＯＭセルの２μｍル―ルによるパタ―ン
レイアウト図、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿
う断面図である。
（ｂ）を参照して説明する。なお、図５（ａ）は本発明
に係るＥ2 ＰＲＯＭセルの２μｍル―ルによるパタ―ン
レイアウト図、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿
う断面図である。
【００２８】図中２１はＰ型シリコン基板であり、この
基板２１表面のフィ―ルド酸化膜２２によって囲まれた
素子領域にはＮ+ 型ソ―ス領域２３、Ｎ+ 型ドレイン領
域２４、Ｎ+ 型ビット線用拡散領域２５及びコントロ―
ルゲ―トの代わりとなるＮ+型コントロ―ル用拡散領域
２６が互いに電気的に分離されて形成されている。な
お、前記ビット線用拡散領域２５とコントロ―ル用拡散
領域２６はセル内において前記ドレイン領域２４を中心
として互いに反対側の位置に配置されており、前記コン
トロ―ル用拡散領域２６は多数のセルに延長して形成さ
れている。前記ソ―ス，ドレイン領域２３，２４間のチ
ャネル領域上及びコントロ―ル用拡散領域２６の一部上
にはそれぞれ極薄酸化膜２７，２８を介して多結晶シリ
コンからなるフロ―ティングゲ―ト２９が形成されてい
る。また、前記ドレイン領域２４とビット線用拡散領域
２５間のチャネル領域上にはゲ―ト酸化膜３０を介して
前記コントロ―ル用拡散領域２６と平行な方向に延長す
るようにセレクトゲ―ト３１が形成されている。更に、
全面にはＣＶＤ酸化膜３２が堆積されており、このＣＶ
Ｄ酸化膜３２上には前記コントロ―ル用拡散領域２６及
びセレクトゲ―ト３１と直交する方向に延長するよう
に、前記ソ―ス領域２３とコンタクトホ―ル３３を介し
て接続する共通電位線（Ａｌ配線）３４及び前記ビット
線用拡散領域２５とコンタクトホ―ル３５を介して接続
するビット線（Ａｌ配線）３６が形成されている。な
お、前記コンタクトホ―ル３３，３５は図５（ａ）図示
のセルに隣接する他のセルにそれぞれ対称的に形成され
たソ―ス領域あるいはビット線用拡散領域について共通
して使用される。
基板２１表面のフィ―ルド酸化膜２２によって囲まれた
素子領域にはＮ+ 型ソ―ス領域２３、Ｎ+ 型ドレイン領
域２４、Ｎ+ 型ビット線用拡散領域２５及びコントロ―
ルゲ―トの代わりとなるＮ+型コントロ―ル用拡散領域
２６が互いに電気的に分離されて形成されている。な
お、前記ビット線用拡散領域２５とコントロ―ル用拡散
領域２６はセル内において前記ドレイン領域２４を中心
として互いに反対側の位置に配置されており、前記コン
トロ―ル用拡散領域２６は多数のセルに延長して形成さ
れている。前記ソ―ス，ドレイン領域２３，２４間のチ
ャネル領域上及びコントロ―ル用拡散領域２６の一部上
にはそれぞれ極薄酸化膜２７，２８を介して多結晶シリ
コンからなるフロ―ティングゲ―ト２９が形成されてい
る。また、前記ドレイン領域２４とビット線用拡散領域
２５間のチャネル領域上にはゲ―ト酸化膜３０を介して
前記コントロ―ル用拡散領域２６と平行な方向に延長す
るようにセレクトゲ―ト３１が形成されている。更に、
全面にはＣＶＤ酸化膜３２が堆積されており、このＣＶ
Ｄ酸化膜３２上には前記コントロ―ル用拡散領域２６及
びセレクトゲ―ト３１と直交する方向に延長するよう
に、前記ソ―ス領域２３とコンタクトホ―ル３３を介し
て接続する共通電位線（Ａｌ配線）３４及び前記ビット
線用拡散領域２５とコンタクトホ―ル３５を介して接続
するビット線（Ａｌ配線）３６が形成されている。な
お、前記コンタクトホ―ル３３，３５は図５（ａ）図示
のセルに隣接する他のセルにそれぞれ対称的に形成され
たソ―ス領域あるいはビット線用拡散領域について共通
して使用される。
【００２９】上記Ｅ2 ＰＲＯＭセルにおいて、消去はコ
ントロ―ル用拡散領域２６を高電位、ドレイン領域２４
を０Ｖとし、フロ―ティングゲ―ト２９に電荷を蓄積さ
せることにより行なう。また、書き込みはコントロ―ル
用拡散領域２６を０Ｖ、ドレイン領域２４を高電位と
し、フロ―ティングゲ―ト２９からドレイン領域２４へ
電荷を流出させることにより行なう。セルが選択されて
いない場合はセレクトトランジスタがオフであるか、又
はコントロ―ル用拡散領域２６及びドレイン領域２４の
電位がフロ―ティングゲ―ト２９との電荷移送に関与し
ないように、例えば両者とも高電位あるいは両者とも低
電位等に設定される。
ントロ―ル用拡散領域２６を高電位、ドレイン領域２４
を０Ｖとし、フロ―ティングゲ―ト２９に電荷を蓄積さ
せることにより行なう。また、書き込みはコントロ―ル
用拡散領域２６を０Ｖ、ドレイン領域２４を高電位と
し、フロ―ティングゲ―ト２９からドレイン領域２４へ
電荷を流出させることにより行なう。セルが選択されて
いない場合はセレクトトランジスタがオフであるか、又
はコントロ―ル用拡散領域２６及びドレイン領域２４の
電位がフロ―ティングゲ―ト２９との電荷移送に関与し
ないように、例えば両者とも高電位あるいは両者とも低
電位等に設定される。
【００３０】しかして、上記Ｅ2 ＰＲＯＭセルによれば
図５（ａ）中のフロ―ティングゲ―ト２９の斜線部Ｘ及
びＹが極薄酸化膜２７，２８の領域を示し、斜線部Ｘ及
びＹでの容量がそれぞれ図３のＣTO及びＣT に対応する
ので、極薄酸化膜２７，２８として全く同一膜厚の酸化
膜を使用するとすれば膜質もほとんど同様と考えられ、
ＣT ／ＣTOは斜線部Ｘ及びＹの面積比で表現することが
できる。したがって、同一の設計ル―ル（２μｍル―
ル）でレイアウトされた図４と図５（ａ）とを比較する
と、ＣT ／ＣTO＝（Ｙの面積）／（Ｘの面積）＝９．７
５／３＝３．２５であり、図４図示の従来のものよりも
大きいにもかかわらず、１セル当りの面積では従来の２
７２μｍ2 に対して、図５（ａ）では１４９μｍ2 とな
り約４５％面積を低減することができる。この１セル当
り１４９μｍ2 という値は図４のセレクトゲ―ト１０を
第３層目の多結晶シリコンを用いて形成した場合とほぼ
同程度であるが、本発明では第１層目の多結晶シリコン
のみで製造されるので、工程が簡便で信頼性，再現性の
よい高いメモリセルを実現することができる。
図５（ａ）中のフロ―ティングゲ―ト２９の斜線部Ｘ及
びＹが極薄酸化膜２７，２８の領域を示し、斜線部Ｘ及
びＹでの容量がそれぞれ図３のＣTO及びＣT に対応する
ので、極薄酸化膜２７，２８として全く同一膜厚の酸化
膜を使用するとすれば膜質もほとんど同様と考えられ、
ＣT ／ＣTOは斜線部Ｘ及びＹの面積比で表現することが
できる。したがって、同一の設計ル―ル（２μｍル―
ル）でレイアウトされた図４と図５（ａ）とを比較する
と、ＣT ／ＣTO＝（Ｙの面積）／（Ｘの面積）＝９．７
５／３＝３．２５であり、図４図示の従来のものよりも
大きいにもかかわらず、１セル当りの面積では従来の２
７２μｍ2 に対して、図５（ａ）では１４９μｍ2 とな
り約４５％面積を低減することができる。この１セル当
り１４９μｍ2 という値は図４のセレクトゲ―ト１０を
第３層目の多結晶シリコンを用いて形成した場合とほぼ
同程度であるが、本発明では第１層目の多結晶シリコン
のみで製造されるので、工程が簡便で信頼性，再現性の
よい高いメモリセルを実現することができる。
【００３１】また、コントロ―ル用拡散領域２６上の極
薄酸化膜２８は単結晶シリコンの酸化膜であるのでプロ
セス変動を受けにくく信頼性及び歩留りを向上すること
ができる。
薄酸化膜２８は単結晶シリコンの酸化膜であるのでプロ
セス変動を受けにくく信頼性及び歩留りを向上すること
ができる。
【００３２】なお、本発明に係るＥ2 ＰＲＯＭは図５
（ａ）に示す構造に限らず、図６に示す構造でもよい。
図６のＥ2 ＰＲＯＭは多数のセルに亘ってフロ―ティン
グゲ―ト２９を覆うように絶縁膜を介して第２層の多結
晶シリコンパタ―ン３７を形成し、多結晶シリコンパタ
―ン３７を複数のセル毎にコンタクトホ―ル３８を介し
てコントロ―ル用拡散領域２６と接続することにより、
この多結晶シリコンパタ―ン３７を介してコントロ―ル
用拡散領域２６に電圧を印加するようにしたものであ
る。したがって、工程的には従来のものと同様である
が、多結晶シリコンパタ―ン３７を形成したことにより
以下ような利点が生じる。
（ａ）に示す構造に限らず、図６に示す構造でもよい。
図６のＥ2 ＰＲＯＭは多数のセルに亘ってフロ―ティン
グゲ―ト２９を覆うように絶縁膜を介して第２層の多結
晶シリコンパタ―ン３７を形成し、多結晶シリコンパタ
―ン３７を複数のセル毎にコンタクトホ―ル３８を介し
てコントロ―ル用拡散領域２６と接続することにより、
この多結晶シリコンパタ―ン３７を介してコントロ―ル
用拡散領域２６に電圧を印加するようにしたものであ
る。したがって、工程的には従来のものと同様である
が、多結晶シリコンパタ―ン３７を形成したことにより
以下ような利点が生じる。
【００３３】(i） コントロ―ル用拡散領域２６のシ―
ト抵抗値ρs に対して多結晶シリコンパタ―ン３７のρ
s は１／２〜１／３程度であるのでＲＣ遅延が小さく、
コントロ―ル用拡散領域２６を高電圧に設定する消去操
作に要する時間が短縮される。
ト抵抗値ρs に対して多結晶シリコンパタ―ン３７のρ
s は１／２〜１／３程度であるのでＲＣ遅延が小さく、
コントロ―ル用拡散領域２６を高電圧に設定する消去操
作に要する時間が短縮される。
【００３４】(ii) 多結晶シリコンパタ―ン３７とフロ
―ティングゲ―ト２９間の容量をコントロ―ル用拡散領
域２６とフロ―ティングゲ―ト２９間の容量に付加する
ことができるので、コントロ―ル用拡散領域２６の幅Ｗ
を最小ディメンションで設計できる。これによりセル面
積をより一層低下することができる。
―ティングゲ―ト２９間の容量をコントロ―ル用拡散領
域２６とフロ―ティングゲ―ト２９間の容量に付加する
ことができるので、コントロ―ル用拡散領域２６の幅Ｗ
を最小ディメンションで設計できる。これによりセル面
積をより一層低下することができる。
【００３５】(iii） フロ―ティングゲ―ト２９が多結
晶シリコンパタ―ン３７により保護されているので、信
頼性をより向上することができる。なお、上記実施例で
は極薄酸化膜を用いたが極薄酸化膜の代わりにシリコン
基板の窒化膜あるいは窒素雰囲気下での酸化膜などを用
いてもよいことは勿論である。
晶シリコンパタ―ン３７により保護されているので、信
頼性をより向上することができる。なお、上記実施例で
は極薄酸化膜を用いたが極薄酸化膜の代わりにシリコン
基板の窒化膜あるいは窒素雰囲気下での酸化膜などを用
いてもよいことは勿論である。
【００３６】
【発明の効果】以上詳述した如く本発明によれば高集積
度でしかも信頼性の高い半導体記憶装置を提供できるも
のである。
度でしかも信頼性の高い半導体記憶装置を提供できるも
のである。
【図１】Ｅ2 ＰＲＯＭセルの等価回路図。
【図２】従来のＥ2 ＰＲＯＭセルの平面図、及び同図の
Ｂ−Ｂ線に沿う断面図。
Ｂ−Ｂ線に沿う断面図。
【図３】従来のＥ2 ＰＲＯＭセルが機能するための条件
を求めるための説明図。
を求めるための説明図。
【図４】従来のＥ2 ＰＲＯＭセルの２μｍル―ルによる
パタ―ンレイアウト図。
パタ―ンレイアウト図。
【図５】本発明の実施例におけるＥ2 ＰＲＯＭセルの２
μｍル―ルによるパタ―ンレイアウト図、及び同図のＢ
−Ｂ線に沿う断面図。
μｍル―ルによるパタ―ンレイアウト図、及び同図のＢ
−Ｂ線に沿う断面図。
【図６】本発明の他の実施例におけるＥ2 ＰＲＯＭセル
を一部省略して示す平面図。
を一部省略して示す平面図。
２１…Ｐ型シリコン基板、２２…フィ―ルド酸化膜、２
３…Ｎ+ 型ソ―ス領域、２４…Ｎ+ 型ドレイン領域、２
５…Ｎ+ 型ビット線用拡散領域、２６…Ｎ+ 型コントロ
―ル用拡散領域、２７，２８…極薄酸化膜、２９…フロ
―ティングゲ―ト、３０…ゲ―ト酸化膜、３１…セレク
トゲ―ト、３２…ＣＶＤ酸化膜、３３，３５…コンタク
トホ―ル、３４…共通電位線、３６…ビット線、３７…
多結晶シリコンパタ―ン、３８…コンタクトホ―ル。
３…Ｎ+ 型ソ―ス領域、２４…Ｎ+ 型ドレイン領域、２
５…Ｎ+ 型ビット線用拡散領域、２６…Ｎ+ 型コントロ
―ル用拡散領域、２７，２８…極薄酸化膜、２９…フロ
―ティングゲ―ト、３０…ゲ―ト酸化膜、３１…セレク
トゲ―ト、３２…ＣＶＤ酸化膜、３３，３５…コンタク
トホ―ル、３４…共通電位線、３６…ビット線、３７…
多結晶シリコンパタ―ン、３８…コンタクトホ―ル。
Claims (3)
- 【請求項１】 第１導電型の半導体領域の表面に間隔を
あけて形成された第２導電型のソース領域、ドレイン領
域及びコントロール用拡散領域と、 一部が前記ソース領域と前記ドレイン領域との間のチャ
ネル領域上に第１の絶縁膜を介して、他の一部が前記コ
ントロール用拡散領域上に前記第１の絶縁膜と同一の膜
厚の第２の絶縁膜を介して形成されたフローティングゲ
ートとからなり、 前記フローティングゲートへの電子の注入は前記コント
ロール用拡散領域に前記ドレイン領域よりも高い電位を
印加して前記第１の絶縁膜にトンネル電流を流すことに
より行い、前記フローティングゲートからの電子の放出
は前記コントロール用拡散領域に前記ドレイン領域より
も低い電位を印加して前記第１の絶縁膜にトンネル電流
を流すことにより行うことを特徴とするメモリセルを具
備する不揮発性半導体記憶装置。 - 【請求項２】 前記メモリセルに記憶された情報の読み
出しは前記コントロール用拡散領域を所定電圧にし、前
記ドレイン領域と前記ソース領域との間が導通するか否
かを検出することにより行うことを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】 さらに前記第１導電型の半導体領域の表
面にビット線用拡散領域と、前記ビット線用拡散領域と
前記ドレイン領域との間の領域上に絶縁膜を介して形成
したセレクトゲートを具備することを特徴とする請求項
１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117024A JP2667099B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117024A JP2667099B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030355A Division JPS59155968A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653521A true JPH0653521A (ja) | 1994-02-25 |
| JP2667099B2 JP2667099B2 (ja) | 1997-10-22 |
Family
ID=14701560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117024A Expired - Lifetime JP2667099B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667099B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
| CN1314122C (zh) * | 2003-06-04 | 2007-05-02 | 松下电器产业株式会社 | 非易失性半导体存储器件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120679A (en) * | 1975-04-16 | 1976-10-22 | Agency Of Ind Science & Technol | Semiconductive non-volatile memory element |
-
1993
- 1993-05-19 JP JP5117024A patent/JP2667099B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120679A (en) * | 1975-04-16 | 1976-10-22 | Agency Of Ind Science & Technol | Semiconductive non-volatile memory element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1314122C (zh) * | 2003-06-04 | 2007-05-02 | 松下电器产业株式会社 | 非易失性半导体存储器件 |
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2667099B2 (ja) | 1997-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6950340B2 (en) | Asymmetric band-gap engineered nonvolatile memory device | |
| US5412600A (en) | Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors | |
| US5424979A (en) | Non-volatile memory cell | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| EP0573164B1 (en) | Full feature high density EEPROM cell with poly tunnel spacer and method of manufacture | |
| US4642673A (en) | Floating gate type EEPROM with a substrate region used for the control gate | |
| US5500816A (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| US7570521B2 (en) | Low power flash memory devices | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| US6830973B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP3175665B2 (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| US6717204B1 (en) | Semiconductor devices having a non-volatile memory transistor | |
| US7026685B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| US6426529B2 (en) | Semiconductor memory | |
| US6522587B1 (en) | Non-volatile semiconductor memory devices | |
| US8536634B2 (en) | Memory device transistors | |
| JP2667099B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| JPS5958868A (ja) | 半導体不揮発性メモリ | |
| JPH07112018B2 (ja) | 半導体記憶装置 | |
| JPH11162181A (ja) | 不揮発性半導体記憶装置 | |
| JPH0450754B2 (ja) | ||
| JPH0555600A (ja) | 半導体不揮発性記憶装置 | |
| KR0172355B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| JPH05299665A (ja) | 半導体集積回路装置およびその書き込みまたは消去方法 |