JPS59155968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59155968A JPS59155968A JP58030355A JP3035583A JPS59155968A JP S59155968 A JPS59155968 A JP S59155968A JP 58030355 A JP58030355 A JP 58030355A JP 3035583 A JP3035583 A JP 3035583A JP S59155968 A JPS59155968 A JP S59155968A
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- diffusion region
- oxide film
- gate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Ceramic Engineering (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特に電気的消去可能P
ROM (Electrically Erasabl
e ProgramableRead 0nly Me
mory 、以下E2 PROM と略称する)のセ
ル構造に係る。
ROM (Electrically Erasabl
e ProgramableRead 0nly Me
mory 、以下E2 PROM と略称する)のセ
ル構造に係る。
E2FROMセルについては従来から多数の提案がなさ
れているが、このうちフローティングゲートにFowl
er −Nordheim電流(以下トンイ・ルミ流と
称する)を用いて!き込みあるいは消去を行なうものが
知られている。
れているが、このうちフローティングゲートにFowl
er −Nordheim電流(以下トンイ・ルミ流と
称する)を用いて!き込みあるいは消去を行なうものが
知られている。
とやしたE2FROMセルは第1図の等価回路に示すよ
うにコントロールゲートCG及びフローテイングケ゛−
トFG−i有す名トランジスタ(以下、フローティング
ダート付きトランジスタと称する)Trlとセレクトト
ランジスタTr2とから栂成されている。
うにコントロールゲートCG及びフローテイングケ゛−
トFG−i有す名トランジスタ(以下、フローティング
ダート付きトランジスタと称する)Trlとセレクトト
ランジスタTr2とから栂成されている。
従来のE2FROMセルの構造の一例(IEEE J・
Of5olid −5tate C1rcuits
、vol、 8C−17、A5 r Oct。
Of5olid −5tate C1rcuits
、vol、 8C−17、A5 r Oct。
1982.821)を第2図(a)に示す平面図及び同
図(b)に示す断面図を参照して説明する。
図(b)に示す断面図を参照して説明する。
図中lはP型シリコン基板であり、この基板1表面の図
示しないフィールド酸化膜によシ分離された素子領域に
はN+型ンース領域2、N+型ドレイン領域3及びビッ
ト線と接続されるr型ビット線用拡散領域4が互いに電
気的に分離されて形成されている。前記ソース領域2と
ドレイン領域3間のチャネル領域上に・は極薄酸化膜(
thin oxide ) 5を介して多結晶シリコン
からなるフローティングゲート6が形成されている。
示しないフィールド酸化膜によシ分離された素子領域に
はN+型ンース領域2、N+型ドレイン領域3及びビッ
ト線と接続されるr型ビット線用拡散領域4が互いに電
気的に分離されて形成されている。前記ソース領域2と
ドレイン領域3間のチャネル領域上に・は極薄酸化膜(
thin oxide ) 5を介して多結晶シリコン
からなるフローティングゲート6が形成されている。
このフローティングゲート60両端部は図示しないフィ
ールド酸化膜上に延出している。また、このフローティ
ングゲート6を含む領域上には多結晶シリコンからなる
フローティングゲート6の熱酸化によ多形成された多結
晶シリコン酸化膜7を介してフローティングゲート6よ
シ寸法の大きいコントロールダート8が形成されている
。以上の各構成要素からフローティングゲート付きトラ
ンジスタが構成されている。なお、前記極薄酸化膜5は
トンネル電流が通過し易いようにその膜厚が設計されて
いる。
ールド酸化膜上に延出している。また、このフローティ
ングゲート6を含む領域上には多結晶シリコンからなる
フローティングゲート6の熱酸化によ多形成された多結
晶シリコン酸化膜7を介してフローティングゲート6よ
シ寸法の大きいコントロールダート8が形成されている
。以上の各構成要素からフローティングゲート付きトラ
ンジスタが構成されている。なお、前記極薄酸化膜5は
トンネル電流が通過し易いようにその膜厚が設計されて
いる。
また、前記ドレイン領域3とビット線用拡散領域4間の
チャネル領域上には厚さ約700Xのダート酸化膜9を
介してセレクトゲートlOが形成されている。以上の各
構成要素からセレクトトランジスタが構成されている。
チャネル領域上には厚さ約700Xのダート酸化膜9を
介してセレクトゲートlOが形成されている。以上の各
構成要素からセレクトトランジスタが構成されている。
上述したE2FROMの動作原理は以下のようなもので
ある。
ある。
すなわち、消去操作においてセレクトトランジスタをO
Nさせ、ドレイン領域3を0■とし、コントロールゲー
ト8を高電圧(20V8度)にすると極薄酸化膜5を3
通過するトンネル電流によってフローティングゲート6
に電子が蓄積され、フローティングダート付きトランジ
スタの■THが上昇する。
Nさせ、ドレイン領域3を0■とし、コントロールゲー
ト8を高電圧(20V8度)にすると極薄酸化膜5を3
通過するトンネル電流によってフローティングゲート6
に電子が蓄積され、フローティングダート付きトランジ
スタの■THが上昇する。
一方、書き込み操作においてセレクトトラン。
リスタをONさせ、それぞれドレイン領域3を高電圧、
コントロールゲート8をOVとするとフローティングゲ
ート6中の電子が極薄酸化膜5を通過、してドレイン領
域3へ流出し、フローティングゲート付きトランジスタ
の■THが低下する。
コントロールゲート8をOVとするとフローティングゲ
ート6中の電子が極薄酸化膜5を通過、してドレイン領
域3へ流出し、フローティングゲート付きトランジスタ
の■THが低下する。
以上の2状態をそれぞれ論理′0#と′°1#に対応さ
せる。
せる。
上述した従来のE2FROMセルが機能を果たすための
条件はフローティングゲート6の電圧(vF。)を計算
することにより定まる。このvF0は容量のカップリン
グによって定まるが、簡単には第3図に示すようにコン
トロールダート8とフローティングゲート6間の容量C
T及び70−ティングダート6とチャオル間の容量CT
0を用いて表わすことができる。すなわち、QFを70
−テインググート6内の電荷量とし、コントロールゲー
ト8の電圧を■。、チャ坏ル領域の電圧を■。
条件はフローティングゲート6の電圧(vF。)を計算
することにより定まる。このvF0は容量のカップリン
グによって定まるが、簡単には第3図に示すようにコン
トロールダート8とフローティングゲート6間の容量C
T及び70−ティングダート6とチャオル間の容量CT
0を用いて表わすことができる。すなわち、QFを70
−テインググート6内の電荷量とし、コントロールゲー
ト8の電圧を■。、チャ坏ル領域の電圧を■。
とすると■2゜は
となる。
ここで QF=O,V0=0の消去開始時においてvF
Gは また、■o−Oのプログラム開始時においてvFGは となる。
Gは また、■o−Oのプログラム開始時においてvFGは となる。
したがって、同一の■、とV。でvF。。を高く、■、
。1を低くするためには CT>CTo ■が条件とな9、
通常CT/CT0−2〜3に設定される。
。1を低くするためには CT>CTo ■が条件とな9、
通常CT/CT0−2〜3に設定される。
なお、■。及びV。を低電圧に設定すること力よできれ
ばできるほどセルサイズ力S Mfr tJ−できるう
えにLSIとしての信頼性及び歩留シフ5り向上するこ
とはいうまでもない。
ばできるほどセルサイズ力S Mfr tJ−できるう
えにLSIとしての信頼性及び歩留シフ5り向上するこ
とはいうまでもない。
一方、トンネル電流密度JFNは電界Eを用いて以下の
ように表わすこと〃ふできる。
ように表わすこと〃ふできる。
(ここで、q:電荷、hニブランク定数、φB:パンド
ギャップ2m:質量である。) 上記0式よ、9Eが大きいほどJFNが大きくなること
がわかる。フローティングダート6内に電荷が蓄積され
るためには極薄酸化膜5を通過するトンネル電流■l
と多結晶シリコン酸化膜7を通過するトン坏ル電流工2
との間に1上口>!I21という関係が成立することが
条件であシ、それぞれの電界を−E】 lE2 とすれ
ばIEII>IE21が必要条件となる。例えば、■。
ギャップ2m:質量である。) 上記0式よ、9Eが大きいほどJFNが大きくなること
がわかる。フローティングダート6内に電荷が蓄積され
るためには極薄酸化膜5を通過するトンネル電流■l
と多結晶シリコン酸化膜7を通過するトン坏ル電流工2
との間に1上口>!I21という関係が成立することが
条件であシ、それぞれの電界を−E】 lE2 とすれ
ばIEII>IE21が必要条件となる。例えば、■。
二〇、QF−0の時は
ここで、AToは第2図(a)図示の斜線部、すなわち
極薄酸化膜5上のフローティングダート6の面積、AT
はフローティングダート6の斜線部以外の部分(コント
ロールダート8と重なった部分)の面積に対応する。C
−εA/dよシ、この条件は前記条件■に含まれる。
極薄酸化膜5上のフローティングダート6の面積、AT
はフローティングダート6の斜線部以外の部分(コント
ロールダート8と重なった部分)の面積に対応する。C
−εA/dよシ、この条件は前記条件■に含まれる。
ところで、第2図(a)及び(b)図示の従来のE2F
ROMセルにおいて極薄酸化膜5の膜厚はVFGが20
V程度で十分なトンネル電流を流すためにはd1=10
0X前後の値に設定される。一方、70−テインググー
ト6上の多結晶シリコン酸化膜7は膜質や多結晶シリコ
ンと酸化膜との界面の影響によシ信頼性良く薄膜を形成
することが困難なため、現状の技術では80.OX程度
である。
ROMセルにおいて極薄酸化膜5の膜厚はVFGが20
V程度で十分なトンネル電流を流すためにはd1=10
0X前後の値に設定される。一方、70−テインググー
ト6上の多結晶シリコン酸化膜7は膜質や多結晶シリコ
ンと酸化膜との界面の影響によシ信頼性良く薄膜を形成
することが困難なため、現状の技術では80.OX程度
である。
したがって、例えばCT/CTo中2.7に設定すれば
、前記0式よシ(ATo十AT)ZATo中21.5と
なる。
、前記0式よシ(ATo十AT)ZATo中21.5と
なる。
このため、2μmルールを用いてパターンレイアウト全
行なった第4図から算出すると、極薄酸化膜5の面1e
RAT0= 2 X 1−5 = 3 (μm2)、7
0−テインググート6の面積ATo+AT= 3 X
21.5=64.5(μm2)となシ、1セル当たシで
は272μm2必要であシ、集積度を上げることが困難
であった。
行なった第4図から算出すると、極薄酸化膜5の面1e
RAT0= 2 X 1−5 = 3 (μm2)、7
0−テインググート6の面積ATo+AT= 3 X
21.5=64.5(μm2)となシ、1セル当たシで
は272μm2必要であシ、集積度を上げることが困難
であった。
マタ、従来のE2FROMセルにおいてフローティング
ダート6と多結晶シリコン酸化膜7との界面には多結晶
シリコンのダレイン等に対応する凹凸があシ、それが電
界集中を助長する傾向があるため、前記0式よシ明らか
なようにトンネル電流に影響を及ぼす。すなわち、ダレ
イン等のプロセス変動を受は易いファクタがセルの特性
に影響を及ぼすため、信頼性や歩留シ向上にとって望ま
しくないという欠点があった。
ダート6と多結晶シリコン酸化膜7との界面には多結晶
シリコンのダレイン等に対応する凹凸があシ、それが電
界集中を助長する傾向があるため、前記0式よシ明らか
なようにトンネル電流に影響を及ぼす。すなわち、ダレ
イン等のプロセス変動を受は易いファクタがセルの特性
に影響を及ぼすため、信頼性や歩留シ向上にとって望ま
しくないという欠点があった。
本発明は上記欠点を解消するためになされたものでおり
、同−設計ルールで集積度が高く、しかもプロセス変動
を受は易いファクタを除去した信頼性の高い半導体記憶
装置を提供しようとするものである。
、同−設計ルールで集積度が高く、しかもプロセス変動
を受は易いファクタを除去した信頼性の高い半導体記憶
装置を提供しようとするものである。
〔発明の概要〕
本発明の半導体記憶装置は、半導体基板表面にソース領
域、ビレ1ン領域及びビット線用拡散領域の他に、コン
トロールゲートと同一の役割シを果たし、コントロール
ゲートの代わシとなるコントロール用拡散領域を設け、
フローティングダートの一部が薄い絶縁膜を介してこの
コントロール用拡散領域上に位置するように構成したこ
とを骨子とするものである。
域、ビレ1ン領域及びビット線用拡散領域の他に、コン
トロールゲートと同一の役割シを果たし、コントロール
ゲートの代わシとなるコントロール用拡散領域を設け、
フローティングダートの一部が薄い絶縁膜を介してこの
コントロール用拡散領域上に位置するように構成したこ
とを骨子とするものである。
このようにコントロール欠−トの代わシとなるコントロ
ール用拡散領域に薄い絶縁膜を介してフローティングゲ
ートが形成されているので、このコントロール用拡散領
域とフローティングゲートとの間の容量(CT)は面積
を増大させることなく大きく設定することができ、高集
積化することができる。また、このコントロール用拡散
狽域とフローティングダート間・の薄い絶縁膜(例えば
極薄酸化膜)は従来のE PROMのように多結晶シリ
コンの酸化膜ではなく、単結晶シリコンの酸化膜である
ので、プロセス変動を受けに<<、信頼性の高いE 2
FROMセルを実現することができる。
ール用拡散領域に薄い絶縁膜を介してフローティングゲ
ートが形成されているので、このコントロール用拡散領
域とフローティングゲートとの間の容量(CT)は面積
を増大させることなく大きく設定することができ、高集
積化することができる。また、このコントロール用拡散
狽域とフローティングダート間・の薄い絶縁膜(例えば
極薄酸化膜)は従来のE PROMのように多結晶シリ
コンの酸化膜ではなく、単結晶シリコンの酸化膜である
ので、プロセス変動を受けに<<、信頼性の高いE 2
FROMセルを実現することができる。
以下、本発明の実施例を第5図(a)及び(b)を参照
して説明する。なお、第5図(a)は本発明に係るE2
PROMセルの、2μmルールによるパターンレイアウ
ト図、同図(b)は同図(、)のB−B線に沿う断面図
である。
して説明する。なお、第5図(a)は本発明に係るE2
PROMセルの、2μmルールによるパターンレイアウ
ト図、同図(b)は同図(、)のB−B線に沿う断面図
である。
図中21はP型シリコン゛基板でアシ、この基板21表
面のフィールド酸化膜22によって囲まれた素子領域に
はN+型ンース領域23、N+型ドレイン領域24、炉
型ビット線用拡散領域25及びコントロールゲートの代
わシとなる炉型コントロール用拡散領域26が互いに電
気的に分離されて形成されている。なお、前記ビット線
用拡散領域25とコントロール用拡散領域26はセル内
において前記ドレイン値域24を中心として互いに反対
側の位置に配置されておシ、前記コントロール用拡散領
域26は多数のセルに延長して形成されている。前記ソ
ース。
面のフィールド酸化膜22によって囲まれた素子領域に
はN+型ンース領域23、N+型ドレイン領域24、炉
型ビット線用拡散領域25及びコントロールゲートの代
わシとなる炉型コントロール用拡散領域26が互いに電
気的に分離されて形成されている。なお、前記ビット線
用拡散領域25とコントロール用拡散領域26はセル内
において前記ドレイン値域24を中心として互いに反対
側の位置に配置されておシ、前記コントロール用拡散領
域26は多数のセルに延長して形成されている。前記ソ
ース。
ドレイン領域23.24間のチャネル領域上及びコント
ロール用拡散領域26の一部上にはそれぞれ極薄酸化膜
27.28を介して多結晶シリコンからなるフローティ
ングゲート29が形成されている。また、前記ドレイン
領域24とビット線用拡散領域25間のチャネル領域上
にはダート酸化膜30を介して前記コントロール用拡散
領域26と平行な方向に延長するようにセレクトゲート
31が形成されている。更に、全面にはCVD酸化膜3
2が堆積されておシ、このCVDp化膜32上には前記
コントロール用拡散領域26及びセレクトゲート31と
直交する方向に延長するように、前記ソース領域23と
コンタクト・ホール33を介゛して″接続する共通電位
線(At配線)34及び前記ビット線用拡散領域25と
コンタクトホール35を介して接続するビy ) 線(
AL 紐線)36が形成されている。
ロール用拡散領域26の一部上にはそれぞれ極薄酸化膜
27.28を介して多結晶シリコンからなるフローティ
ングゲート29が形成されている。また、前記ドレイン
領域24とビット線用拡散領域25間のチャネル領域上
にはダート酸化膜30を介して前記コントロール用拡散
領域26と平行な方向に延長するようにセレクトゲート
31が形成されている。更に、全面にはCVD酸化膜3
2が堆積されておシ、このCVDp化膜32上には前記
コントロール用拡散領域26及びセレクトゲート31と
直交する方向に延長するように、前記ソース領域23と
コンタクト・ホール33を介゛して″接続する共通電位
線(At配線)34及び前記ビット線用拡散領域25と
コンタクトホール35を介して接続するビy ) 線(
AL 紐線)36が形成されている。
なお、前記コンタクトホール33.35は第5図(a)
図示のセルに隣接する他のセルにそれぞれ対称的に形成
されたソース領域あるいはビット線用拡散領域について
共通して使用される。
図示のセルに隣接する他のセルにそれぞれ対称的に形成
されたソース領域あるいはビット線用拡散領域について
共通して使用される。
上記E2FROMセルにおいて、消゛去はコント・ロー
ル用拡散領域26を高電位、ドレイン領域24を0■と
し、フローティングゲート29に電荷を蓄積させること
によシ行なう。また、書き込みはコントロール用拡散領
域26をoVl ドレイン領域24を高電位とし、フロ
ーティングゲート29からドレイン領域24へ電荷を流
出させることによシ行なう。セルが選択されていない場
合はセレクトトランジスタがオフであるか又はコントロ
ール用拡散領域26及びドレイン領域24の電位が70
−テインググート29との電荷移送に関与しないように
、例えば両者とも高電位あるいは両者とも低電位等に設
定される。
ル用拡散領域26を高電位、ドレイン領域24を0■と
し、フローティングゲート29に電荷を蓄積させること
によシ行なう。また、書き込みはコントロール用拡散領
域26をoVl ドレイン領域24を高電位とし、フロ
ーティングゲート29からドレイン領域24へ電荷を流
出させることによシ行なう。セルが選択されていない場
合はセレクトトランジスタがオフであるか又はコントロ
ール用拡散領域26及びドレイン領域24の電位が70
−テインググート29との電荷移送に関与しないように
、例えば両者とも高電位あるいは両者とも低電位等に設
定される。
しかして、上記E2FROMセルによれば第5図0中の
フローティングゲート29の斜線部X及びYが極薄酸化
膜27.28の領域を示し、斜線部X及びYでの容量が
それぞれ第3図のCTo及びCTに対応するので、極薄
酸化膜27.28として全く同一膜厚の酸化膜を使用す
るとすれば膜質もほとんど同様と考えられ、CT/CT
oは斜線部X及びYの面積比で表現することができる。
フローティングゲート29の斜線部X及びYが極薄酸化
膜27.28の領域を示し、斜線部X及びYでの容量が
それぞれ第3図のCTo及びCTに対応するので、極薄
酸化膜27.28として全く同一膜厚の酸化膜を使用す
るとすれば膜質もほとんど同様と考えられ、CT/CT
oは斜線部X及びYの面積比で表現することができる。
したがって、同一の設計ルール(2μmルール)でレイ
アウトされた第4図と第5図(−)とを比較すると、C
T/c、。=(Yの面積)/(Xの面積)=9.75/
3=3.25であシ、第4図図示の従来のものよシも太
きいにもかかわらず、1セル当シの面積では従来の27
2μm2に対して、第5図(、)では149μm2とな
シ約45%面積を低減することができる。この1セル当
り149μm2という値は第4図のセレクトゲート1o
を第3層目の多結晶シリコンを用いて形成した場合とほ
ぼ同程度であるが、本発明では第1層目の多結晶シリコ
ンのみで製造されるので、工程が簡便で信頼性、再現性
のよシ尚いメモリセルを実現することができる。
アウトされた第4図と第5図(−)とを比較すると、C
T/c、。=(Yの面積)/(Xの面積)=9.75/
3=3.25であシ、第4図図示の従来のものよシも太
きいにもかかわらず、1セル当シの面積では従来の27
2μm2に対して、第5図(、)では149μm2とな
シ約45%面積を低減することができる。この1セル当
り149μm2という値は第4図のセレクトゲート1o
を第3層目の多結晶シリコンを用いて形成した場合とほ
ぼ同程度であるが、本発明では第1層目の多結晶シリコ
ンのみで製造されるので、工程が簡便で信頼性、再現性
のよシ尚いメモリセルを実現することができる。
また、コントロール用拡散領域26上の極薄酸化膜28
は単結晶シリコンの酸化膜であるのでプロセス変動を受
けにくく信頼性及び歩留シ。
は単結晶シリコンの酸化膜であるのでプロセス変動を受
けにくく信頼性及び歩留シ。
を向上することができる。
なお、本発明に係るE2FROMは第5図(、)K示す
構造に限らず、第6図に示す構造でもよい。第6図のE
2FROMは多数のセルに亘ってフローティンググート
29を覆うように絶縁膜を介して第2層の多結晶シリコ
ン・やターフ37を形成し、多結晶シリコンノ’?ター
ン37を複数のセル毎にコンタクトホール38を介して
コントロール用拡散領域26と接続することによシ、こ
の多結晶シリコンパターン37’e介り、てコントロー
ル用拡散領域26に電圧を印加するようにしたものでら
る。したがって、工程的には従来のものと同様であるが
、多結晶シリコンパターン37を形成したことによυ以
下のような利点が生じる。
構造に限らず、第6図に示す構造でもよい。第6図のE
2FROMは多数のセルに亘ってフローティンググート
29を覆うように絶縁膜を介して第2層の多結晶シリコ
ン・やターフ37を形成し、多結晶シリコンノ’?ター
ン37を複数のセル毎にコンタクトホール38を介して
コントロール用拡散領域26と接続することによシ、こ
の多結晶シリコンパターン37’e介り、てコントロー
ル用拡散領域26に電圧を印加するようにしたものでら
る。したがって、工程的には従来のものと同様であるが
、多結晶シリコンパターン37を形成したことによυ以
下のような利点が生じる。
(1) コントロール用拡散領域26のシート抵抗値
ρ8に対して多結晶シリコンパターン37のρ、はIA
〜1/3程夏であるのでRC遅延が小さく、コントロー
ル用拡散領域26を高゛電圧に設定する消去操作に贋す
る時間が短縮される。
ρ8に対して多結晶シリコンパターン37のρ、はIA
〜1/3程夏であるのでRC遅延が小さく、コントロー
ル用拡散領域26を高゛電圧に設定する消去操作に贋す
る時間が短縮される。
(11)多結晶シリコンノセターン37と70一テイン
ググート29間の容量をコントロール用拡散領域26と
フローティングダート29間の容量に付加することがで
きるので、コントロール用拡散領域260幅Wを最小デ
ィメンションで設計できる。これによ)セル面積をよシ
一層低下することができる。
ググート29間の容量をコントロール用拡散領域26と
フローティングダート29間の容量に付加することがで
きるので、コントロール用拡散領域260幅Wを最小デ
ィメンションで設計できる。これによ)セル面積をよシ
一層低下することができる。
011) フローティングゲート29が多結晶シリコ
ンパターン37によシ保護されているので、信頼性をよ
シ向上することができる。
ンパターン37によシ保護されているので、信頼性をよ
シ向上することができる。
なお、上記実施例では極薄酸化膜を用いたが極薄酸化膜
の代わシにシリコン基板の窒化膜あるいは窒素雰囲気下
での酸化膜などを用いてもよいことは勿論である。
の代わシにシリコン基板の窒化膜あるいは窒素雰囲気下
での酸化膜などを用いてもよいことは勿論である。
以上詳述した如く本発明によれば高集積度でしかも信頼
性の高い牛導体記憶装置を提供できるものである。
性の高い牛導体記憶装置を提供できるものである。
第1図はE PROMセルの等価回路図、第2図(a)
は従来のE PROMセルの平面図、同図(b)は同図
(a)のB−’B線に沿う断面図、第3図は従来のE2
FROMセルが機能するための条件を求めるための説明
図、第4図は従来のE2FROMセルの2μmルールに
よるパターンレイアウト図、第5図(−)は本発明の実
施例におけるE2FROMセルの2μmルールによるパ
ターンレイアウト図、同図(b)は同図(、)のB−B
線に沿う断面図、第6図は本発明の他の実施例における
E PROMセルを一部省略して示す平面図である。 21・・・PJシリコン基板、22・・・フィールド酸
化膜、23・・・N+!ンース領域、24・・・N”!
)’レイン領域、25・・・N型ピッ)線用拡散領域
、26・・・N+型コントロール用拡散領域、27,2
8′i1.、、 ・・・極薄酸化膜、29・・・ブローティングゲート、
30・・・ダート酸化膜、31・・・セレクトケ中−ト
、32・・・CVD ty化膜、3.3 、35・・・
コンタクトホール、34・・・共通電位線1.ヲ6・・
・ビット線、37・・・多結晶シリコンノルターン、3
8・・・コンタクトホール。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第4図 610
は従来のE PROMセルの平面図、同図(b)は同図
(a)のB−’B線に沿う断面図、第3図は従来のE2
FROMセルが機能するための条件を求めるための説明
図、第4図は従来のE2FROMセルの2μmルールに
よるパターンレイアウト図、第5図(−)は本発明の実
施例におけるE2FROMセルの2μmルールによるパ
ターンレイアウト図、同図(b)は同図(、)のB−B
線に沿う断面図、第6図は本発明の他の実施例における
E PROMセルを一部省略して示す平面図である。 21・・・PJシリコン基板、22・・・フィールド酸
化膜、23・・・N+!ンース領域、24・・・N”!
)’レイン領域、25・・・N型ピッ)線用拡散領域
、26・・・N+型コントロール用拡散領域、27,2
8′i1.、、 ・・・極薄酸化膜、29・・・ブローティングゲート、
30・・・ダート酸化膜、31・・・セレクトケ中−ト
、32・・・CVD ty化膜、3.3 、35・・・
コンタクトホール、34・・・共通電位線1.ヲ6・・
・ビット線、37・・・多結晶シリコンノルターン、3
8・・・コンタクトホール。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第4図 610
Claims (2)
- (1)−導電型の半導体基板表面に互いに電気的に分離
して形成された基板と逆導電型のソース領域、ドレイン
領域、ビット線用拡散領域及びコントロール用拡散領域
と、一端部が前記ソース、ドレイン領域間のチャネル領
域上に、他端部が前記コントロール用拡散領域の一部上
にそれぞれ薄い絶縁膜を介して形成されたンo −ティ
ングゲートと、前記ドレイン領域及びピント線用拡散領
域間のチャネル領域上に絶縁膜を介して形成されたセレ
クトケ゛−トとを具備したことを特徴とする半導体記憶
装・置。 - (2) 多数のセルに亘ってフローティングゲートを
覆うように絶縁膜を介して導電層パターンを形成し、複
数のセル毎に該4電層パターンとコントロール用拡散領
域とを接続したことを特徴とする特許請求の範囲第1項
記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58030355A JPS59155968A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
US06/582,604 US4642673A (en) | 1983-02-25 | 1984-02-22 | Floating gate type EEPROM with a substrate region used for the control gate |
EP84101916A EP0120303B1 (en) | 1983-02-25 | 1984-02-23 | Semiconductor memory device having a floating gate electrode |
DE8484101916T DE3485822T2 (de) | 1983-02-25 | 1984-02-23 | Halbleiterspeichervorrichtung mit schwebender torelektrode. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58030355A JPS59155968A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5117024A Division JP2667099B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59155968A true JPS59155968A (ja) | 1984-09-05 |
JPH0557745B2 JPH0557745B2 (ja) | 1993-08-24 |
Family
ID=12301545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58030355A Granted JPS59155968A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4642673A (ja) |
EP (1) | EP0120303B1 (ja) |
JP (1) | JPS59155968A (ja) |
DE (1) | DE3485822T2 (ja) |
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EP0678921A1 (en) * | 1994-04-19 | 1995-10-25 | Nec Corporation | Non-volatile semiconductor memory having programming region for injecting and ejecting carrier into and from floating gate |
US6489650B2 (en) | 1997-04-28 | 2002-12-03 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
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US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
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IT1198109B (it) * | 1986-11-18 | 1988-12-21 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel |
IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
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JPH02125470A (ja) * | 1988-06-15 | 1990-05-14 | Seiko Instr Inc | 半導体不揮発性メモリ |
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-
1983
- 1983-02-25 JP JP58030355A patent/JPS59155968A/ja active Granted
-
1984
- 1984-02-22 US US06/582,604 patent/US4642673A/en not_active Expired - Lifetime
- 1984-02-23 DE DE8484101916T patent/DE3485822T2/de not_active Expired - Lifetime
- 1984-02-23 EP EP84101916A patent/EP0120303B1/en not_active Expired - Lifetime
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US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
US7808033B2 (en) | 1997-04-28 | 2010-10-05 | Yoshihiro Kumazaki | Shield plate electrode for semiconductor device |
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US4642673A (en) | 1987-02-10 |
EP0120303B1 (en) | 1992-07-22 |
DE3485822D1 (de) | 1992-08-27 |
JPH0557745B2 (ja) | 1993-08-24 |
EP0120303A3 (en) | 1986-07-23 |
EP0120303A2 (en) | 1984-10-03 |
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