JPS59155968A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS59155968A
JPS59155968A JP58030355A JP3035583A JPS59155968A JP S59155968 A JPS59155968 A JP S59155968A JP 58030355 A JP58030355 A JP 58030355A JP 3035583 A JP3035583 A JP 3035583A JP S59155968 A JPS59155968 A JP S59155968A
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に関し、特に電気的消去可能Ｐ
ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌ
ｅ　ＰｒｏｇｒａｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅ
ｍｏｒｙ　、以下Ｅ２　ＰＲＯＭ　　と略称する）のセ
ル構造に係る。
〔発明の技術的背景〕
Ｅ２ＦＲＯＭセルについては従来から多数の提案がなさ
れているが、このうちフローティングゲートにＦｏｗｌ
ｅｒ　−Ｎｏｒｄｈｅｉｍ電流（以下トンイ・ルミ流と
称する）を用いて！き込みあるいは消去を行なうものが
知られている。
とやしたＥ２ＦＲＯＭセルは第１図の等価回路に示すよ
うにコントロールゲートＣＧ及びフローテイングケ゛−
トＦＧ−ｉ有す名トランジスタ（以下、フローティング
ダート付きトランジスタと称する）Ｔｒｌとセレクトト
ランジスタＴｒ２とから栂成されている。
従来のＥ２ＦＲＯＭセルの構造の一例（ＩＥＥＥ　Ｊ・
Ｏｆ５ｏｌｉｄ　−５ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　
、ｖｏｌ、　　８Ｃ−１７、Ａ５　ｒ　Ｏｃｔ。
１９８２．８２１）を第２図（ａ）に示す平面図及び同
図（ｂ）に示す断面図を参照して説明する。
図中ｌはＰ型シリコン基板であり、この基板１表面の図
示しないフィールド酸化膜によシ分離された素子領域に
はＮ＋型ンース領域２、Ｎ＋型ドレイン領域３及びビッ
ト線と接続されるｒ型ビット線用拡散領域４が互いに電
気的に分離されて形成されている。前記ソース領域２と
ドレイン領域３間のチャネル領域上に・は極薄酸化膜（
ｔｈｉｎ　ｏｘｉｄｅ　）　５を介して多結晶シリコン
からなるフローティングゲート６が形成されている。
このフローティングゲート６０両端部は図示しないフィ
ールド酸化膜上に延出している。また、このフローティ
ングゲート６を含む領域上には多結晶シリコンからなる
フローティングゲート６の熱酸化によ多形成された多結
晶シリコン酸化膜７を介してフローティングゲート６よ
シ寸法の大きいコントロールダート８が形成されている
。以上の各構成要素からフローティングゲート付きトラ
ンジスタが構成されている。なお、前記極薄酸化膜５は
トンネル電流が通過し易いようにその膜厚が設計されて
いる。
また、前記ドレイン領域３とビット線用拡散領域４間の
チャネル領域上には厚さ約７００Ｘのダート酸化膜９を
介してセレクトゲートｌＯが形成されている。以上の各
構成要素からセレクトトランジスタが構成されている。
上述したＥ２ＦＲＯＭの動作原理は以下のようなもので
ある。
すなわち、消去操作においてセレクトトランジスタをＯ
Ｎさせ、ドレイン領域３を０■とし、コントロールゲー
ト８を高電圧（２０Ｖ８度）にすると極薄酸化膜５を３
通過するトンネル電流によってフローティングゲート６
に電子が蓄積され、フローティングダート付きトランジ
スタの■ＴＨが上昇する。
一方、書き込み操作においてセレクトトラン。
リスタをＯＮさせ、それぞれドレイン領域３を高電圧、
コントロールゲート８をＯＶとするとフローティングゲ
ート６中の電子が極薄酸化膜５を通過、してドレイン領
域３へ流出し、フローティングゲート付きトランジスタ
の■ＴＨが低下する。
以上の２状態をそれぞれ論理′０＃と′°１＃に対応さ
せる。
上述した従来のＥ２ＦＲＯＭセルが機能を果たすための
条件はフローティングゲート６の電圧（ｖＦ。）を計算
することにより定まる。このｖＦ０は容量のカップリン
グによって定まるが、簡単には第３図に示すようにコン
トロールダート８とフローティングゲート６間の容量Ｃ
Ｔ及び７０−ティングダート６とチャオル間の容量ＣＴ
０を用いて表わすことができる。すなわち、ＱＦを７０
−テインググート６内の電荷量とし、コントロールゲー
ト８の電圧を■。、チャ坏ル領域の電圧を■。
とすると■２゜は となる。
ここで　ＱＦ＝Ｏ，Ｖ０＝０の消去開始時においてｖＦ
Ｇは また、■ｏ−Ｏのプログラム開始時においてｖＦＧは となる。
したがって、同一の■、とＶ。でｖＦ。。を高く、■、
。１を低くするためには ＣＴ＞ＣＴｏ　　　　　　　　　　　■が条件とな９、
通常ＣＴ／ＣＴ０−２〜３に設定される。
なお、■。及びＶ。を低電圧に設定すること力よできれ
ばできるほどセルサイズ力Ｓ　Ｍｆｒ　ｔＪ−できるう
えにＬＳＩとしての信頼性及び歩留シフ５り向上するこ
とはいうまでもない。
一方、トンネル電流密度ＪＦＮは電界Ｅを用いて以下の
ように表わすこと〃ふできる。
（ここで、ｑ：電荷、ｈニブランク定数、φＢ：パンド
ギャップ２ｍ：質量である。） 上記０式よ、９Ｅが大きいほどＪＦＮが大きくなること
がわかる。フローティングダート６内に電荷が蓄積され
るためには極薄酸化膜５を通過するトンネル電流■ｌ　
と多結晶シリコン酸化膜７を通過するトン坏ル電流工２
との間に１上口＞！Ｉ２１という関係が成立することが
条件であシ、それぞれの電界を−Ｅ】　ｌＥ２　とすれ
ばＩＥＩＩ＞ＩＥ２１が必要条件となる。例えば、■。
二〇、ＱＦ−０の時は ここで、ＡＴｏは第２図（ａ）図示の斜線部、すなわち
極薄酸化膜５上のフローティングダート６の面積、ＡＴ
はフローティングダート６の斜線部以外の部分（コント
ロールダート８と重なった部分）の面積に対応する。Ｃ
−εＡ／ｄよシ、この条件は前記条件■に含まれる。
〔背景技術の問題点〕
ところで、第２図（ａ）及び（ｂ）図示の従来のＥ２Ｆ
ＲＯＭセルにおいて極薄酸化膜５の膜厚はＶＦＧが２０
Ｖ程度で十分なトンネル電流を流すためにはｄ１＝１０
０Ｘ前後の値に設定される。一方、７０−テインググー
ト６上の多結晶シリコン酸化膜７は膜質や多結晶シリコ
ンと酸化膜との界面の影響によシ信頼性良く薄膜を形成
することが困難なため、現状の技術では８０．ＯＸ程度
である。
したがって、例えばＣＴ／ＣＴｏ中２．７に設定すれば
、前記０式よシ（ＡＴｏ十ＡＴ）ＺＡＴｏ中２１．５と
なる。
このため、２μｍルールを用いてパターンレイアウト全
行なった第４図から算出すると、極薄酸化膜５の面１ｅ
ＲＡＴ０＝　２　Ｘ　１−５　＝　３　（μｍ２）、７
０−テインググート６の面積ＡＴｏ＋ＡＴ＝　３　Ｘ　
２１．５＝６４．５（μｍ２）となシ、１セル当たシで
は２７２μｍ２必要であシ、集積度を上げることが困難
であった。
マタ、従来のＥ２ＦＲＯＭセルにおいてフローティング
ダート６と多結晶シリコン酸化膜７との界面には多結晶
シリコンのダレイン等に対応する凹凸があシ、それが電
界集中を助長する傾向があるため、前記０式よシ明らか
なようにトンネル電流に影響を及ぼす。すなわち、ダレ
イン等のプロセス変動を受は易いファクタがセルの特性
に影響を及ぼすため、信頼性や歩留シ向上にとって望ま
しくないという欠点があった。
〔発明の目的〕
本発明は上記欠点を解消するためになされたものでおり
、同−設計ルールで集積度が高く、しかもプロセス変動
を受は易いファクタを除去した信頼性の高い半導体記憶
装置を提供しようとするものである。
〔発明の概要〕 本発明の半導体記憶装置は、半導体基板表面にソース領
域、ビレ１ン領域及びビット線用拡散領域の他に、コン
トロールゲートと同一の役割シを果たし、コントロール
ゲートの代わシとなるコントロール用拡散領域を設け、
フローティングダートの一部が薄い絶縁膜を介してこの
コントロール用拡散領域上に位置するように構成したこ
とを骨子とするものである。
このようにコントロール欠−トの代わシとなるコントロ
ール用拡散領域に薄い絶縁膜を介してフローティングゲ
ートが形成されているので、このコントロール用拡散領
域とフローティングゲートとの間の容量（ＣＴ）は面積
を増大させることなく大きく設定することができ、高集
積化することができる。また、このコントロール用拡散
狽域とフローティングダート間・の薄い絶縁膜（例えば
極薄酸化膜）は従来のＥ　ＰＲＯＭのように多結晶シリ
コンの酸化膜ではなく、単結晶シリコンの酸化膜である
ので、プロセス変動を受けに＜＜、信頼性の高いＥ　２
ＦＲＯＭセルを実現することができる。
〔発明の実施例〕
以下、本発明の実施例を第５図（ａ）及び（ｂ）を参照
して説明する。なお、第５図（ａ）は本発明に係るＥ２
ＰＲＯＭセルの、２μｍルールによるパターンレイアウ
ト図、同図（ｂ）は同図（、）のＢ−Ｂ線に沿う断面図
である。
図中２１はＰ型シリコン゛基板でアシ、この基板２１表
面のフィールド酸化膜２２によって囲まれた素子領域に
はＮ＋型ンース領域２３、Ｎ＋型ドレイン領域２４、炉
型ビット線用拡散領域２５及びコントロールゲートの代
わシとなる炉型コントロール用拡散領域２６が互いに電
気的に分離されて形成されている。なお、前記ビット線
用拡散領域２５とコントロール用拡散領域２６はセル内
において前記ドレイン値域２４を中心として互いに反対
側の位置に配置されておシ、前記コントロール用拡散領
域２６は多数のセルに延長して形成されている。前記ソ
ース。
ドレイン領域２３．２４間のチャネル領域上及びコント
ロール用拡散領域２６の一部上にはそれぞれ極薄酸化膜
２７．２８を介して多結晶シリコンからなるフローティ
ングゲート２９が形成されている。また、前記ドレイン
領域２４とビット線用拡散領域２５間のチャネル領域上
にはダート酸化膜３０を介して前記コントロール用拡散
領域２６と平行な方向に延長するようにセレクトゲート
３１が形成されている。更に、全面にはＣＶＤ酸化膜３
２が堆積されておシ、このＣＶＤｐ化膜３２上には前記
コントロール用拡散領域２６及びセレクトゲート３１と
直交する方向に延長するように、前記ソース領域２３と
コンタクト・ホール３３を介゛して″接続する共通電位
線（Ａｔ配線）３４及び前記ビット線用拡散領域２５と
コンタクトホール３５を介して接続するビｙ　）　線（
ＡＬ　紐線）３６が形成されている。
なお、前記コンタクトホール３３．３５は第５図（ａ）
図示のセルに隣接する他のセルにそれぞれ対称的に形成
されたソース領域あるいはビット線用拡散領域について
共通して使用される。
上記Ｅ２ＦＲＯＭセルにおいて、消゛去はコント・ロー
ル用拡散領域２６を高電位、ドレイン領域２４を０■と
し、フローティングゲート２９に電荷を蓄積させること
によシ行なう。また、書き込みはコントロール用拡散領
域２６をｏＶｌ　ドレイン領域２４を高電位とし、フロ
ーティングゲート２９からドレイン領域２４へ電荷を流
出させることによシ行なう。セルが選択されていない場
合はセレクトトランジスタがオフであるか又はコントロ
ール用拡散領域２６及びドレイン領域２４の電位が７０
−テインググート２９との電荷移送に関与しないように
、例えば両者とも高電位あるいは両者とも低電位等に設
定される。
しかして、上記Ｅ２ＦＲＯＭセルによれば第５図０中の
フローティングゲート２９の斜線部Ｘ及びＹが極薄酸化
膜２７．２８の領域を示し、斜線部Ｘ及びＹでの容量が
それぞれ第３図のＣＴｏ及びＣＴに対応するので、極薄
酸化膜２７．２８として全く同一膜厚の酸化膜を使用す
るとすれば膜質もほとんど同様と考えられ、ＣＴ／ＣＴ
ｏは斜線部Ｘ及びＹの面積比で表現することができる。
したがって、同一の設計ルール（２μｍルール）でレイ
アウトされた第４図と第５図（−）とを比較すると、Ｃ
Ｔ／ｃ、。＝（Ｙの面積）／（Ｘの面積）＝９．７５／
３＝３．２５であシ、第４図図示の従来のものよシも太
きいにもかかわらず、１セル当シの面積では従来の２７
２μｍ２に対して、第５図（、）では１４９μｍ２とな
シ約４５％面積を低減することができる。この１セル当
り１４９μｍ２という値は第４図のセレクトゲート１ｏ
を第３層目の多結晶シリコンを用いて形成した場合とほ
ぼ同程度であるが、本発明では第１層目の多結晶シリコ
ンのみで製造されるので、工程が簡便で信頼性、再現性
のよシ尚いメモリセルを実現することができる。
また、コントロール用拡散領域２６上の極薄酸化膜２８
は単結晶シリコンの酸化膜であるのでプロセス変動を受
けにくく信頼性及び歩留シ。
を向上することができる。
なお、本発明に係るＥ２ＦＲＯＭは第５図（、）Ｋ示す
構造に限らず、第６図に示す構造でもよい。第６図のＥ
２ＦＲＯＭは多数のセルに亘ってフローティンググート
２９を覆うように絶縁膜を介して第２層の多結晶シリコ
ン・やターフ３７を形成し、多結晶シリコンノ’？ター
ン３７を複数のセル毎にコンタクトホール３８を介して
コントロール用拡散領域２６と接続することによシ、こ
の多結晶シリコンパターン３７’ｅ介り、てコントロー
ル用拡散領域２６に電圧を印加するようにしたものでら
る。したがって、工程的には従来のものと同様であるが
、多結晶シリコンパターン３７を形成したことによυ以
下のような利点が生じる。
（１）　　コントロール用拡散領域２６のシート抵抗値
ρ８に対して多結晶シリコンパターン３７のρ、はＩＡ
〜１／３程夏であるのでＲＣ遅延が小さく、コントロー
ル用拡散領域２６を高゛電圧に設定する消去操作に贋す
る時間が短縮される。
（１１）多結晶シリコンノセターン３７と７０一テイン
ググート２９間の容量をコントロール用拡散領域２６と
フローティングダート２９間の容量に付加することがで
きるので、コントロール用拡散領域２６０幅Ｗを最小デ
ィメンションで設計できる。これによ）セル面積をよシ
一層低下することができる。
０１１）　　フローティングゲート２９が多結晶シリコ
ンパターン３７によシ保護されているので、信頼性をよ
シ向上することができる。
なお、上記実施例では極薄酸化膜を用いたが極薄酸化膜
の代わシにシリコン基板の窒化膜あるいは窒素雰囲気下
での酸化膜などを用いてもよいことは勿論である。
〔発明の効果〕
以上詳述した如く本発明によれば高集積度でしかも信頼
性の高い牛導体記憶装置を提供できるものである。
【図面の簡単な説明】
第１図はＥ　ＰＲＯＭセルの等価回路図、第２図（ａ）
は従来のＥ　ＰＲＯＭセルの平面図、同図（ｂ）は同図
（ａ）のＢ−’Ｂ線に沿う断面図、第３図は従来のＥ２
ＦＲＯＭセルが機能するための条件を求めるための説明
図、第４図は従来のＥ２ＦＲＯＭセルの２μｍルールに
よるパターンレイアウト図、第５図（−）は本発明の実
施例におけるＥ２ＦＲＯＭセルの２μｍルールによるパ
ターンレイアウト図、同図（ｂ）は同図（、）のＢ−Ｂ
線に沿う断面図、第６図は本発明の他の実施例における
Ｅ　ＰＲＯＭセルを一部省略して示す平面図である。 ２１・・・ＰＪシリコン基板、２２・・・フィールド酸
化膜、２３・・・Ｎ＋！ンース領域、２４・・・Ｎ”！
　）’レイン領域、２５・・・Ｎ型ピッ）線用拡散領域
、２６・・・Ｎ＋型コントロール用拡散領域、２７，２
８′ｉ１．、、 ・・・極薄酸化膜、２９・・・ブローティングゲート、
３０・・・ダート酸化膜、３１・・・セレクトケ中−ト
、３２・・・ＣＶＤ　ｔｙ化膜、３．３　、３５・・・
コンタクトホール、３４・・・共通電位線１．ヲ６・・
・ビット線、３７・・・多結晶シリコンノルターン、３
８・・・コンタクトホール。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第３図 第４図 ６１０

Claims (2)

    【特許請求の範囲】
  1. （１）−導電型の半導体基板表面に互いに電気的に分離
    して形成された基板と逆導電型のソース領域、ドレイン
    領域、ビット線用拡散領域及びコントロール用拡散領域
    と、一端部が前記ソース、ドレイン領域間のチャネル領
    域上に、他端部が前記コントロール用拡散領域の一部上
    にそれぞれ薄い絶縁膜を介して形成されたンｏ　−ティ
    ングゲートと、前記ドレイン領域及びピント線用拡散領
    域間のチャネル領域上に絶縁膜を介して形成されたセレ
    クトケ゛−トとを具備したことを特徴とする半導体記憶
    装・置。
  2. （２）　　多数のセルに亘ってフローティングゲートを
    覆うように絶縁膜を介して導電層パターンを形成し、複
    数のセル毎に該４電層パターンとコントロール用拡散領
    域とを接続したことを特徴とする特許請求の範囲第１項
    記載の半導体記憶装置。
JP58030355A 1983-02-25 1983-02-25 半導体記憶装置 Granted JPS59155968A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58030355A JPS59155968A (ja) 1983-02-25 1983-02-25 半導体記憶装置
US06/582,604 US4642673A (en) 1983-02-25 1984-02-22 Floating gate type EEPROM with a substrate region used for the control gate
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DE8484101916T DE3485822T2 (de) 1983-02-25 1984-02-23 Halbleiterspeichervorrichtung mit schwebender torelektrode.

Applications Claiming Priority (1)

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Publication Number Publication Date
JPS59155968A true JPS59155968A (ja) 1984-09-05
JPH0557745B2 JPH0557745B2 (ja) 1993-08-24

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Family Applications (1)

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US (1) US4642673A (ja)
EP (1) EP0120303B1 (ja)
JP (1) JPS59155968A (ja)
DE (1) DE3485822T2 (ja)

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