JP3175665B2 - 不揮発性半導体記憶装置のデータ消去方法 - Google Patents
不揮発性半導体記憶装置のデータ消去方法Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置、特にフローティングゲートを備えるＥＥＰＲＯＭ
等の不揮発性半導体記憶装置における記憶情報（デー
タ）の消去方法に関する。
装置、特にフローティングゲートを備えるＥＥＰＲＯＭ
等の不揮発性半導体記憶装置における記憶情報（デー
タ）の消去方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、電源を切っ
ても書き込まれたデータが消滅しない半導体記憶装置で
あり、従来より種々研究開発がなされている。その中
で、ＥＰＲＯＭ（Electrical Programable Read Only M
emory ）及び、フラッシュメモリは、微細化に有利なメ
モリセル構造をしている為、デバイス高集積化ヒに適し
ている。特にフラッシュメモリは、電気的にデータを書
込み、電気的にデータを消去できる為、磁気媒体への置
き換え等の目的で注目を浴びている。このフラッシュメ
モリにデータを書き込むには、チャネルホットエレクト
ロン方式、又はＦ−Ｎ（Fowler-Nordheim ：ファウラ−
ノルドハイム）トンネリングを用い、フローティングゲ
ートに電子を注入する。一方、データ消去を行うには、
ソース−フローティングゲート間のＦ−Ｎトンネリング
現象により、フローティングゲートから電子を引き抜く
方法が知られている。
ても書き込まれたデータが消滅しない半導体記憶装置で
あり、従来より種々研究開発がなされている。その中
で、ＥＰＲＯＭ（Electrical Programable Read Only M
emory ）及び、フラッシュメモリは、微細化に有利なメ
モリセル構造をしている為、デバイス高集積化ヒに適し
ている。特にフラッシュメモリは、電気的にデータを書
込み、電気的にデータを消去できる為、磁気媒体への置
き換え等の目的で注目を浴びている。このフラッシュメ
モリにデータを書き込むには、チャネルホットエレクト
ロン方式、又はＦ−Ｎ（Fowler-Nordheim ：ファウラ−
ノルドハイム）トンネリングを用い、フローティングゲ
ートに電子を注入する。一方、データ消去を行うには、
ソース−フローティングゲート間のＦ−Ｎトンネリング
現象により、フローティングゲートから電子を引き抜く
方法が知られている。
【０００３】このようなデータ消去方法の中で、セルを
構成するＭＯＳ構造のセルソースに高電圧（例えば１２
Ｖ）を印加し、セルゲート（コントロールゲート）を接
地して、ソース−フローティングゲート間に高電界を発
生させ、Ｆ−Ｎトンネリングを起こさせる方法、いわゆ
るソース高電圧消去方法では、ソース側拡散層を高耐圧
構造に形成する必要があり、セルの微細化が困難である
という問題がある。
構成するＭＯＳ構造のセルソースに高電圧（例えば１２
Ｖ）を印加し、セルゲート（コントロールゲート）を接
地して、ソース−フローティングゲート間に高電界を発
生させ、Ｆ−Ｎトンネリングを起こさせる方法、いわゆ
るソース高電圧消去方法では、ソース側拡散層を高耐圧
構造に形成する必要があり、セルの微細化が困難である
という問題がある。
【０００４】そこで、ソース電位を低くした消去方法が
提案されている。図６は米国特許第５０７７６９１号明
細書に記載された技術であり、ここではメモリセルとし
て、Ｐ型シリコン基板１上にＮ型不純物拡散層であるソ
ース２とドレイン３を形成し、またソース−ドレイン間
のＰ型シリコン基板１上にゲート酸化膜４を介して、フ
ローティングゲート５が形成され、またこのフローティ
ングゲート５上にゲート間酸化膜６を介してコントロー
ルゲート（セルゲート）７が形成された構造をしてい
る。また、ソース拡散層２、ドレイン拡散層３、セルゲ
ート７、Ｐ型シリコン基板１はそれぞれ、ＶＳ，ＶＤ，
ＶＧ，Ｖｓｕｂの電圧端子が接続されている。
提案されている。図６は米国特許第５０７７６９１号明
細書に記載された技術であり、ここではメモリセルとし
て、Ｐ型シリコン基板１上にＮ型不純物拡散層であるソ
ース２とドレイン３を形成し、またソース−ドレイン間
のＰ型シリコン基板１上にゲート酸化膜４を介して、フ
ローティングゲート５が形成され、またこのフローティ
ングゲート５上にゲート間酸化膜６を介してコントロー
ルゲート（セルゲート）７が形成された構造をしてい
る。また、ソース拡散層２、ドレイン拡散層３、セルゲ
ート７、Ｐ型シリコン基板１はそれぞれ、ＶＳ，ＶＤ，
ＶＧ，Ｖｓｕｂの電圧端子が接続されている。
【０００５】このフラッシュメモリセルに対しては、Ｖ
Ｓに５Ｖ程度の電圧を、ＶＧに−１０Ｖ程度の負電圧を
それぞれ印加して、ソース−フローティングゲート間に
高電界を発生させ、Ｆ−Ｎトンネリングによる消去を実
現している。このときの動作電圧表を図７に示す。この
消去方法では、前記したソース高電圧消去方法に比べて
ソース端子に高電圧を印加しない為、ソース側拡散層構
造を高耐圧構造にする必要がなく、セルの微細化が容易
である。また、バンド間トンネリングによる高エネルギ
ーを持つホールの発生を減らすことができ、フローティ
ングゲート下のゲート酸化膜の信頼性を高めることが可
能になると言われている。
Ｓに５Ｖ程度の電圧を、ＶＧに−１０Ｖ程度の負電圧を
それぞれ印加して、ソース−フローティングゲート間に
高電界を発生させ、Ｆ−Ｎトンネリングによる消去を実
現している。このときの動作電圧表を図７に示す。この
消去方法では、前記したソース高電圧消去方法に比べて
ソース端子に高電圧を印加しない為、ソース側拡散層構
造を高耐圧構造にする必要がなく、セルの微細化が容易
である。また、バンド間トンネリングによる高エネルギ
ーを持つホールの発生を減らすことができ、フローティ
ングゲート下のゲート酸化膜の信頼性を高めることが可
能になると言われている。
【０００６】
【発明が解決しようとする課題】この改良された消去方
法では、ソース電圧が低下されているため、セルの微細
化には有効となる。しかしながら、ソース−フローティ
ングゲート間の電界が大きいため、フローティングゲー
ト内に電子が多く蓄えられている場合（書込み状態）で
は、ソース拡散層のチャネル近傍表面で、シリコンバン
ドが大きく曲がって、バンド間トンネリング電流が増大
するおそれがあり、前記したフローティングゲート下の
ゲート酸化膜の膜質劣化を完全に防止することは困難で
ある。この場合、バンド間トンネリング電流を低減する
為に、ソース側拡散層−基板間の電界緩和を目的にソー
ス拡散層を傾斜接合で形成することが考えられるが、こ
れではソース拡散層の面積が大きくなり、本来の目的で
あるセル微細化が困難となる。
法では、ソース電圧が低下されているため、セルの微細
化には有効となる。しかしながら、ソース−フローティ
ングゲート間の電界が大きいため、フローティングゲー
ト内に電子が多く蓄えられている場合（書込み状態）で
は、ソース拡散層のチャネル近傍表面で、シリコンバン
ドが大きく曲がって、バンド間トンネリング電流が増大
するおそれがあり、前記したフローティングゲート下の
ゲート酸化膜の膜質劣化を完全に防止することは困難で
ある。この場合、バンド間トンネリング電流を低減する
為に、ソース側拡散層−基板間の電界緩和を目的にソー
ス拡散層を傾斜接合で形成することが考えられるが、こ
れではソース拡散層の面積が大きくなり、本来の目的で
あるセル微細化が困難となる。
【０００７】本発明の目的は、不揮発性半導体記憶装置
のデータ消去方法において、消去時に発生する微少なバ
ンド間トンネリング電流の低減、さらにはこのバンド間
トンネリング電流によって発生するホットキャリアがフ
ローティングゲート下のゲート酸化膜を劣化させること
を防止し、セルの微細化を可能にする消去方法を提供す
ることにある。
のデータ消去方法において、消去時に発生する微少なバ
ンド間トンネリング電流の低減、さらにはこのバンド間
トンネリング電流によって発生するホットキャリアがフ
ローティングゲート下のゲート酸化膜を劣化させること
を防止し、セルの微細化を可能にする消去方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明のデータ消去方法
は、第１導電型半導体基板上に第２導電型ソース領域、
第２導電型ドレイン領域を有し、前記ソース領域とドレ
イン領域の間の前記第１導電型半導体基板上に第１絶縁
膜を介して、フローティングゲートを有し、前記フロー
ティングゲート上に第２絶縁膜を介してコントロールゲ
ート有する不揮発性半導体記憶装置のデータ消去方法に
おいて、前記ソース領域には接地電位に対して一極性の
所定電位を与え、前記コントロールゲートには前記接地
電位に対して反対極性の高電位を与え、かつ前記第１導
電型半導体基板には前記接地電位と前記一極性の所定電
位の間の電位を与えることを特徴とし、その際に前記第
１導電型半導体基板に前記電位を与えた後、ある時間の
経過後に前記ソース領域に前記電位を与え、さらに所定
の時間の経過後に前記コントロールゲートに前記電位を
与えることを特徴とする。
は、第１導電型半導体基板上に第２導電型ソース領域、
第２導電型ドレイン領域を有し、前記ソース領域とドレ
イン領域の間の前記第１導電型半導体基板上に第１絶縁
膜を介して、フローティングゲートを有し、前記フロー
ティングゲート上に第２絶縁膜を介してコントロールゲ
ート有する不揮発性半導体記憶装置のデータ消去方法に
おいて、前記ソース領域には接地電位に対して一極性の
所定電位を与え、前記コントロールゲートには前記接地
電位に対して反対極性の高電位を与え、かつ前記第１導
電型半導体基板には前記接地電位と前記一極性の所定電
位の間の電位を与えることを特徴とし、その際に前記第
１導電型半導体基板に前記電位を与えた後、ある時間の
経過後に前記ソース領域に前記電位を与え、さらに所定
の時間の経過後に前記コントロールゲートに前記電位を
与えることを特徴とする。
【０００９】また、本発明の他のデータ消去方法は、第
１導電型半導体基板上に第２導電型ウェル領域を有し、
前記第２導電型ウェル領域内に第１導電型ウェル領域を
有し、前記第１導電型ウェル領域内に第２導電型ソース
領域及び第２導電型ドレイン領域を有し、前記ソース領
域とドレイン領域の間の前記第１導電型ウェル上に第１
絶縁膜を介して、フローティングゲートを有し、前記フ
ローティングゲート上に第２絶縁膜を介してコントロー
ルゲートを有する不揮発性半導体記憶装置のデータ消去
方法において、前記ソース領域には接地電位に対して一
極性の所定の電位を与え、前記コントロールゲートには
前記接地電位に対して反対極性の高電位を与え、前記第
１導電型半導体基板には接地電位を与え、前記第２導電
型ウェル領域及び第１導電型ウェル領域には、それぞれ
前記接地電位と前記一極性の所定電位の間の電位を与え
ることを特徴とする。その際に、前記第１導電型半導体
基板に前記電位を与え、前記第２導電型ウェル領域に前
記電位を与えた後、ある時間の経過後に前記第２導電型
ソース領域に前記電位を与え、次にある時間の経過後に
前記第１導電型ウェル領域に前記電位を与え、次にある
時間の経過後に前記コントロールゲートに前記電位を与
える。あるいは、その際に、前記第１導電型半導体基板
に前記電位を与え、前記第２導電型ソース領域に前記電
位を与えた後、ある時間の経過後に前記第２導電型ウェ
ル領域に前記電位を与え、次にある時間の経過後に前記
第１導電型ウェル領域に前記電位を与え、次にある時間
の経過後に前記コントロールゲートに前記電位を与え
る。
１導電型半導体基板上に第２導電型ウェル領域を有し、
前記第２導電型ウェル領域内に第１導電型ウェル領域を
有し、前記第１導電型ウェル領域内に第２導電型ソース
領域及び第２導電型ドレイン領域を有し、前記ソース領
域とドレイン領域の間の前記第１導電型ウェル上に第１
絶縁膜を介して、フローティングゲートを有し、前記フ
ローティングゲート上に第２絶縁膜を介してコントロー
ルゲートを有する不揮発性半導体記憶装置のデータ消去
方法において、前記ソース領域には接地電位に対して一
極性の所定の電位を与え、前記コントロールゲートには
前記接地電位に対して反対極性の高電位を与え、前記第
１導電型半導体基板には接地電位を与え、前記第２導電
型ウェル領域及び第１導電型ウェル領域には、それぞれ
前記接地電位と前記一極性の所定電位の間の電位を与え
ることを特徴とする。その際に、前記第１導電型半導体
基板に前記電位を与え、前記第２導電型ウェル領域に前
記電位を与えた後、ある時間の経過後に前記第２導電型
ソース領域に前記電位を与え、次にある時間の経過後に
前記第１導電型ウェル領域に前記電位を与え、次にある
時間の経過後に前記コントロールゲートに前記電位を与
える。あるいは、その際に、前記第１導電型半導体基板
に前記電位を与え、前記第２導電型ソース領域に前記電
位を与えた後、ある時間の経過後に前記第２導電型ウェ
ル領域に前記電位を与え、次にある時間の経過後に前記
第１導電型ウェル領域に前記電位を与え、次にある時間
の経過後に前記コントロールゲートに前記電位を与え
る。
【００１０】本発明のデータ消去方法では、ソース拡散
層のチャネル近傍表面における、バンド間トンネリング
電流を低減できる為、バンド間トンネリング電流で発生
するホットキャリアが少なく、フローティングゲート下
のゲート酸化膜の劣化を防止できる。また、バンド間ト
ンネリング電流を低減する為に、ソース接合を傾斜構造
にする必要はなく、セルの微細化が可能となる。
層のチャネル近傍表面における、バンド間トンネリング
電流を低減できる為、バンド間トンネリング電流で発生
するホットキャリアが少なく、フローティングゲート下
のゲート酸化膜の劣化を防止できる。また、バンド間ト
ンネリング電流を低減する為に、ソース接合を傾斜構造
にする必要はなく、セルの微細化が可能となる。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の消去方法を説明する
為に、消去時の電圧状態を示したセル断面図である。同
図において、Ｐ型シリコン基板１上にＮウェル８が形成
され、さらにこのＮウェル８内にＰウェル９が形成され
ている。前記Ｐウェル９内のＰ型シリコン基板１上に
は、Ｎ型不純物拡散層からなるソース拡散層２とドレイ
ン拡散層３が形成されており、これらソース拡散層２と
ドレイン拡散層３の間の前記Ｐウェル９上に、厚さ１０
０Ａ程度のゲート酸化膜４を介して、厚さ１０００〜２
０００Å程度のポリシリコン膜からなるフローティング
ゲート５が形成されている。さらに、このフローティン
グゲート５上には、膜厚１５０〜２５０Å程度の酸化膜
もしくは酸化膜／窒化膜／酸化膜の積層構造からなるゲ
ート間酸化膜６を介して、コントロールゲート７が形成
されている。
参照して説明する。図１は本発明の消去方法を説明する
為に、消去時の電圧状態を示したセル断面図である。同
図において、Ｐ型シリコン基板１上にＮウェル８が形成
され、さらにこのＮウェル８内にＰウェル９が形成され
ている。前記Ｐウェル９内のＰ型シリコン基板１上に
は、Ｎ型不純物拡散層からなるソース拡散層２とドレイ
ン拡散層３が形成されており、これらソース拡散層２と
ドレイン拡散層３の間の前記Ｐウェル９上に、厚さ１０
０Ａ程度のゲート酸化膜４を介して、厚さ１０００〜２
０００Å程度のポリシリコン膜からなるフローティング
ゲート５が形成されている。さらに、このフローティン
グゲート５上には、膜厚１５０〜２５０Å程度の酸化膜
もしくは酸化膜／窒化膜／酸化膜の積層構造からなるゲ
ート間酸化膜６を介して、コントロールゲート７が形成
されている。
【００１２】次に、前記構成のセルに対するデータの読
み出し、書き込み、消去の各動作について説明する。図
４は前記各動作におけるソース電圧ＶＳ、ドレイン電圧
ＶＤ、ゲート電圧ＶＧ、Ｐウェル電圧Ｖｐｗ、Ｎウェル
電圧Ｖｎｗ、シリコン基板電圧Ｖｓｕｂを示す表であ
る。データ読み出し動作では、ドレイン端子に１Ｖ程度
の電圧を、セルゲートに５Ｖ程度の電圧を印加する。こ
のとき、ソース端子、Ｐウェル端子、Ｎウェル端子、基
板にはそれぞれ接地電位を与える。フローティングゲー
ト５に電子が蓄積されていない状態、すなわちデータの
消去状態では、セルのしきい値電圧が低く２Ｖ程度であ
る為、ドレイン電流が流れ、このドレイン電流をディジ
ット線に接続されたセンスアンプで検知し、データ
“０”と判別する。またフローティングゲート５に電子
が蓄積されているデータの書き込み状態では、セルのし
きい値電圧が高く８Ｖ程度である為、ドレイン電流が流
れず、データ“１”と判別する。
み出し、書き込み、消去の各動作について説明する。図
４は前記各動作におけるソース電圧ＶＳ、ドレイン電圧
ＶＤ、ゲート電圧ＶＧ、Ｐウェル電圧Ｖｐｗ、Ｎウェル
電圧Ｖｎｗ、シリコン基板電圧Ｖｓｕｂを示す表であ
る。データ読み出し動作では、ドレイン端子に１Ｖ程度
の電圧を、セルゲートに５Ｖ程度の電圧を印加する。こ
のとき、ソース端子、Ｐウェル端子、Ｎウェル端子、基
板にはそれぞれ接地電位を与える。フローティングゲー
ト５に電子が蓄積されていない状態、すなわちデータの
消去状態では、セルのしきい値電圧が低く２Ｖ程度であ
る為、ドレイン電流が流れ、このドレイン電流をディジ
ット線に接続されたセンスアンプで検知し、データ
“０”と判別する。またフローティングゲート５に電子
が蓄積されているデータの書き込み状態では、セルのし
きい値電圧が高く８Ｖ程度である為、ドレイン電流が流
れず、データ“１”と判別する。
【００１３】一方、データ書込み動作では、ドレイン端
子に５Ｖ程度の電圧を、セルゲートに１０Ｖ程度の電圧
をそれぞれ印加する。また、ソース端子、Ｐウェル端
子、Ｎウニル端子、基板には、それぞれ接地電位を与え
る。この電圧条件下では、チャネルを流れている電子が
ホットな状態になり、ゲート酸化膜４のポテンシヤルバ
リアを越えて、フローティングゲート５に注入され、セ
ルのしきい値電圧が増加し、書き込みが行われる。
子に５Ｖ程度の電圧を、セルゲートに１０Ｖ程度の電圧
をそれぞれ印加する。また、ソース端子、Ｐウェル端
子、Ｎウニル端子、基板には、それぞれ接地電位を与え
る。この電圧条件下では、チャネルを流れている電子が
ホットな状態になり、ゲート酸化膜４のポテンシヤルバ
リアを越えて、フローティングゲート５に注入され、セ
ルのしきい値電圧が増加し、書き込みが行われる。
【００１４】さらに、本発明が特徴とするデータ消去動
作では、ドレイン端子を開放して、セルゲートに−１０
Ｖ程度の負電圧を、ソース端子に５Ｖ程度の電圧をそれ
ぞれ印加するとともに、Ｐウェル端子、Ｎウェル端子に
１〜２Ｖ程度の電庄を印加する。また基板には接地電位
を与える。すなわち、セルゲートとソース端子に印加す
る電圧は前記した米国特許の技術と同じであるが、ここ
ではソース拡散層２と基板１との間に存在するＰウェル
９とＮウェル８にそれぞれ、ソース端子の電圧よりも低
く、基板電圧（接地電圧）よりも高い電圧を印加してい
る。これにより、ソース−フローティングゲート間に生
じる電界により、Ｆ−Ｎトンネリングによる消去を実現
している。
作では、ドレイン端子を開放して、セルゲートに−１０
Ｖ程度の負電圧を、ソース端子に５Ｖ程度の電圧をそれ
ぞれ印加するとともに、Ｐウェル端子、Ｎウェル端子に
１〜２Ｖ程度の電庄を印加する。また基板には接地電位
を与える。すなわち、セルゲートとソース端子に印加す
る電圧は前記した米国特許の技術と同じであるが、ここ
ではソース拡散層２と基板１との間に存在するＰウェル
９とＮウェル８にそれぞれ、ソース端子の電圧よりも低
く、基板電圧（接地電圧）よりも高い電圧を印加してい
る。これにより、ソース−フローティングゲート間に生
じる電界により、Ｆ−Ｎトンネリングによる消去を実現
している。
【００１５】このような消去方法では、Ｐウェル９とＮ
ウェル８に印加される電位によってソース拡散層２と基
板となる半導体層との間、すなわちソース２−Ｐウェル
９間の電位差が低減される為、ソース側チャネル近傍表
面での電界が弱められ、バンド間トンネリング電流を低
減できる。これにより、バンド間トンネリング電流で発
生するホットホールによるフローティングゲート５下の
ゲート酸化膜４の劣化を防ぎ、信頼性を向上することが
可能となる。また、バンド間トンネリング電流を低減す
る為に、ソース拡散層２を傾斜接合に構成してソース拡
散層２−基板１間の電界緩和を図る必要がなく、ドレイ
ン拡散層３とソース拡散層２を対称に殻計でき、セルの
チャンネル長方向の微細化が容易となる。さらに、フロ
ーティングゲートからソース拡散層へのＦ−Ｎトンネリ
ングによる電子の放出は、ソース拡散層とフローティン
グゲートとのオーバーラップ領域での電界で決まる為、
Ｐウェル電圧による影響が若干あるものの、Ｆ−Ｎトン
ネリング動作スピードつまり消去スピードは、それほど
影響はない。
ウェル８に印加される電位によってソース拡散層２と基
板となる半導体層との間、すなわちソース２−Ｐウェル
９間の電位差が低減される為、ソース側チャネル近傍表
面での電界が弱められ、バンド間トンネリング電流を低
減できる。これにより、バンド間トンネリング電流で発
生するホットホールによるフローティングゲート５下の
ゲート酸化膜４の劣化を防ぎ、信頼性を向上することが
可能となる。また、バンド間トンネリング電流を低減す
る為に、ソース拡散層２を傾斜接合に構成してソース拡
散層２−基板１間の電界緩和を図る必要がなく、ドレイ
ン拡散層３とソース拡散層２を対称に殻計でき、セルの
チャンネル長方向の微細化が容易となる。さらに、フロ
ーティングゲートからソース拡散層へのＦ−Ｎトンネリ
ングによる電子の放出は、ソース拡散層とフローティン
グゲートとのオーバーラップ領域での電界で決まる為、
Ｐウェル電圧による影響が若干あるものの、Ｆ−Ｎトン
ネリング動作スピードつまり消去スピードは、それほど
影響はない。
【００１６】次に消去時のソース電圧ＶＳ、Ｐウェル電
圧Ｖｐｗ、Ｎウェル電圧Ｖｎｗ、基板電圧Ｖｓｕｂ、セ
ルゲート電圧ＶＧの各電圧印加タイミングチャートを図
２に示す。先ず、Ｎウェルに１Ｖ程度の電圧Ｖｎｗを印
加した後、Ｎウェル容量によるＮウェル電位の立ち上が
りを考慮して、ある時間τｓをおいて、ソースにに５Ｖ
程度の電圧ＶＳを印加する。次に、ある時間τｐｗをお
いて、Ｐウェルに１Ｖ程度の電圧Ｖｐｗを印加した後、
Ｐウェル容量によるＰウェル電位の立ち上がりを考慮し
て、ある時間τｇをおいて、セルゲートに−１０Ｖ程度
の負電圧ＶＧを印加する。この状態においてソース拡散
層−フローティングゲート間のオーバーラップ間でのＦ
−Ｎトンネリングにより消去を行う。なお、これら電位
の立ち下げに関しては、図２に示すように前記した立ち
上げとは逆の順序で行う。
圧Ｖｐｗ、Ｎウェル電圧Ｖｎｗ、基板電圧Ｖｓｕｂ、セ
ルゲート電圧ＶＧの各電圧印加タイミングチャートを図
２に示す。先ず、Ｎウェルに１Ｖ程度の電圧Ｖｎｗを印
加した後、Ｎウェル容量によるＮウェル電位の立ち上が
りを考慮して、ある時間τｓをおいて、ソースにに５Ｖ
程度の電圧ＶＳを印加する。次に、ある時間τｐｗをお
いて、Ｐウェルに１Ｖ程度の電圧Ｖｐｗを印加した後、
Ｐウェル容量によるＰウェル電位の立ち上がりを考慮し
て、ある時間τｇをおいて、セルゲートに−１０Ｖ程度
の負電圧ＶＧを印加する。この状態においてソース拡散
層−フローティングゲート間のオーバーラップ間でのＦ
−Ｎトンネリングにより消去を行う。なお、これら電位
の立ち下げに関しては、図２に示すように前記した立ち
上げとは逆の順序で行う。
【００１７】また、前記した各電圧の印加のタイミング
に際しては、図３に示す制御も可能である。ここでは、
Ｐェル電圧Ｖｐｗの立ち下がりをセルゲート電圧ＶＧの
立ち下がり前に行うことを特徴としている。すなわち、
消去時の電圧の立ち上がりタイミングは、前記実施形態
と同じなので省略する。一方、電圧の立ち下がり方法
は、まずソース電圧ＶＳ、セルゲート電圧ＶＧが印加さ
れている状態で、Ｐウェル電圧Ｖｐｗを立ち下げる。次
に、Ｎウェル電圧Ｖｎｗを立ち下げた後、ある時間τｇ
２’おいて、セルゲート電圧ＶＧを立ち下げる。次に、
ある時間τｓ２’をおいて、ソース電圧ＶＳを立ち下げ
る。このように立ち下げることにより、Ｎウェル、Ｐウ
ェルの立ち下がり時間による消去時間の増加を防ぐこと
ができる。また、バンド間トンネリング電流は、消去初
期の状態が一番多い為、ある程度消去が進んだ状態で
は、Ｎウェル電位、Ｐウェル電位を下げたとしても、バ
ンド間トンネリング電圧の発生はない。この場合のＮウ
ェル電圧Ｖｎｗの立ち下げは、ソース電圧ＶＳ、もしく
はセルゲート電圧ＶＧの立ち下げの後に行っても効果は
十分に得られるのは言うまでもない。
に際しては、図３に示す制御も可能である。ここでは、
Ｐェル電圧Ｖｐｗの立ち下がりをセルゲート電圧ＶＧの
立ち下がり前に行うことを特徴としている。すなわち、
消去時の電圧の立ち上がりタイミングは、前記実施形態
と同じなので省略する。一方、電圧の立ち下がり方法
は、まずソース電圧ＶＳ、セルゲート電圧ＶＧが印加さ
れている状態で、Ｐウェル電圧Ｖｐｗを立ち下げる。次
に、Ｎウェル電圧Ｖｎｗを立ち下げた後、ある時間τｇ
２’おいて、セルゲート電圧ＶＧを立ち下げる。次に、
ある時間τｓ２’をおいて、ソース電圧ＶＳを立ち下げ
る。このように立ち下げることにより、Ｎウェル、Ｐウ
ェルの立ち下がり時間による消去時間の増加を防ぐこと
ができる。また、バンド間トンネリング電流は、消去初
期の状態が一番多い為、ある程度消去が進んだ状態で
は、Ｎウェル電位、Ｐウェル電位を下げたとしても、バ
ンド間トンネリング電圧の発生はない。この場合のＮウ
ェル電圧Ｖｎｗの立ち下げは、ソース電圧ＶＳ、もしく
はセルゲート電圧ＶＧの立ち下げの後に行っても効果は
十分に得られるのは言うまでもない。
【００１８】ここで、前記実施形態は、Ｐ型半導体基板
にＮウェルとＰウェルを有し、このＰウェルにＮ型のソ
ース領域とドレイン領域を形成した半導体記憶装置に本
発明を適用しているが、図５に示すようにＮウェルやＰ
ウェルが存在せず、半導体基板１にソース拡散層２とド
レイン拡散層３が形成されている半導体記憶装置につい
ても本発明を適用することができる。この場合には、半
導体基板１に接地電位とソース電位の間の電位を印加す
ればよい。また、その際の半導体基板１に対する電位の
印加タイミングは、図２，図３に示したＮウェルへの電
位印加のタイミングに置き換えればよい。
にＮウェルとＰウェルを有し、このＰウェルにＮ型のソ
ース領域とドレイン領域を形成した半導体記憶装置に本
発明を適用しているが、図５に示すようにＮウェルやＰ
ウェルが存在せず、半導体基板１にソース拡散層２とド
レイン拡散層３が形成されている半導体記憶装置につい
ても本発明を適用することができる。この場合には、半
導体基板１に接地電位とソース電位の間の電位を印加す
ればよい。また、その際の半導体基板１に対する電位の
印加タイミングは、図２，図３に示したＮウェルへの電
位印加のタイミングに置き換えればよい。
【００１９】また、詳細な説明は省略するが、本発明で
は、Ｐ型半導体基板に所要電位を与えた後に、Ｎ型ソー
ス領域に所要電位を与え、ある時間の経過後にＮ型ウェ
ルに前記電位を与え、次にある時間の経過後にＰ型ウェ
ルに所要電位を与え、さらにある時間の経過後にコント
ロールゲートに所要電位を与えるタイミングで電位を印
加するようにしてもよい。
は、Ｐ型半導体基板に所要電位を与えた後に、Ｎ型ソー
ス領域に所要電位を与え、ある時間の経過後にＮ型ウェ
ルに前記電位を与え、次にある時間の経過後にＰ型ウェ
ルに所要電位を与え、さらにある時間の経過後にコント
ロールゲートに所要電位を与えるタイミングで電位を印
加するようにしてもよい。
【００２０】なお、前記実施形態においては、Ｎチャネ
ルＭＯＳ構造のフラッシュメモリに本発明を適用してい
るが、ＰチャネルＭＯＳ構造のフラッシュメモリを構成
する場合にも本発明を同様に適用することが可能であ
る。ただし、この場合には、ソース、ゲート及び各ウェ
ルに印加する電圧の極性が逆の関係になることは言うま
でもない。
ルＭＯＳ構造のフラッシュメモリに本発明を適用してい
るが、ＰチャネルＭＯＳ構造のフラッシュメモリを構成
する場合にも本発明を同様に適用することが可能であ
る。ただし、この場合には、ソース、ゲート及び各ウェ
ルに印加する電圧の極性が逆の関係になることは言うま
でもない。
【００２１】
【発明の効果】以上説明したように本発明は、ソースと
ゲートに所定の電位を印加して消去を行う際に、半導体
基板あるいはウェルにソースと接地との間の電位を印加
し、さらにこれら電位の印加を所定の順序で印加するこ
とにより、消去時間の増加を防いでの消去が実現できる
とともに、ソース拡散層近傍でのバンド間トンネリング
電流を減らすことができ、このバンド間トンネリング電
流で発生するホットキャリアによるフローティングゲー
ト下酸化膜の劣化を防ぎ、信頼性を向上することができ
る。また、これにより、バンド間トンネリング電流低減
を目的とするためにソース側拡散層−基板間の電界緩和
を行うべくソース拡散層を傾斜接合の構成とする必要が
ないため、ドレイン、ソース拡散層を対称に殻計でき、
セルのチャンネル長方向の微細化が容易となる。
ゲートに所定の電位を印加して消去を行う際に、半導体
基板あるいはウェルにソースと接地との間の電位を印加
し、さらにこれら電位の印加を所定の順序で印加するこ
とにより、消去時間の増加を防いでの消去が実現できる
とともに、ソース拡散層近傍でのバンド間トンネリング
電流を減らすことができ、このバンド間トンネリング電
流で発生するホットキャリアによるフローティングゲー
ト下酸化膜の劣化を防ぎ、信頼性を向上することができ
る。また、これにより、バンド間トンネリング電流低減
を目的とするためにソース側拡散層−基板間の電界緩和
を行うべくソース拡散層を傾斜接合の構成とする必要が
ないため、ドレイン、ソース拡散層を対称に殻計でき、
セルのチャンネル長方向の微細化が容易となる。
【図１】本発明が適用されるフラッシュメモリの模式的
な断面図である。
な断面図である。
【図２】本発明の第１の実施形態における印加電圧のタ
イミング図である。
イミング図である。
【図３】本発明の第２の実施形態における印加電圧のタ
イミング図である。
イミング図である。
【図４】本発明の第１及び第２の実施形態における各部
の印加電圧を示す図である。
の印加電圧を示す図である。
【図５】本発明が適用されるフラッシュメモリの他の構
成の模式的な断面図である。
成の模式的な断面図である。
【図６】従来の消去方法を説明するためのフラッシュメ
モリの模式的な断面図である。
モリの模式的な断面図である。
【図７】図６におけるデータ消去方法の各部の印加電圧
を示す図である。
を示す図である。
１ Ｐ型シリコン基板 ２ ソース拡散層 ３ ドレイン拡散層 ４ ゲート酸化膜 ５ フローティングゲート ６ ゲート間酸化膜 ７ コントロールゲート ８ Ｎウェル ９ Ｐウェル
Claims (5)
- 【請求項１】 第１導電型半導体基板上に第２導電型ソ
ース領域、第２導電型ドレイン領域を有し、前記ソース
領域とドレイン領域の間の前記第１導電型半導体基板上
に第１絶縁膜を介して、フローティングゲートを有し、
前記フローティングゲート上に第２絶縁膜を介してコン
トロールゲート有する不揮発性半導体記憶装置のデータ
消去方法において、前記ソース領域には接地電位に対し
て一極性の所定電位を与え、前記コントロールゲートに
は前記接地電位に対して反対極性の高電位を与え、かつ
前記第１導電型半導体基板には前記接地電位と前記一極
性の所定電位の間の電位を与えることを特徴とし、その
際に前記第１導電型半導体基板に前記電位を与えた後、
ある時間の経過後に前記ソース領域に前記電位を与え、
さらに所定の時間の経過後に前記コントロールゲートに
前記電位を与えることを特徴とする不揮発性半導体記憶
装置のデータ消去方法。 - 【請求項２】 前記第１導電型がＰ導電型であり、前記
第２導電型がＮ導電型である不揮発半導体記憶装置のデ
ータ消去方法において、前記ソース領域に接地電位より
も高い正の電位を与え、前記コントロールゲートに接地
電位よりも低い負の電位を与え、前記半導体基板に接地
電位よりも高く、前記ソース領域に与えた電位よりも低
い正の電位を与えることを特徴とする請求項１に記載の
不揮発性半導体記憶装置のデータ消去方法。 - 【請求項３】 第１導電型半導体基板上に第２導電型ウ
ェル領域を有し、前記第２導電型ウェル領域内に第１導
電型ウェル領域を有し、前記第１導電型ウェル領域内に
第２導電型ソース領域及び第２導電型ドレイン領域を有
し、前記ソース領域とドレイン領域の間の前記第１導電
型ウェル領域上に第１絶縁膜を介して、フローティング
ゲートを有し、前記フローティングゲート上に第２絶縁
膜を介してコントロールゲートを有する不揮発性半導体
記憶装置のデータ消去方法において、前記ソース領域に
は接地電位に対して一極性の所定の電位を与え、前記コ
ントロールゲートには前記接地電位に対して反対極性の
高電位を与え、前記第１導電型半導体基板には接地電位
を与え、前記第２導電型ウェル領域及び第１導電型ウェ
ル領域には、それぞれ前記接地電位と前記一極性の所定
電位の間の電位を与えることを特徴とし、その際に、前
記第１導電型半導体基板に前記電位を与え 、前記第２導
電型ウェル領域に前記電位を与えた後、ある時間の経過
後に前記第２導電型ソース領域に前記電位を与え、次に
ある時間の経過後に前記第１導電型ウェル領域に前記電
位を与え、次にある時間の経過後に前記コントロールゲ
ートに前記電位を与えることを特徴とする不揮発性半導
体記憶装置のデータ消去方法。 - 【請求項４】 第１導電型半導体基板上に第２導電型ウ
ェル領域を有し、前記第２導電型ウェル領域内に第１導
電型ウェル領域を有し、前記第１導電型ウェル領域内に
第２導電型ソース領域及び第２導電型ドレイン領域を有
し、前記ソース領域とドレイン領域の間の前記第１導電
型ウェル領域上に第１絶縁膜を介して、フローティング
ゲートを有し、前記フローティングゲート上に第２絶縁
膜を介してコントロールゲートを有する不揮発性半導体
記憶装置のデータ消去方法において、前記ソース領域に
は接地電位に対して一極性の所定の電位を与え、前記コ
ントロールゲートには前記接地電位に対して反対極性の
高電位を与え、前記第１導電型半導体基板には接地電位
を与え、前記第２導電型ウェル領域及び第１導電型ウェ
ル領域には、それぞれ前記接地電位と前記一極性の所定
電位の間の電位を与えることを特徴とし、その際に、前
記第１導電型半導体基板に前記電位を与え、前記第２導
電型ソース領域に前記電位を与えた後、ある時間の経過
後に前記第２導電型ウェル領域に前記電位を与え、次に
ある時間の経過後に前記第１導電型ウェル領域に前記電
位を与え、次にある時間の経過後に前記コントロールゲ
ートに前記電位を与えることを特徴とする不揮発性半導
体記憶装置のデータ消去方法。 - 【請求項５】 前記第１導電型がＰ導電型であり、前記
第２導電型がＮ導電型である不揮発半導体記憶装置のデ
ータ消去方法において、前記ソース領域に接地電位より
も高い正の電位を与え、前記コントロールゲートに接地
電位よりも低い負の電位を与え、前記半導体基板に接地
電位を与え、前記Ｐウェル領域及びＮウェル領域にはそ
れぞれ前記接地電位よりも高く、前記ソース領域に与え
た電位よりも低い正の電位を与えることを特徴とする請
求項３または４に記載の不揮発性半導体記憶装置のデー
タ消去方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29188897A JP3175665B2 (ja) | 1997-10-24 | 1997-10-24 | 不揮発性半導体記憶装置のデータ消去方法 |
| US09/153,610 US5991205A (en) | 1997-10-24 | 1998-09-15 | Method of erasing data in nonvolatile semiconductor memory devices |
| KR1019980044465A KR100324191B1 (ko) | 1997-10-24 | 1998-10-23 | 비휘발성반도체기억장치내에서의데이터소거방법 |
| CNB981201997A CN1199189C (zh) | 1997-10-24 | 1998-10-23 | 在非易失性半导体存储器件中擦除数据的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29188897A JP3175665B2 (ja) | 1997-10-24 | 1997-10-24 | 不揮発性半導体記憶装置のデータ消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126494A JPH11126494A (ja) | 1999-05-11 |
| JP3175665B2 true JP3175665B2 (ja) | 2001-06-11 |
Family
ID=17774758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29188897A Expired - Fee Related JP3175665B2 (ja) | 1997-10-24 | 1997-10-24 | 不揮発性半導体記憶装置のデータ消去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5991205A (ja) |
| JP (1) | JP3175665B2 (ja) |
| KR (1) | KR100324191B1 (ja) |
| CN (1) | CN1199189C (ja) |
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|---|---|---|---|---|
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| US6188609B1 (en) * | 1999-05-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Ramped or stepped gate channel erase for flash memory application |
| KR100418718B1 (ko) * | 2000-06-29 | 2004-02-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 소거 방법 |
| US6331954B1 (en) * | 2001-06-28 | 2001-12-18 | Advanced Micro Devices, Inc. | Determination of misalignment for floating gates near a gate stack bending point in array of flash memory cells |
| KR100454117B1 (ko) * | 2001-10-22 | 2004-10-26 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법 |
| KR100474200B1 (ko) * | 2002-07-18 | 2005-03-10 | 주식회사 하이닉스반도체 | 플래시 메모리의 로우 디코더 및 이를 이용한 플래시메모리 셀의 소거 방법 |
| KR20040008526A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 소거 방법 |
| US7659539B2 (en) * | 2003-06-26 | 2010-02-09 | Mears Technologies, Inc. | Semiconductor device including a floating gate memory cell with a superlattice channel |
| KR100653718B1 (ko) * | 2005-08-09 | 2006-12-05 | 삼성전자주식회사 | 반도체소자의 소거 방법들 |
| JP5114894B2 (ja) * | 2006-08-31 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置の試験方法及びその半導体記憶装置 |
| CN106158874B (zh) * | 2015-04-15 | 2019-08-30 | 亿而得微电子股份有限公司 | 降低电压差的eeprom的操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| EP0961289B1 (en) * | 1991-12-09 | 2002-10-02 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| JP3152762B2 (ja) * | 1992-10-06 | 2001-04-03 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP2839819B2 (ja) * | 1993-05-28 | 1998-12-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3544743B2 (ja) * | 1995-04-17 | 2004-07-21 | 株式会社東芝 | 半導体記憶装置 |
| US5790460A (en) * | 1997-05-12 | 1998-08-04 | Eon Silicon Devices, Inc. | Method of erasing a flash EEPROM memory |
| US5838618A (en) * | 1997-09-11 | 1998-11-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Bi-modal erase method for eliminating cycling-induced flash EEPROM cell write/erase threshold closure |
-
1997
- 1997-10-24 JP JP29188897A patent/JP3175665B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-15 US US09/153,610 patent/US5991205A/en not_active Expired - Lifetime
- 1998-10-23 CN CNB981201997A patent/CN1199189C/zh not_active Expired - Fee Related
- 1998-10-23 KR KR1019980044465A patent/KR100324191B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990037312A (ko) | 1999-05-25 |
| JPH11126494A (ja) | 1999-05-11 |
| US5991205A (en) | 1999-11-23 |
| KR100324191B1 (ko) | 2002-06-20 |
| CN1199189C (zh) | 2005-04-27 |
| CN1215894A (zh) | 1999-05-05 |
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