CN106158874B - 降低电压差的eeprom的操作方法 - Google Patents
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- 238000011017 operating method Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 239000004065 semiconductor Substances 0.000 claims abstract description 115
- 239000000725 suspension Substances 0.000 claims description 17
- 230000005611 electricity Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 230000015654 memory Effects 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
本发明公开了一种降低电压差的EEPROM的操作方法，其在一半导体基板上设置有至少一晶体管结构，且晶体管结构具有第一导电闸极，本发明利用离子植入方式于第一导电闸极与源极和汲极交界处的半导体基板内或源极和汲极的离子掺杂区内进一步植入同型离子，以增加该区域内的离子浓度，以降低写入及擦除的电压差，并对应提出降低电压差的操作方法。本发明除了可以应用于单闸极晶体管结构之外，还可以应用于具有浮接闸极结构的EEPROM。
Description
技术领域
本发明涉及一种EEPROM技术，特别是关于一种利用增加离子植入浓度的方式来降低电压差的EEPROM的操作方法。
背景技术
在计算机信息产品发达的今天，带电可擦可编程只读存储器(ElectricallyErasable Programmable Read Only Memory，EEPROM)以及闪存(Flash)等非挥发性内存都是一种可以通过电子方式多次写入的半导体储存装置，只需特定电压来擦除内存内的数据，以便写入新的数据，且在电源关掉后数据并不会消失，所以被广泛使用于各式电子产品上。
由于非挥发性内存为可程序化的，其利用储存电荷来改变内存中晶体管的闸极电压，或不储存电荷以留下原内存中的晶体管的闸极电压。擦除操作则是将储存在非挥发性内存中的电荷移除，使得非挥发性内存回到原内存中的晶体管的闸极电压。对于目前的非挥发内存，擦除时都需要高电压差，此将会造成面积的增加以及制作过程的复杂度增加。
有鉴于此，本发明针对上述现有技术的缺失，特别提出一种低电流低电压差的EEPROM，以及此内存架构的操作方法。
发明内容
本发明的主要目的在于提供一种降低电压差的EEPROM的操作方法，其利用增加离子植入浓度的方式来增加晶体管或是基板与闸极之间的电场，以降低擦除或写入的电压差，并可利用本发明提供的操作方法，同时达到对大量存储单元进行擦除及写入的目的。
本发明的另一目的在于提供一种低电压差的EEPROM的操作方法，其通过源极/汲极对闸极的电压差，或是通过基板/井对闸极的电压差，达到低电流的写入或擦除目的。
为达到上述目的，本发明提出一种降低电压差的EEPROM，主要包括有一半导体基板，其上设置有至少一晶体管结构，此晶体管结构包括有一位于半导体基板表面的第一介电层，一设置于第一介电层上的第一导电闸极，以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区分别位于半导体基板内且位于第一导电闸极的两侧，以分别作为源极和汲极；其中，本发明利用离子植入方式于第一导电闸极与源极和汲极交界处的半导体基板内或第一离子掺杂区内进一步植入同型离子，以增加离子浓度并降低写入及擦除的电压差。
当然，除了上述单闸极晶体管结构之外，本发明亦适用于浮接闸极结构，因此除了前述晶体管结构之外，还包括一电容结构，该电容结构位于半导体基板表面且与此晶体管相隔离，此电容结构包含有一位于半导体基板内的第二离子掺杂区，一位于第二离子掺杂区表面的第二介电层，以及一迭设于第二介电层上的第二导电闸极，且第二导电闸极电性连接第一导电闸极，以作为单浮接闸极。
承上，不管是单闸极晶体管结构还是浮接闸极结构，其中植入同型离子可增加半导体基板内或第一离子掺杂区内的离子浓度的至原有浓度的1至10倍。
其中，本发明中的上述晶体管结构为N型晶体管时，第一离子掺杂区或第二离子掺杂区为N型掺杂区，且半导体基板为P型半导体基板或具有P型井的半导体基板。当上述晶体管结构为P型晶体管时，第一离子掺杂区或第二离子掺杂区为P型掺杂区，且半导体基板为N型半导体基板或具有N型井的半导体基板。
在本发明的一实施例中，该晶体管结构为N型晶体管时，该第一离子掺杂区及该第二离子掺杂区为N型掺杂区，且该半导体基板为P型半导体基板或具有P型井的半导体基板；以及该晶体管结构为P型晶体管时，该第一离子掺杂区及该第二离子掺杂区为P型掺杂区，且该半导体基板为N型半导体基板或具有N型井的半导体基板。
在本发明的一实施例中，该晶体管结构中的该第一介电层与该第二导电闸极的两个侧壁还设有间隔物。
在本发明的一实施例中，于该第一导电闸极与该源极和汲极交界处的该第一离子掺杂区内再植入同型离子，并于该间隔物形成前先进行该离子植入，以增加该第一离子掺杂区的浓度。
在本发明的一实施例中，该第一导电闸极由下而上还依序包括一浮接闸极、一控制介电层以及一控制闸极，该浮接闸极、该控制介电层以及该控制闸极分别迭设于该第一介电层上。
在本发明的一实施例中，该第一离子掺杂区内再植入同型离子而增加其离子浓度的目的为施加电压差于该晶体管结构与该第一导电闸极，以进行写入或擦除。
在本发明的一实施例中，该第一离子掺杂区内再植入同型离子而增加其离子浓度的目的为施加电压差于该晶体管结构与该单浮接闸极，以进行写入或擦除。
在本发明的一实施例中，该半导体基板内再植入同型离子而增加其离子浓度的目的为施加电压差于该半导体基板与该第一导电闸极，以进行写入或擦除。
在本发明的一实施例中，该半导体基板内再植入同型离子而增加其离子浓度的目的为施加电压差于该半导体基板与该单浮接闸极，以进行写入或擦除。
在本发明的一实施例中，该晶体管结构为金属氧化半场效晶体管。
在本发明的一实施例中，该第一掺杂区还包含一轻掺杂汲极。
不管是单闸极结构还是浮接闸极结构，由于增加离子浓度的区域不同以及晶体管的类型不同，对应有不同的操作方法。
为达到上述目的，本发明还提供了一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一N型晶体管结构，该N型晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该源极和汲极交界处的该第一离子掺杂区内进一步植入同型离子，以增加离子浓度，该操作方法包括以下步骤：于该第一导电闸极、源极、汲极及半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。
在本发明的一实施例中，该EEPROM还包含有一电容结构，该电容结构位于该半导体基板表面且与该至少一N型晶体管结构相隔离，该电容结构包括一位于该半导体基板内的第二离子掺杂区，以及一电性连接该第一导电闸极的第二导电闸极，该第二导电闸极作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
为达到上述目的，本发明还提供了一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一P型晶体管结构，该P型晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该源极和汲极交界处的该第一离子掺杂区内进一步植入同型离子，以增加离子浓度，该操作方法包括以下步骤：于该第一导电闸极、源极、汲极及半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V以上；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
在本发明的一实施例中，该EEPROM进一步包含有一电容结构，该电容结构位于该半导体基板表面且与该至少一P型晶体管结构相隔离，该电容结构包括有一位于该半导体基板内的第二离子掺杂区，以及一电性连接该第一导电闸极的第二导电闸极，以作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
为达到上述目的，本发明还提供了一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一晶体管结构，该晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该源极和汲极交界处的该半导体基板内进一步植入同型离子，以增加其离子浓度，该操作方法包括以下步骤：于该第一导电闸极或、源极、汲极及半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：
当该晶体管结构为N型晶体管时：于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。
当该晶体管结构为P型晶体管时：于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V以上；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
在本发明的一实施例中，该EEPROM还包含：
一电容结构，该电容结构位于该半导体基板表面且与该至少一晶体管结构相隔离，该电容结构包括有一位于该半导体基板内的第二离子掺杂区；以及
一第二导电闸极，该第二导电闸极电性连接该第一导电闸极，以作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
在本发明的一实施例中，该晶体管结构为该N型晶体管时，该第一离子掺杂区为N型掺杂区，且该半导体基板为P型半导体基板或具有P型井的半导体基板；以及该晶体管结构为该P型晶体管时，该第一离子掺杂区为P型掺杂区，且该半导体基板为N型半导体基板或具有N型井的半导体基板。
在本发明的一实施例中，该晶体管结构为该N型晶体管时，该第一离子掺杂区及该第二离子掺杂区为N型掺杂区，且该半导体基板为P型半导体基板或具有P型井的半导体基板；以及该晶体管结构为该P型晶体管时，该第一离子掺杂区及该第二离子掺杂区为P型掺杂区，且该半导体基板为N型半导体基板或具有N型井的半导体基板。
下面具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容及其所达成的功效。
附图说明
图1(a)为本发明于第一离子掺杂区(源/汲极)内再进行离子植入的结构示意图；
图1(b)为本发明于半导体基板内再进行离子植入的结构示意图；
图2为本发明具有N型晶体管且为单闸极结构的单个存储单元结构示意图；
图3为本发明具有N型晶体管且为单浮接闸极结构的单个存储单元结构示意图；
图4为本发明具有P型晶体管且为单闸极结构的单个存储单元结构示意图；
图5为本发明具有P型晶体管且为单浮接闸极结构的单个存储单元结构示意图。
附图标记说明：10-半导体基板；12-晶体管结构；14-第一介电层；16-第一导电闸极；18-源极；20-汲极；22-离子；30-P型半导体基板；32-N型晶体管；320-第一介电层；322-第一导电闸极；3221-浮接闸极；3222-控制介电层；3223-控制闸极；324-源极；326-汲极；34-N型井电容；340-N型井；342-第二介电层；344-第二导电闸极；36-隔离元件；38-单浮接闸极；40-N型半导体基板；42-P型晶体管；420-第一介电层；422-第一导电闸极；4221-浮接闸极；4222-控制介电层；4223-控制闸极；424-源极；426-汲极；44-P型井电容；440-P型井；442-第二介电层；444-第二导电闸极；46-隔离元件；48-单浮接闸极。
具体实施方式
本发明主要提供一种降低电压差的EEPROM及其操作方法，其利用增加离子植入浓度的方式来增加晶体管或是基板与闸极之间的电场，以降低擦除或写入的电压差，并可利用本发明提供的操作方法，同时施加操作电压于所有存储单元连接的闸极、源极及汲极，以达到对大量存储单元进行擦除及写入的目的。
如图1(a)图及图1(b)图所示，本发明提出的EEPROM主要包括有：一半导体基板10，并有至少一形成于半导体基板10上的晶体管结构，此晶体管结构12包括有一第一介电层14，第一介电层14位于半导体基板10的表面，第一介电层14上设有一第一导电闸极16，另有至少两个第一离子掺杂区18、20，至少两个第一离子掺杂区18、20分别位于半导体基板10内且位于第一导电闸极16的两侧，以分别作为源极18和汲极20。其中，本发明可通过源极/汲极对闸极的电压差，或是通过基板/井对闸极的电压差，来让电子穿过介电层(氧化层)，以达到低电流写入或擦除的目的。因此，增加离子植入浓度的方式有两种，一种如图1(a)所示，利用离子植入方式于第一导电闸极16与源极18和汲极20交界处的第一离子掺杂区18、20内再植入同型离子22，亦即第一离子掺杂区18、20为P型，则植入P型离子22，为N型就植入N型离子22，以增加其离子浓度，将增加第一离子掺杂区18、20内的离子浓度为原有浓度的1至10倍，以便于施加电压差于晶体管结构与第一导电闸极，以进行写入或擦除，并藉此降低写入及擦除的电压差。另一种则如图1(b)所示，利用离子植入方式于第一导电闸极16与源极18和汲极20交界处的半导体基板10内再植入同型离子22，亦即半导体基板为P型，则植入P型离子22，为N型就植入N型离子22，以增加其离子浓度，同样地将增加半导体基板10内的离子浓度为原有浓度的1至10倍，以便于施加电压差于半导体基板与第一导电闸极，以进行写入或擦除。
续上，在晶体管结构的第一介电层与第二导电闸极的两个侧壁还设有间隔物(Spacer)(图中未示)，且于第一导电闸极16与源极18和汲极20交界处的第一离子掺杂区内植入的同型离子于此间隔物形成前先进行该离子植入，以增加此掺杂区的浓度，而此第一离子掺杂区18、20还具有一轻掺杂汲极(LDD)，此时，较佳的掺杂位置则为此轻掺杂汲极(LDD)区域。
其中，除了上述单闸极结构之外，本发明利用上述两种结构增加离子浓度的方式亦适用于单浮接闸极结构，差别仅在于，若为单浮接闸极结构，则本发明更进一步包含一电容结构，使电容结构的第二导电闸极电性连接第一导电闸极，以作为单浮接闸极。详细的各种结构应用与操作方法，将依序说明如后。
首先，如图2所示，EEPROM中的单个存储单元结构包括一P型半导体基板30，亦可为具有P型井的半导体基板，在此以P型半导体基板30为例，于P型半导体基板30上设置有一N型晶体管32，例如N型金氧半场效晶体管(MOSFET)，此N型晶体管包含有一位于P型半导体基板30表面上的第一介电层320，一迭设于第一介电层320上方的第一导电闸极322，以及两个位于P型半导体基板30内的N型离子掺杂区，以分别作为其源极324及汲极326，在源极324和汲极326之间形成有一通道；其中第一导电闸极322由下而上更依序包括一浮接闸极3221、一控制介电层3222以及一控制闸极3223，浮接闸极3221、控制介电层3222以及控制闸极3223分别迭设于第一介电层320上，此即为单闸极结构。
其次，如图3所示，EEPROM中的单个存储单元结构包括一P型半导体基板30，其上设置有一N型晶体管32及一N型井(N-well)电容34，二者之间以隔离元件36分隔。N型晶体管32，例如N型金氧半场效晶体管(MOSFET)，其包含有一位于P型半导体基板30表面上的第一介电层320，一迭设于第一介电层320上方的第一导电闸极322，以及两个位于P型半导体基板30内的N型离子掺杂区，以分别作为其源极324及汲极326，在源极324和汲极326之间形成一通道。N型井电容34包含一位于P型半导体基板30内的第二离子掺杂区，作为N型井340，一位于N型井340表面的第二介电层342，且于第二介电层342上设置有一第二导电闸极344，以形成顶板-介电层-底板的电容结构。N型晶体管32中的第一导电闸极322和N型井电容34中的第二导电闸极344形成电性连接且以该隔离元件36隔离，以形成一单浮接闸极(floatinggate)38结构。
如图2及图3所示的存储单元结构，当此EEPROM皆具有N型晶体管32，且于靠近第一导电闸极322交界处的源极324和汲极326的离子掺杂区内还植入有同型的N型离子，以藉此增加其离子浓度，例如1～10倍，此时，本发明提供的操作方法包括以下步骤：于第一导电闸极322或单浮接闸极38、源极324、汲极326及P型半导体基板30分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：N型晶体管于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。P型晶体管于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V以上；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
承上，如图2及图3所示，当此EEPROM皆具有N型晶体管32，且于靠近第一导电闸极322与源极324和汲极326交界处的P型半导体基板30内还植入有同型的P型离子，以增加其离子浓度，例如1～10倍，此时，本发明提供的操作方法包括以下步骤：于第一导电闸极322或单浮接闸极38、源极324、汲极326及P型半导体基板30分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：N型晶体管于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。P型晶体管于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V以上；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
如图4所示，EEPROM中的单个存储单元结构包括一N型半导体基板40，亦可为具有N型井的半导体基板，在此以N型半导体基板40为例，于N型半导体基板40上设置有一P型晶体管42，例如P型金氧半场效晶体管(MOSFET)，此P型晶体管包含有一位于N型半导体基板40表面上的第一介电层420，一迭设于第一介电层420上方的第一导电闸极422，以及两个位于N型半导体基板40内的P型离子掺杂区，以分别作为其源极424及汲极426，在源极424和汲极426之间形成有一通道；其中第一导电闸极422由下而上更依序包括一浮接闸极4221、一控制介电层4222以及一控制闸极4223，浮接闸极4221、控制介电层4222以及控制闸极4223分别迭设于第一介电层420上，此即为单闸极结构。
接着如图5所示，EEPROM中的单个存储单元结构包括一N型半导体基板40，其上设置有一P型晶体管42及一P型井(N-well)电容44，二者之间以隔离元件46分隔。P型晶体管42，例如P型金氧半场效晶体管(MOSFET)，其包含有一位于N型半导体基板40表面上的第一介电层420，一迭设于第一介电层420上方的第一导电闸极422，以及两个位于N型半导体基板40内的N型离子掺杂区，以分别作为其源极424及汲极426，在源极424和汲极426之间形成有一通道。P型井电容44包含一位于N型半导体基板40内的第二离子掺杂区，作为P型井440，一位于P型井440表面的第二介电层442，且于第二介电层442上设置有一第二导电闸极444，以形成顶板-介电层-底板的电容结构。其中P型晶体管42中的第一导电闸极422和P型井电容44中的第二导电闸极444形成电性连接且以隔离元件46分隔，以形成一单浮接闸极(floating gate)48的结构。
如图4及图5所示的存储单元结构，当此EEPROM皆具有P型晶体管42，且于靠近第一导电闸极422交界处的源极424和汲极426的离子掺杂区内还植入有同型的P型离子，以藉此增加其离子浓度，例如1～10倍，此时，本发明提供的操作方法包括以下步骤：于第一导电闸极422或单浮接闸极48、源极424、汲极426及N型半导体基板40分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：N型晶体管于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。P型晶体管于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V以上；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
承上，同如图4及图5所示，当此EEPROM皆具有P型晶体管42，且于靠近第一导电闸极422与源极424和汲极426交界处的N型半导体基板40内还植入有同型的N型离子，以增加其离子浓度，例如1～10倍，此时，本发明提供的操作方法包括以下步骤：于第一导电闸极422或单浮接闸极48、源极424、汲极426及N型半导体基板40分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：于写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或是满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于高压2V；以及于擦除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于高压2V以内。
由于写入与擦除会与打入的浓度有关系，甚至会影响源极、汲极、闸极的施加电压，因此，源极、汲极、闸极只要有足够的电压差就可以有写入或擦除的效果，因此也可以用负压代替接地，可以降低现有技术中所需的高压电压。
以上所述实施例仅为说明本发明的技术思想及特点，其目的在使熟悉此项技术者能够了解本发明的内容并据以实施，当不能以之限定本发明的保护范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的保护范围内。
Claims (8)
1.一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一N型晶体管结构，该N型晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该第一离子掺杂区的交界处内进一步植入同型离子，以增加离子浓度，其特征在于，该操作方法包括以下步骤：
于该第一导电闸极、源极、汲极及该半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：
于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压2V，或满足Vsub＝接地，Vs＝Vd＝高压2V，且Vg大于2V；以及
于擦除时，满足Vsub＝接地，Vs＝Vd＝高压2V，且Vg＝0或浮接或小于2V。
2.根据权利要求1所述的EEPROM的操作方法，其特征在于，该EEPROM还包含有一电容结构，该电容结构位于该半导体基板表面且与该至少一N型晶体管结构相隔离，该电容结构包括一位于该半导体基板内的第二离子掺杂区，以及一电性连接该第一导电闸极的第二导电闸极，该第二导电闸极作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
3.一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一P型晶体管结构，该P型晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该第一离子掺杂区的交界处内进一步植入同型离子，以增加离子浓度，其特征在于，该操作方法包括以下步骤：
于该第一导电闸极、源极、汲极及该半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：
于写入时，满足Vsub＝高压2V，Vs＝Vd＝高压2V或小于高压2V，且Vg＝0，或满足Vsub＝高压2V，Vs＝Vd＝0，且Vg小于高压2V；以及
于擦除时，满足Vsub＝高压2V，Vs＝Vd＝0，且Vg浮接或小于高压2V。
4.根据权利要求3所述的EEPROM的操作方法，其特征在于，该EEPROM进一步包含有一电容结构，该电容结构位于该半导体基板表面且与该至少一P型晶体管结构相隔离，该电容结构包括有一位于该半导体基板内的第二离子掺杂区，以及一电性连接该第一导电闸极的第二导电闸极，以作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
5.一种降低电压差的EEPROM的操作方法，该EEPROM包含有一半导体基板，其上设有至少一晶体管结构，该晶体管结构具有一第一导电闸极以及至少两个第一离子掺杂区，该至少两个第一离子掺杂区位于该半导体基板内且位于该第一导电闸极的两侧，以分别作为源极和汲极，且该第一导电闸极与该半导体基板的交界处内进一步植入同型离子，以增加其离子浓度，其特征在于，该操作方法包括以下步骤：
于该第一导电闸极、源极、汲极及该半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：
当该晶体管结构为N型晶体管时：于写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)2V或满足Vsub＝接地，Vs＝Vd＝高压2V，且Vg大于2V；以及于擦除时，满足Vsub＝接地，Vs＝Vd＝高压2V，且Vg＝0或浮接或小于2V；以及
当该晶体管结构为P型晶体管时：于写入时，满足Vsub＝高压2V，Vs＝Vd＝高压2V或小于高压2V，且Vg＝0，或满足Vsub＝高压2V，Vs＝Vd＝0，且Vg小于高压2V；以及于擦除时，满足Vsub＝高压2V，Vs＝Vd＝0，且Vg浮接或小于高压2V。
6.根据权利要求5所述的EEPROM的操作方法，其特征在于，该EEPROM还包含：
一电容结构，该电容结构位于该半导体基板表面且与该至少一晶体管结构相隔离，该电容结构包括有一位于该半导体基板内的第二离子掺杂区；以及
一第二导电闸极，该第二导电闸极电性连接该第一导电闸极，以作为单浮接闸极，此时该单浮接闸极施加该闸极电压Vg。
7.根据权利要求6所述的EEPROM的操作方法，其特征在于，该晶体管结构为该N型晶体管时，该第一离子掺杂区为N型掺杂区，且该半导体基板为P型半导体基板或具有P型井的半导体基板；以及该晶体管结构为该P型晶体管时，该第一离子掺杂区为P型掺杂区，且该半导体基板为N型半导体基板或具有N型井的半导体基板。
8.根据权利要求7所述的EEPROM的操作方法，其特征在于，该晶体管结构为该N型晶体管时，该第一离子掺杂区及该第二离子掺杂区为N型掺杂区，且该半导体基板为P型半导体基板或具有P型井的半导体基板；以及该晶体管结构为该P型晶体管时，该第一离子掺杂区及该第二离子掺杂区为P型掺杂区，且该半导体基板为N型半导体基板或具有N型井的半导体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510177622.6A CN106158874B (zh) | 2015-04-15 | 2015-04-15 | 降低电压差的eeprom的操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510177622.6A CN106158874B (zh) | 2015-04-15 | 2015-04-15 | 降低电压差的eeprom的操作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158874A CN106158874A (zh) | 2016-11-23 |
| CN106158874B true CN106158874B (zh) | 2019-08-30 |
Family
ID=57337095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510177622.6A Active CN106158874B (zh) | 2015-04-15 | 2015-04-15 | 降低电压差的eeprom的操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106158874B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427793B (zh) * | 2017-08-25 | 2020-08-21 | 亿而得微电子股份有限公司 | 低电压差的电子写入抹除式可复写只读存储器及操作方法 |
| CN109698005A (zh) * | 2017-10-23 | 2019-04-30 | 亿而得微电子股份有限公司 | 单栅极非挥发性内存的擦除方法 |
| CN111739572A (zh) * | 2019-03-25 | 2020-10-02 | 亿而得微电子股份有限公司 | 电子写入可擦除可重写只读存储器的低压快速擦除方法 |
| TWI710113B (zh) * | 2019-11-29 | 2020-11-11 | 億而得微電子股份有限公司 | 電子寫入抹除式可複寫唯讀記憶體的操作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841447B1 (en) * | 2002-08-30 | 2005-01-11 | Lattice Semiconductor Corporation | EEPROM device having an isolation-bounded tunnel capacitor and fabrication process |
| CN101562183B (zh) * | 2008-04-14 | 2012-06-06 | 旺宏电子股份有限公司 | 具有晶体管及电容的单栅极非易失存储单元及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175665B2 (ja) * | 1997-10-24 | 2001-06-11 | 日本電気株式会社 | 不揮発性半導体記憶装置のデータ消去方法 |
| US7099192B2 (en) * | 2004-06-07 | 2006-08-29 | Yield Microelectronics Corp. | Nonvolatile flash memory and method of operating the same |
| DE102004037087A1 (de) * | 2004-07-30 | 2006-03-23 | Advanced Micro Devices, Inc., Sunnyvale | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| US20080265306A1 (en) * | 2005-12-15 | 2008-10-30 | Nxp B.V. | Non-Volatile Memory Device Having a Gap in the Tunnuel Insulating Layer and Method of Manufacturing the Same |
-
2015
- 2015-04-15 CN CN201510177622.6A patent/CN106158874B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841447B1 (en) * | 2002-08-30 | 2005-01-11 | Lattice Semiconductor Corporation | EEPROM device having an isolation-bounded tunnel capacitor and fabrication process |
| CN101562183B (zh) * | 2008-04-14 | 2012-06-06 | 旺宏电子股份有限公司 | 具有晶体管及电容的单栅极非易失存储单元及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106158874A (zh) | 2016-11-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |