CN107026170B - 单闸极多次写入非挥发性内存的操作方法 - Google Patents

Abstract

本发明公开了一种单闸极多次写入非挥发性内存的操作方法，此非挥发性内存为单浮接闸极，其在半导体基底上设置晶体管及电容结构，晶体管于导电闸极两侧的半导体基底内具有两个离子掺杂区作为源极和汲极，电容结构如同晶体管结构，并具有轻掺杂汲极来当作电容，使得写入时可以使用最少的控制电压种类及最少的元件，以大幅减少控制线路，达到缩小整体面积的目的，从而减少非挥发性内存的成本。

Description

单闸极多次写入非挥发性内存的操作方法

技术领域

本发明涉及一种单闸极多次写入非挥发性内存(Non-Volatile Memory)，该非挥发性内存为单浮接闸极，利用轻掺杂汲极(Light Doping Drain，LDD)域当作电容，写入时以最少的控制电压种类及最少的元件，达到缩小整体面积的目的。

背景技术

互补式金属氧化半导体(Complementary Metal Oxide Semiconductor，CMOS)制程技术已成为特殊应用集成电路(application specific integrated circuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电子式可清除程序化只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。

非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存的晶体管的闸极电压。在现有的单闸极非挥发性内存的结构中，控制电压种类多、存储元件多，因此非挥发内存面积较大，造成成本的增加。

有鉴于此，本发明遂针对上述现有技术的不足，提出一种单闸极多次写入非挥发性内存的操作方法，以大幅缩减单闸极非挥发性内存面积，以及提升单闸极非挥发性内存的产品价值。

发明内容

本发明的主要目的在于提供一种单闸极多次写入非挥发性内存的操作方法，该非挥发性内存为单浮接闸极，写入时以最少的控制电压种类及最少的元件，达到缩小整体面积的效果。现有的可写入单闸极的非挥发性内存由于控制复杂导致成本提高，本发明由于操作简单、元件最少，从而能够大幅减少控制线路以及大幅降低非挥发性内存的成本。

因此，为了达到上述目的，本发明公开了一种单闸极多次写入非挥发性内存，应用于单闸极多次写入非挥发性内存，此单闸极多次写入非挥发性内存包括半导体基底、晶体管和一个晶体管做成的电容结构；其中，晶体管与电容结构设置于半导体基底，晶体管是由第一导电闸极堆栈在第一介电层表面，第一介电层位于半导体基底上，两个高度导电的离子掺杂区位于第一导电闸极与第一介电层两侧的半导体基底内形成源极及汲极；电容结构如同晶体管结构，是由第二导电闸极堆栈在第二介电层表面，第二介电层位于半导体基底上，轻掺杂区设于该半导体基底内并位于第二介电层一侧而形成轻掺杂汲极，且轻掺杂区与离子掺杂区具有同型的离子，电容结构的第二导电闸极及晶体管的第一导电闸极隔离并被电连接，并形成非挥发性内存的单浮接闸极。

本发明中，若半导体基底为P型，离子掺杂区与轻掺杂区为N型；或者，若半导体基底为N型，离子掺杂区与轻掺杂区为P型。

另外，本发明公开的单闸极多次写入非挥发性内存的操作方法，可对于上述由P型半导体基底、晶体管与电容结构所构成的非挥发性内存，于P型半导体基底、源极、汲极与轻掺杂汲极上分别施加基底电压V_sub、源极电压V_s、汲极电压V_d及控制闸极电压V_c，进行写入或抹除过程。其中，于写入时，满足V_sub为接地(＝0)，V_d＝V_s＝HV，及V_c>2伏特的条件。于抹除时，满足V_sub为接地(＝0)，V_d＝V_s＝HV，及V_c＝0；或，满足V_sub为接地(＝0)，V_d＝V_s＝0，及V_c＝HV的条件。

另外，本发明公开的单闸极多次写入非挥发性内存的操作方法，可对于上述由N型半导体基底、晶体管与电容结构所构成的非挥发性内存，于N型半导体基底、源极、汲极与轻掺杂汲极上分别施加基底电压V_sub、源极电压V_s、汲极电压V_d及控制闸极电压V_c，进行写入或抹除过程。其中，于写入时，满足V_sub＝HV，V_d＝V_s＝0，及V_c<6伏特的条件。于抹除时，满足V_sub＝HV，V_d＝V_s＝HV，及V_c＝0；或，满足V_sub为HV，V_d＝V_s＝0，及V_c＝HV的条件。

下面通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1为本发明第一实施例的单闸极多次写入非挥发性内存结构的剖视图；

图2为本发明第一实施例设有四个端点的结构示意图；

图3为本发明第二实施例的单闸极多次写入非挥发性内存结构的剖视图；

图4为本发明第二实施例设有四个端点的结构示意图。

附图标记说明：100-单闸极多次写入非挥发性内存；110-NMOS晶体管；111-第一介电层；112-第一导电闸极；113-源极；114-汲极；115-通道；120-N型电容结构；121-轻掺杂汲极；122-第二介电层；123-第二导电闸极；125-通道；130-P型半导体基底；138-隔离材料；140-单浮接闸极；200-单闸极多次写入非挥发性内存；210-PMOS晶体管；211-第一介电层；212-第一导电闸极；213-源极；214-汲极；215-通道；220-P型电容结构；221-轻掺杂汲极；222-第二介电层；223-第二导电闸极；225-通道；230-N型半导体基底；238-隔离材料；240-单浮接闸极。

具体实施方式

如图1所示为本发明第一实施例的单闸极多次写入非挥发性内存结构的剖视图。

单闸极多次写入非挥发性内存100包括NMOS晶体管(NMOSFET)110及N型电容结构120于P型半导体基底130中；NMOS晶体管110包含第一介电层111位于P型半导体基底130表面上，第一导电闸极112迭设于第一介电层111上方，以及两个离子掺杂区位于P型半导体基底130内，分别作为其源极113及汲极114，在源极113和汲极114间形成通道115；N型电容结构120包含轻掺杂区所形成的轻掺杂汲极121于P型半导体基底130内，第二介电层122位于轻掺杂汲极121侧面上，第二介电层122下方形成有通道125，以及第二导电闸极123迭设于第二介电层122上方，形成顶板-介电层-底板的电容结构。NMOS晶体管110的第一导电闸极112和N型电容结构120的侧顶部第二导电闸极123被电连接且以隔离材料138隔离，形成单浮接闸极(floating gate)140。其中，离子掺杂区与轻掺杂区为N型离子掺杂区。

此单闸极多次写入非挥发性内存100设有四个端点，如图2所示，该四个端点分别为源极、汲极、控制闸极以及基底连接结构，并于P型半导体基底130、源极113、汲极114、轻掺杂汲极121上分别施加基底电压V_sub、源极电压V_s、汲极电压V_d及控制闸极电压V_c。此单闸极多次写入非挥发性内存100的操作电压过程的条件如下：

写入时：

V_sub为接地(＝0)。

V_d＝V_s＝HV，V_c>2伏特。

抹除时：

V_sub为接地(＝0)。

V_d＝V_s＝HV，V_c＝0；或，V_d＝V_s＝0，V_c＝HV。

上述图1的结构是在P型硅晶圆上制造而得，该隔离结构由标准隔离模块制程来完成；在形成基本的隔离结构之后，一个NMOS晶体管的通道通过离子布植来形成；在成长第一导电闸极与第二导电闸极的介电层之后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极；接着进行离子布植以形成NMOS晶体管的汲极、源极、闸极等电极。在金属化之后，便完成许多单闸极多次写入非挥发性内存结构的制作。

根据第一实施例所提供的单闸极多次写入非挥发性内存的结构与操作方法，于写入时是对于非挥发性内存结构施加高压于汲极、源极，闸极加高压，基底接地；于抹除时是对于非挥发性内存结构施加高压于汲极、源极，闸极电压接地，基底接地，或者，于抹除时是对于非挥发性内存结构接地于汲极、源极，闸极接高压，基底接地。

此外，如图3所示为本发明第二实施例的单闸极多次写入非挥发性内存结构的剖视图。

单闸极多次写入非挥发性内存200包括PMOS晶体管(PMOSFET)210及P型电容结构220于N型半导体基底230中；PMOS晶体管210包含第一介电层211位于N型半导体基底230表面上，第一导电闸极212迭设于第一介电层211上方，以及两个离子掺杂区位于P型半导体基底130内，分别作为其源极213及汲极214，在源极213和汲极214间形成通道215；P型电容结构220包含轻掺杂区所形成的轻掺杂汲极221于N型半导体基底230内，第二介电层222位于轻掺杂汲极221侧面上，第二介电层222下方形成有通道225，以及第二导电闸极223迭设于第二介电层222上方，形成顶板-介电层-底板的电容结构。PMOS晶体管210的第一导电闸极212和P型电容结构220的侧顶部第二导电闸极223被电连接且以隔离材料238隔离，形成单浮接闸极(floating gate)240。其中，离子掺杂区与轻掺杂区为P型离子掺杂区。

此单闸极多次写入非挥发性内存200设有四个端点，如图4所示，该四个端点分别为源极、汲极、控制闸极以及基底连接结构，并于N型半导体基底230、源极213、汲极214、轻掺杂汲极221上分别施加基底电压V_sub、源极电压V_s、汲极电压V_d及控制闸极电压V_c。此单闸极多次写入非挥发性内存200的操作电压过程的条件如下：

写入时：

V_sub＝HV。

V_d＝V_s＝0，V_c<6伏特。

抹除时：

V_sub＝HV。

V_d＝V_s＝HV，V_c＝0；或，V_d＝V_s＝0，V_c＝HV。

上述图3的结构是在N型硅晶圆上制造而得，该隔离结构由标准隔离模块制程来完成；在形成基本的隔离结构之后，一个PMOS晶体管的通道通过离子布植来形成；在成长第一导电闸极与第二导电闸极的介电层之后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极；接着进行离子布植以形成PMOS晶体管的汲极、源极、闸极等电极。在金属化之后，便完成许多单闸极多次写入非挥发性内存结构的制作。

根据第二实施例所提供的单闸极多次写入非挥发性内存的结构与操作方法，于写入时是对于非挥发性内存结构接地于汲极、源极，闸极接低压，基底高压；于抹除时是对于非挥发性内存结构施加高压于汲极、源极，闸极电压接地，基底高压，或者，于抹除时是对于非挥发性内存结构接地于汲极、源极，闸极接高电压，基底高压。

综上所述，根据本发明公开的单闸极多次写入非挥发性内存及其操作方法，相较于一般可写入单闸极的非挥发性内存存在的控制复杂及成本较高等问题，本发明于写入时可以最少的控制电压及最少的元件，可使得非挥发性内存的面积得以大幅减少，并可缩短控制线路的长度，从而达到大幅降低生产成本的目的。

以上所述是通过实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的保护范围，故，凡其他未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在本发明的保护范围中内。

Claims (2)

1.一种单闸极多次写入非挥发性内存的操作方法，该非挥发性内存包括一P型半导体基底、一晶体管与一电容结构，该晶体管与该电容结构设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该P型半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并于该第一导电闸极的两侧分别形成源极及汲极，该电容结构是由一第二介电层、一轻掺杂区与一第二导电闸极所构成，该第二介电层位于P型该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该轻掺杂区设于该半导体基底内并位于该第二介电层一侧以形成一轻掺杂汲极，该轻掺杂区与该多个离子掺杂区掺杂有同型的离子，该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，其特征在于，该操作方法包含以下步骤：

于该P型半导体基底、该源极、该汲极与该轻掺杂汲极上分别施加一基底电压V_sub、一源极电压V_s、一汲极电压V_d及一控制闸极电压V_c，并满足下列条件：

写入时：

V_sub为接地；及

V_d＝V_s＝HV，V_c>2伏特；

抹除时：

V_sub为接地；及

V_d＝V_s＝HV，V_c＝0；或

抹除时：

V_sub为接地；及

V_d＝V_s＝0，V_c＝HV。

2.一种单闸极多次写入非挥发性内存的操作方法，该非挥发性内存包括一N型半导体基底、一晶体管与一电容结构，该晶体管与该电容结构设置于该N型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该N型半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并于该第一导电闸极的两侧分别形成源极及汲极，该电容结构是由一第二介电层、一轻掺杂区与一第二导电闸极所构成，该第二介电层位于该N型半导体基底表面，该第二导电闸极迭设于该第二介电层上，该轻掺杂区设于该半导体基底内并位于该第二介电层一侧以形成一轻掺杂汲极，该轻掺杂区与该多个离子掺杂区掺杂有同型的离子，该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，其特征在于，该操作方法包含以下步骤：

于该N型半导体基底、该源极、该汲极与该轻掺杂汲极上分别施加一基底电压V_sub、一源极电压V_s、一汲极电压V_d及一控制闸极电压V_c，并满足下列条件：

写入时：

V_sub＝HV；及

V_d＝V_s＝0，V_c<6伏特；

抹除时：

V_sub＝HV；及

V_d＝V_s＝HV，V_c＝0；或

抹除时：

V_sub＝HV；及

V_d＝V_s＝0，V_c＝HV。

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