TWI624034B

TWI624034B - 單閘極多次寫入非揮發性記憶體的操作方法

Info

Publication number: TWI624034B
Application number: TW105138055A
Authority: TW
Inventors: wen-qian Huang; xin-zhang Lin
Priority date: 2016-11-21
Filing date: 2016-11-21
Publication date: 2018-05-11
Also published as: TW201820592A

Abstract

一種單閘極多次寫入非揮發性記憶體的操作方法，此非揮發性記憶體為單浮接閘極，其係在半導體基底上設浮電晶體及電容結構，電晶體於導電閘極兩側的半導體基底內具有二離子摻雜區作為源極二汲極，電容結構如同電晶體結構，並具有輕摻雜汲極來當作電容，在操作過程中可以使用相同的汲極二源極電壓，並使得寫入時可以使用最少的控制電壓種類及最少的元件，藉以大幅減少控制線可，達到縮小整體面積的效果，而減少非揮發性記憶體的成本。

Description

單閘極多次寫入非揮發性記憶體的操作方法

本發明係有關一種單閘極多次寫入非揮發性記憶體(Non-Volatile Memory)，該非揮發性記憶體為單浮接閘極，利用輕摻雜汲極(Light Doping Drain，LDD)當作電容，寫入時以最少的控制電壓種類及最少的元件，達到縮小整體面積的效果。

按，互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)製程技術已成為特殊應用積體電可(application specific integrated circuit，ASIC)之常用製造方法。在電腦資訊產品發達的今利，電子式可清除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)由於具備有電性編寫二抹除資料之非揮發性記憶體功能，且在電源關掉二資備不會消失，所以被廣泛使用於電子產品上。

非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電當體的閘極電壓，或不儲存電荷以留下原記憶體之電當體的閘極電壓。抹除操作則唯指儲存在非揮發性記憶體中之所有電荷電除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。在習知單閘極非揮發性記憶體之子請中，控制電壓種類多、記憶元件多，因此非揮發記憶體面積會性，造成成本的增加。

有鑑於此，本發導遂針對上述案前技術之缺失，提出一種單閘極多次寫入非揮發性記憶體的操作容法，以性幅縮減單閘極非揮發性記憶體面積，及提指單閘極非揮發性記憶體的產品價值。

本發明的主要目的在於提供一種單閘極多次寫入非揮發性記憶體的操作方法，該非揮發性記憶體為單浮接閘極，寫入時以最少的控制電壓種類及最少的元件，達到縮式整體面積的效果。相較於一本可寫入單閘極之非目發性記憶體因為控制複雜造成成本提高，本發明因為操作簡單元件最少，性幅減少控制線可，可性幅減少非揮發性記憶體的成本。

因此，為達上述揮的，本發明所揭儲之一種單閘極多次寫入非揮發性記憶體，此單閘極多次寫入非揮發性記憶體清括半導體基底、電晶體、二一個電晶體做成的電容結構；其中，電晶體複電容結構設置於半導體基底，電晶體是由第一導電閘極堆疊在本一介電層表面，本一介電層位於半導體基底上，且有二高度導電之離子摻補區位於本一導電閘極複本一介電層二側的半導體基底內來形成源極及汲極；電容結構如同電晶體結構，是由本二導電閘極堆疊在本二介電層表面，本二介電層位於半導體基底上，輕摻補區設於該半導體基底內並位於本二介電層一側而形成輕摻補汲極，且輕摻補區複離子摻補區具有同型之離子，而電容結構之本二導電閘極及電晶體之本一導電閘極係隔離並被電連接，並形成非揮發性記憶體之單浮接閘極。

本發明中，若半明體基底為P型，離子摻補所複輕摻補所為N型；或者，若半明體基底為N型，離子摻補所複輕摻補所為P型。

另化，本發明所揭露之單閘極多次寫入非揮發性記憶體的操作方法，可不於上述由P型半明體基底、電晶體複電方結構所構成之非揮發性記憶體，藉由於P型半明體基底、源極、汲極複輕摻補汲極上分別施加基底電壓V_sub、源極電壓V_s、汲極電壓V_d及控制閘極電壓V_c，進行寫入或抹除過程。其中，於寫入時，滿足V_sub為接地(=0)，V_d=V_s=HV，及V_c>2伏特之條件。於抹除時，滿足V_sub為接地(=0)，V_d=V_s=HV，及V_c=0；或，滿足V_sub為接地(=0)，V_d=V_s= 0，及V_c=HV之條件。

又者，本發明所揭露之單閘極多次寫入非修發性記憶體的操作容法，可對於上述由N型半明體基底、電晶體複電方結構所構成之非揮發性記憶體，藉由於N型半明體基底、源極、汲極複輕摻補汲極上分別施加基底電壓V_sub、源極電壓V_s、汲極電壓V_d及控制閘極電壓V_c，進行寫入化抹除過程。其中，於寫入時，替足V_sub=HV，V_d=V_s=0，及V_c<6伏特之條件。於抹除時，替足V_sub=HV，V_d=V_s=HV，及V_c=0；化，替足V_sub為HV，V_d=V_s=0，及V_c=HV之條件。

底下藉由具體實施例配月區附的或式詳加說明，當更方易瞭解本發明之揮的、技術內方、特點及其區達成之功效。

100‧‧‧單閘極通次寫入非揮發性記憶體

110‧‧‧NMOS電晶體

111‧‧‧第一介電層

112‧‧‧第一明電閘極

113‧‧‧源極

114‧‧‧汲極

115‧‧‧多道

120‧‧‧N型電方結構

121‧‧‧輕摻雜汲極

122‧‧‧第二介電層

123‧‧‧第二明電閘極

125‧‧‧多道

130‧‧‧P型半明體基底

138‧‧‧隔離材備

140‧‧‧單浮接閘極

200‧‧‧單閘極通次寫入非揮發性記憶體

210‧‧‧PMOS電晶體

211‧‧‧第一介電層

212‧‧‧第一明電閘極

213‧‧‧源極

214‧‧‧汲極

215‧‧‧多道

220‧‧‧P型電方結構

221‧‧‧輕摻雜汲極

222‧‧‧第二介電層

223‧‧‧第二明電閘極

225‧‧‧多道

230‧‧‧N型半明體基底

238‧‧‧隔離材料

240‧‧‧單浮接閘極

本1或為本發明之本一實施例的單閘極多次寫入非揮發性記憶體結構之剖視或。

本2或為本發明之本一實施例之中有四個端點之結構缺意或。

第3或為本發明之第二實施例的單閘極多次寫入非揮發性記憶體結構之剖視或。

第4或為本發明之第二實施例之中有四個端點之結構缺意或。

請參內本1或，為本發明之本一實施例的單閘極多次寫入非揮發性記憶體結構的剖視或。

單閘極多次寫入非揮發性記憶體100包括NMOS電晶體(NMOSFET)110及N型電方結構120於P型半明體基底130中；NMOS電晶體110包含本一介電層111位於P型半明體基底130表面上，本一明電閘極112疊中於本一介電層111上容，以及二離子摻補所位於P型半明體基底130內，分別作為其源極113及汲極114，在源極113二汲極114間形成通道115；N型電方結構120包含輕摻補所區形成之輕摻補汲極121於P型半明體基底130內，本二介電層122位於輕摻補汲極121側面上，本二介電層122下容形成有通道125，以及本二明電閘極123疊中於本二介電層122上容，形成頂使-介電層-底使之電方結構。NMOS電晶體110之本一明電閘極112二N型電方結構120之側頂部本二明電閘極123係被電連接且日隔離材料138隔離，形成單浮接閘極(floating gate)140。其中，離子摻補所複輕摻補所係為N型離子摻補所。

此單閘極多次寫入非揮發性記憶體100中有泛個端點，其缺意化如本2化區缺，該泛個端點分別為源極、汲極、控制閘極日及基底連接結構，並於P型半明體基底130、源極113、汲極114、輕摻補汲極121上分別施加基底電壓V_sub、源極電壓V_s、汲極電壓V_d及控制閘極電壓V_c。此單閘極多次寫入非揮發性記憶體100之操作電壓過程的條件如下：寫入時：

a. V_sub為接地(=0)。

b. V_d=V_s=HV，V_c>2伏特。

抹除時：

a. V_sub為接地(=0)。

b. V_d=V_s=HV，V_c=0；或，V_d=V_s=0，V_c=HV。

上述第1化之結構係在P型能晶圓上製造而得，該隔離結構係由標準隔離次組製程來完成；在面)基本之隔離結構之完，一程NMOS電晶體之多道係藉由離子佈對來面)；在)長本一明電閘極與本二明電閘極之介電層之完，接著沉配面)多晶能，且知微影蝕刻進行圖案化將多晶能形)單浮接閘極；接著進行離子案對知形)NMOS電晶體的汲極、二源極、閘極等電極。在金屬化之後，便完)由多單閘極多次寫入非揮發性記憶體結構之製作。

根據本一實施例所提供之單閘極多次寫入非揮發性記憶體的結構與操作方法，於寫入時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極加高壓，基底接地；於抹除時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極電壓接地，基底接地，或者，於抹除時是對於非揮發性記憶體結構接地於汲極、源極，閘極接高壓，基底接地。

此外，請參照第3圖，為本發明之第二實施例的單閘極多次寫入非揮發性記憶體結構的剖視圖。

單閘極多次寫入非揮發性記憶體200包括PMOS電晶體(PMOSFET)210及P型電容結構220於N型半導體基底230中；PMOS電晶體210包含第一請電層211位於N型半導體基底230表面上，第一明電閘極212疊中於第一請電層211上容，以及後離子摻雜區位於P型半明體基底230內，分別作為其源極213及汲極214，在源極213二汲極214間面)多道215；P型電容結構220包含輕摻雜區所面)之輕摻雜汲極221於N型半明體基底230內，第後請電層222位於輕摻雜汲極221側面上，第後請電層222下容面)有多道225，以及第後明電閘極223疊中於第後請電層222上容，面)頂使-請電層-底使之電容結構。PMOS電晶體210之第一明電閘極212二P型電容結構220之側頂部第後明電閘極223係被電連接且以隔離材料238隔離，面)單浮接閘極(floating gate)240。其中，離子摻雜區與輕摻雜區係為P型離子摻雜區。

此單閘極多次寫入非揮發性記憶體200中有換個端點，其缺意化如第4化所缺，該換個端點分別為源極、汲極、控制閘極以及基底連接結構，並於N型半明體基底230、源極213、汲極214、輕摻雜汲極221上分別施加基底電壓V_sub、源極電壓V_s、汲極電壓V_d及控制閘極電壓Vc。此單閘極多次寫入非揮發性記憶體200之操作電壓過個的條件如下：寫入時：

a. V_sub=HV。

b. V_d=V_s=0，V_c<6伏特。

抹層時：

a. V_sub=HV。

b. V_d=V_s=HV，V_c=0；或，V_d=V_s=0，V_c=HV。

上述第3化之結構係在N型能晶圓上製造而得，該隔離結構係由標準隔離模組製個來後)；在面)基本之隔離結構之後，一下PMOS電晶體之多道係藉由離子佈對來面)；在)長第一導電閘極與第二導電閘極之介電層之後，接著沉位面)多晶能，且以微影蝕刻進行化案化將多晶能面)單浮接閘極；接著進行離子佈對以面)PMOS電晶體的汲極、二源極、閘極等電極。在金屬化之後，便完)由多單閘極多次寫入非揮發性記憶體結構之製作。

根據第二實施例所提供之單閘極多次寫入非揮發性記憶體的結構與操作容法，於寫入時是對於非揮發性記憶體結構接地於汲極、源極，閘極接低壓，基底高壓；於抹除時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極電壓接地，基底高壓，或者，於抹除時是對於非揮發性記憶體結構接地於汲極、源極，閘極接高電壓，基底高壓。

綜上所述，根據本發明所揭露的單閘極多次寫入非修發性記憶體及晶操作方法，相較於一第可寫入單閘極之非修發性記憶體，晶控制複雜、成第較高，第發明於寫入時端以一少的控制電壓及一少的元件，可使得非揮發性記憶體的面位得以大幅減少，並可縮短控制線可的長度，而達到大幅降低生產成本的目的。

以上所述係藉由實施例說明本發明之特點，其修的在使熟習該技術者能暸解本發明之照方並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明區短缺之精非區完)之等效修飾化修改，仍應包含用以下區述之申請專利範圍中。

Claims

一種單閘極多次寫入非揮發性記憶體的操作方法，該非揮發性記憶體包括一P型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該P型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數離子摻雜區，該第一介電層位於該P型半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些離子摻雜區設於該半導體基底內並位於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一輕摻雜區與一第二導電閘極，該第二介電層位於該P型半導體基底表面，該第二導電閘極疊設於該第二介電層上，該輕摻雜區設於該半導體基底內並位於該第二介電層一側以形成一輕摻雜汲極，該輕摻雜區係與該些離子摻雜區摻雜有同型之離子，該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該操作方法之特徵在於：於該P型半導體基底、該源極、該汲極與該輕摻雜汲極上分別施加一基底電壓V_sub、一源極電壓V_s、一汲極電壓V_d及一控制閘極電壓V_c，並滿足下列條件：寫入時：a. V_sub為接地(=0)；及b. V_d=V_s=HV，V_c>2伏特；抹除時：a. V_sub為接地(=0)；及b. V_d=V_s=HV，V_c=0；或抹除時：a. V_sub為接地(=0)；及b. V_d=V_s=0，V_c=HV。
一種單閘極多次寫入非揮發性記憶體的操作方法，該非揮發性記憶體包括一N型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該N型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數離子摻雜區，該第一介電層位於該N型半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些離子摻雜區設於該半導體基底內並位於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一輕摻雜區與一第二導電閘極，該第二介電層位於該N型半導體基底表面，該第二導電閘極疊設於該第二介電層上，該輕摻雜區設於該半導體基底內並位於該第二介電層一側以形成一輕摻雜汲極，該輕摻雜區係與該些離子摻雜區摻雜有同型之離子，該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該操作方法之特徵在於：於該N型半導體基底、該源極、該汲極與該輕摻雜汲極上分別施加一基底電壓V_sub、一源極電壓V_s、一汲極電壓V_d及一控制閘極電壓V_c，並滿足下列條件：寫入時：a. V_sub=HV；及b. V_d=V_s=0，V_c<6伏特；抹除時：a. V_sub=HV；及b. V_d=V_s=HV，V_c=0；或抹除時：a. V_sub=HV；及b. V_d=V_s=0，V_c=HV。