TW201820592A - 單閘極多次寫入非揮發性記憶體的操作方法 - Google Patents

單閘極多次寫入非揮發性記憶體的操作方法 Download PDF

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Abstract

一種單閘極多次寫入非揮發性記憶體，此非揮發性記憶體為單浮接閘極，其係在半導體基底上設置電晶體及電容結構，電晶體於導電閘極兩側的半導體基底內具有二離子摻雜區作為源極和汲極，電容結構如同電晶體結構，並具有輕摻雜汲極來當作電容，使得寫入時可以使用最少的控制電壓種類及最少的元件，藉以大幅減少控制線路，達到縮小整體面積的效果，而減少非揮發性記憶體的成本。

Description

單閘極多次寫入非揮發性記憶體及其操作方法
本發明係有關一種單閘極多次寫入非揮發性記憶體（Non-Volatile Memory），該非揮發性記憶體為單浮接閘極，利用輕摻雜汲極（Light Doping Drain，LDD）當作電容，寫入時以最少的控制電壓種類及最少的元件，達到縮小整體面積的效果。
按，互補式金屬氧化半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術已成為特殊應用積體電路（application specific integrated circuit，ASIC）之常用製造方法。在電腦資訊產品發達的今天，電子式可清除程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory，EEPROM）由於具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之所有電荷移除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。在習知單閘極非揮發性記憶體之結構中，控制電壓種類多、記憶元件多，因此非揮發記憶體面積較大，造成成本的增加。
有鑑於此，本發明遂針對上述先前技術之缺失，提出一種單閘極多次寫入非揮發性記憶體及其操作方法，以大幅縮減單閘極非揮發性記憶體面積，及提昇單閘極非揮發性記憶體的產品價值。
本發明的主要目的在於提供一種單閘極多次寫入非揮發性記憶體，該非揮發性記憶體為單浮接閘極，寫入時以最少的控制電壓種類及最少的元件，達到縮小整體面積的效果。相較於一般可寫入單閘極之非揮發性記憶體因為控制複雜造成成本提高，本發明因為操作簡單元件最少，大幅減少控制線路，可大幅減少非揮發性記憶體的成本。
因此，為達上述目的，本發明所揭露之一種單閘極多次寫入非揮發性記憶體，此單閘極多次寫入非揮發性記憶體包括半導體基底、電晶體、和一個電晶體做成的電容結構；其中，電晶體與電容結構設置於半導體基底，電晶體是由第一導電閘極堆疊在第一介電層表面，第一介電層位於半導體基底上，且有二高度導電之離子摻雜區位於第一導電閘極與第一介電層二側的半導體基底內來形成源極及汲極；電容結構如同電晶體結構，是由第二導電閘極堆疊在第二介電層表面，第二介電層位於半導體基底上，輕摻雜區設於該半導體基底內並位於第二介電層一側而形成輕摻雜汲極，且輕摻雜區與離子摻雜區具有同型之離子，而電容結構之第二導電閘極及電晶體之第一導電閘極係隔離並被電連接，並形成非揮發性記憶體之單浮接閘極。
本發明中，若半導體基底為P型，離子摻雜區與輕摻雜區為N型；或者，若半導體基底為N型，離子摻雜區與輕摻雜區為P型。
另外，本發明所揭露之單閘極多次寫入非揮發性記憶體的操作方法，可對於上述由P型半導體基底、電晶體與電容結構所構成之非揮發性記憶體，藉由於P型半導體基底、源極、汲極與輕摻雜汲極上分別施加基底電壓Vsub 、源極電壓Vs 、汲極電壓Vd 及控制閘極電壓Vc ，進行寫入或抹除過程。其中，於寫入時，滿足Vsub 為接地(= 0)，Vd = Vs = HV，及Vc ＞ 2伏特之條件。於抹除時，滿足Vsub 為接地(= 0)，Vd = Vs = HV，及Vc = 0；或，滿足Vsub 為接地(= 0)，Vd = Vs = 0，及Vc = HV之條件。
又者，本發明所揭露之單閘極多次寫入非揮發性記憶體的操作方法，可對於上述由N型半導體基底、電晶體與電容結構所構成之非揮發性記憶體，藉由於N型半導體基底、源極、汲極與輕摻雜汲極上分別施加基底電壓Vsub 、源極電壓Vs 、汲極電壓Vd 及控制閘極電壓Vc ，進行寫入或抹除過程。其中，於寫入時，滿足Vsub = HV，Vd = Vs = 0，及Vc ＜ 6伏特之條件。於抹除時，滿足Vsub = HV，Vd = Vs = HV，及Vc = 0；或，滿足Vsub 為HV，Vd = Vs = 0，及Vc = HV之條件。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
請參照第1圖，為本發明之第一實施例的單閘極多次寫入非揮發性記憶體結構的剖視圖。
單閘極多次寫入非揮發性記憶體100包括NMOS電晶體（NMOSFET）110及N型電容結構120於P型半導體基底130中；NMOS電晶體110包含第一介電層111位於P型半導體基底130表面上，第一導電閘極112疊設於第一介電層111上方，以及二離子摻雜區位於P型半導體基底130內，分別作為其源極113及汲極114，在源極113和汲極114間形成通道115；N型電容結構120包含輕摻雜區所形成之輕摻雜汲極121於P型半導體基底130內，第二介電層122位於輕摻雜汲極121側面上，第二介電層122下方形成有通道125，以及第二導電閘極123疊設於第二介電層122上方，形成頂板-介電層-底板之電容結構。NMOS電晶體110之第一導電閘極112和N型電容結構120之側頂部第二導電閘極123係被電連接且以隔離材料138隔離，形成單浮接閘極（floating gate）140。其中，離子摻雜區與輕摻雜區係為N型離子摻雜區。
此單閘極多次寫入非揮發性記憶體100設有四個端點，其示意圖如第2圖所示，該四個端點分別為源極、汲極、控制閘極以及基底連接結構，並於P型半導體基底130、源極113、汲極114、輕摻雜汲極121上分別施加基底電壓Vsub 、源極電壓Vs 、汲極電壓Vd 及控制閘極電壓Vc 。此單閘極多次寫入非揮發性記憶體100之操作電壓過程的條件如下： 寫入時： a. Vsub 為接地(=0)。 b. Vd = Vs = HV，Vc ＞ 2伏特。 抹除時： a. Vsub 為接地(=0)。 b. Vd = Vs = HV，Vc = 0；或，Vd = Vs = 0，Vc = HV。
上述第1圖之結構係在P型矽晶圓上製造而得，該隔離結構係由標準隔離模組製程來完成；在形成基本之隔離結構之後，一個NMOS電晶體之通道係藉由離子佈植來形成；在成長第一導電閘極與第二導電閘極之介電層之後，接著沉積形成多晶矽，且以微影蝕刻進行圖案化將多晶矽形成單浮接閘極；接著進行離子佈植以形成NMOS電晶體的汲極、和源極、閘極等電極。在金屬化之後，便完成許多單閘極多次寫入非揮發性記憶體結構之製作。
根據第一實施例所提供之單閘極多次寫入非揮發性記憶體的結構與操作方法，於寫入時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極加高壓，基底接地；於抹除時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極電壓接地，基底接地，或者，於抹除時是對於非揮發性記憶體結構接地於汲極、源極，閘極接高壓，基底接地。
此外，請參照第3圖，為本發明之第二實施例的單閘極多次寫入非揮發性記憶體結構的剖視圖。
單閘極多次寫入非揮發性記憶體200包括PMOS電晶體（PMOSFET）210及P型電容結構220於N型半導體基底230中；PMOS電晶體210包含第一介電層211位於N型半導體基底230表面上，第一導電閘極212疊設於第一介電層211上方，以及二離子摻雜區位於P型半導體基底230內，分別作為其源極213及汲極214，在源極213和汲極214間形成通道215；P型電容結構220包含輕摻雜區所形成之輕摻雜汲極221於N型半導體基底230內，第二介電層222位於輕摻雜汲極221側面上，第二介電層222下方形成有通道225，以及第二導電閘極223疊設於第二介電層222上方，形成頂板-介電層-底板之電容結構。PMOS電晶體210之第一導電閘極212和P型電容結構220之側頂部第二導電閘極223係被電連接且以隔離材料238隔離，形成單浮接閘極（floating gate）240。其中，離子摻雜區與輕摻雜區係為P型離子摻雜區。
此單閘極多次寫入非揮發性記憶體200設有四個端點，其示意圖如第4圖所示，該四個端點分別為源極、汲極、控制閘極以及基底連接結構，並於N型半導體基底230、源極213、汲極214、輕摻雜汲極221上分別施加基底電壓Vsub 、源極電壓Vs 、汲極電壓Vd 及控制閘極電壓Vc。此單閘極多次寫入非揮發性記憶體200之操作電壓過程的條件如下： 寫入時： a. Vsub = HV。 b. Vd = Vs = 0，Vc ＜ 6伏特。 抹除時： a. Vsub = HV。 b. Vd = Vs = HV，Vc = 0；或，Vd = Vs = 0，Vc = HV。
上述第3圖之結構係在N型矽晶圓上製造而得，該隔離結構係由標準隔離模組製程來完成；在形成基本之隔離結構之後，一個PMOS電晶體之通道係藉由離子佈植來形成；在成長第一導電閘極與第二導電閘極之介電層之後，接著沉積形成多晶矽，且以微影蝕刻進行圖案化將多晶矽形成單浮接閘極；接著進行離子佈植以形成PMOS電晶體的汲極、和源極、閘極等電極。在金屬化之後，便完成許多單閘極多次寫入非揮發性記憶體結構之製作。
根據第二實施例所提供之單閘極多次寫入非揮發性記憶體的結構與操作方法，於寫入時是對於非揮發性記憶體結構接地於汲極、源極，閘極接低壓，基底高壓；於抹除時是對於非揮發性記憶體結構施加高壓於汲極、源極，閘極電壓接地，基底高壓，或者，於抹除時是對於非揮發性記憶體結構接地於汲極、源極，閘極接高電壓，基底高壓。
綜上所述，根據本發明所揭露的單閘極多次寫入非揮發性記憶體及其操作方法，相較於一般可寫入單閘極之非揮發性記憶體，其控制複雜、成本較高，本發明於寫入時可以最少的控制電壓及最少的元件，可使得非揮發性記憶體的面積得以大幅減少，並可縮短控制線路的長度，而達到大幅降低生產成本的目的。
以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
100‧‧‧單閘極多次寫入非揮發性記憶體
110‧‧‧NMOS電晶體
111‧‧‧第一介電層
112‧‧‧第一導電閘極
113‧‧‧源極
114‧‧‧汲極
115‧‧‧通道
120‧‧‧N型電容結構
121‧‧‧輕摻雜汲極
122‧‧‧第二介電層
123‧‧‧第二導電閘極
125‧‧‧通道
130‧‧‧P型半導體基底
138‧‧‧隔離材料
140‧‧‧單浮接閘極
200‧‧‧單閘極多次寫入非揮發性記憶體
210‧‧‧PMOS電晶體
211‧‧‧第一介電層
212‧‧‧第一導電閘極
213‧‧‧源極
214‧‧‧汲極
215‧‧‧通道
220‧‧‧P型電容結構
221‧‧‧輕摻雜汲極
222‧‧‧第二介電層
223‧‧‧第二導電閘極
225‧‧‧通道
230‧‧‧N型半導體基底
238‧‧‧隔離材料
240‧‧‧單浮接閘極
第1圖為本發明之第一實施例的單閘極多次寫入非揮發性記憶體結構之剖視圖。 第2圖為本發明之第一實施例之設有四個端點之結構示意圖。 第3圖為本發明之第二實施例的單閘極多次寫入非揮發性記憶體結構之剖視圖。 第4圖為本發明之第二實施例之設有四個端點之結構示意圖。

Claims (5)

  1. 一種單閘極多次寫入非揮發性記憶體，包括： 一半導體基底； 一電晶體，包括一第一介電層、一第一導電閘極與複數離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些離子摻雜區設於該半導體基底內並位於該第一導電閘極之兩側分別形成源極及汲極；及 一電容結構，包括一第二介電層、一輕摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該輕摻雜區設於該半導體基底內並位於該第二介電層一側以形成一輕摻雜汲極，該輕摻雜區係與該些離子摻雜區摻雜有同型之離子，該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極。
  2. 如請求項第1項所述之單閘極多次寫入非揮發性記憶體，其中該半導體基底為一P型半導體基底，則該些離子摻雜區及該輕摻雜區為N型摻雜區者。
  3. 如請求項第1項所述之單閘極多次寫入非揮發性記憶體，其中該半導體基底為一N型半導體基底，則該些離子摻雜區及該輕摻雜區為P型摻雜區者。
  4. 一種單閘極多次寫入非揮發性記憶體的操作方法，該非揮發性記憶體包括一P型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該P型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數離子摻雜區，該第一介電層位於該P型半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些離子摻雜區設於該半導體基底內並位於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一輕摻雜區與一第二導電閘極，該第二介電層位於P型該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該輕摻雜區設於該半導體基底內並位於該第二介電層一側以形成一輕摻雜汲極，該輕摻雜區係與該些離子摻雜區摻雜有同型之離子，該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該操作方法之特徵在於： 於該P型半導體基底、該源極、該汲極與該輕摻雜汲極上分別施加一基底電壓Vsub 、一源極電壓Vs 、一汲極電壓Vd 及一控制閘極電壓Vc ，並滿足下列條件： 寫入時： a. Vsub 為接地(= 0)；及 b. Vd = Vs = HV，Vc ＞ 2伏特； 抹除時： a. Vsub 為接地(= 0)；及 b. Vd = Vs = HV，Vc = 0；或 抹除時： a. Vsub 為接地(= 0)；及 b. Vd = Vs = 0，Vc = HV。
  5. 一種單閘極多次寫入非揮發性記憶體的操作方法，該非揮發性記憶體包括一N型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該N型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數離子摻雜區，該第一介電層位於該N型半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些離子摻雜區設於該半導體基底內並位於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一輕摻雜區與一第二導電閘極，該第二介電層位於該N型半導體基底表面，該第二導電閘極疊設於該第二介電層上，該輕摻雜區設於該半導體基底內並位於該第二介電層一側以形成一輕摻雜汲極，該輕摻雜區係與該些離子摻雜區摻雜有同型之離子，該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該操作方法之特徵在於： 於該N型半導體基底、該源極、該汲極與該輕摻雜汲極上分別施加一基底電壓Vsub 、一源極電壓Vs 、一汲極電壓Vd 及一控制閘極電壓Vc ，並滿足下列條件： 寫入時： a. Vsub = HV；及 b. Vd = Vs = 0，Vc ＜ 6伏特； 抹除時： a. Vsub = HV；及 b. Vd = Vs = HV，Vc =0；或 抹除時： a. Vsub = HV；及 b.Vd = Vs = 0，Vc = HV。
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