TWI744199B - 靜態隨機存取記憶體及其操作方法 - Google Patents

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Abstract

一種靜態隨機存取記憶體，包括至少一個記憶胞。記憶胞包括第一反相器、第二反相器、第一通道閘電晶體、第二通道閘電晶體、第一非揮發性記憶體與第二非揮發性記憶體。第一反相器與第二反相器彼此耦接。第一通道閘電晶體耦接於第一反相器與第一位元線之間。第二通道閘電晶體耦接於第二反相器與第二位元線之間。第一非揮發性記憶體耦接於第一通道閘電晶體與第一位元線之間。第二非揮發性記憶體耦接於第二通道閘電晶體與第二位元線之間。

Description

靜態隨機存取記憶體及其操作方法
本發明是有關於一種記憶體及其操作方法，且特別是有關於一種靜態隨機存取記憶體及其操作方法。
隨機存取記憶體主要可以分為動態隨機存取記憶體(dynamic random access memory，DRAM)及靜態隨機存取記憶體(static random access memory，SRAM)。靜態隨機存取記憶體具有快速操作及低耗電的特性，且相較於動態隨機存取記憶體，靜態隨機存取記憶體在設計及製造上較為簡單。因此，靜態隨機存取記憶體被廣泛的應用於電子產品中。然而，如何進一步地提升靜態隨機存取記憶體的電性效能(electrical performance)為目前持續努力的目標。
本發明提供一種靜態隨機存取記憶體及其操作方法，其可有效地提升記憶體元件的電性效能。
本發明提出一種靜態隨機存取記憶體，包括至少一個記憶胞。記憶胞包括第一反相器、第二反相器、第一通道閘電晶體(pass gate transistor)、第二通道閘電晶體、第一非揮發性記憶體與第二非揮發性記憶體。第一反相器與第二反相器彼此耦接。第一通道閘電晶體耦接於第一反相器與第一位元線之間。第二通道閘電晶體耦接於第二反相器與第二位元線之間。第一非揮發性記憶體耦接於第一通道閘電晶體與第一位元線之間。第二非揮發性記憶體耦接於第二通道閘電晶體與第二位元線之間。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一反相器可包括彼此耦接的第一上拉電晶體與第一下拉電晶體。第二反相器可包括彼此耦接的第二上拉電晶體與第二下拉電晶體。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一非揮發性記憶體與第二非揮發性記憶體分別可為分離閘極快閃記憶體(split gate flash memory)。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一非揮發性記憶體與第二非揮發性記憶體各自可包括第一閘極、第二閘極、第三閘極與電荷儲存層。第一閘極位在基底上。第二閘極位在第一閘極的一側的基底上。第三閘極位在第一閘極與第二閘極之間的基底上。電荷儲存層位在第三閘極與基底之間。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一非揮發性記憶體與第一通道閘電晶體可共用第二閘極。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第二非揮發性記憶體與第二通道閘電晶體可共用第二閘極。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，相鄰兩個記憶胞可共用第一閘極與第三閘極。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一閘極的上視形狀可為H形。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第三閘極的上視形狀可為環狀。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，電荷儲存層例如是浮置閘極。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一非揮發性記憶體與第二非揮發性記憶體各自更可包括第一摻雜區與第二摻雜區。第一摻雜區位在第一閘極下方的基底中。第二摻雜區位在第二閘極的一側的基底中。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，相鄰兩個記憶胞可共用第一摻雜區。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一摻雜區可延伸至第一閘極的一側的基底中。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，更可包括接觸窗。接觸窗耦接於第一摻雜區。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體中，第一閘極、第二閘極、第三閘極、電荷儲存層與基底可彼此電性絕緣。
本發明提出一種靜態隨機存取記憶體的操作方法，包括對上述記憶胞進行程式化操作。程式化操作包括以下步驟。對第一非揮發性記憶體與第二非揮發性記憶體進行抹除。對記憶胞進行程式化，而使得記憶胞具有一儲存狀態。在上述儲存狀態下，第一反相器與第二反相器中的一者輸出高電壓信號，且第一反相器與第二反相器中的另一者輸出低電壓信號。在關閉電源之前，對第一非揮發性記憶體與第二非揮發性記憶體中耦接於低電壓信號的一者進行程式化。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體的操作方法中，對第一非揮發性記憶體與第二非揮發性記憶體進行抹除的方法例如是FN穿隧(Fowler-Nordheim Tunneling)法。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體的操作方法中，對第一非揮發性記憶體與第二非揮發性記憶體中耦接於低電壓信號的一者進行程式化的方法例如是FN穿隧法。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體的操作方法中，更可包括對記憶胞進行讀取操作。讀取操作的方法可包括以下步驟。開啟電源。對第一位元線與第二位元線分別施加工作電壓，且開啟第一通道閘電晶體與第二通道閘電晶體，而使得記憶胞恢復到關閉電源之前的儲存狀態。
依照本發明的一實施例所述，在上述靜態隨機存取記憶體的操作方法中，更可包括在對記憶胞進行上述讀取操作之後，再次對記憶胞進行上述程式化操作。
基於上述，在上述靜態隨機存取記憶體及其操作方法中，在重新開啟電源之後，可藉由第一非揮發性記憶體與第二非揮發性記憶體使得記憶胞恢復到關閉電源之前的儲存狀態，因此可大幅地降低操作複雜性，進而有效地提升記憶體元件的電性效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為根據本發明一實施例的靜態隨機存取記憶體的電路簡圖。
請參照圖1，靜態隨機存取記憶體10包括至少一個記憶胞M。記憶胞M包括反相器INV1、反相器INV2、通道閘電晶體PG1、通道閘電晶體PG2、非揮發性記憶體NVM1與非揮發性記憶體NVM2。反相器INV1與反相器INV2彼此耦接，亦即反相器INV1的輸出端OUT1連接至反相器INV2的輸入端IN2，且反相器INV2的輸出端OUT2連接至反相器INV1的輸入端IN1。在一些實施例中，反相器INV1可包括彼此耦接的上拉電晶體PU1與下拉電晶體PD1，且反相器INV2可包括彼此耦接的上拉電晶體PU2與下拉電晶體PD2。
通道閘電晶體PG1耦接於反相器INV1與位元線BL之間。在一些實施例中，通道閘電晶體PG1的汲極可耦接於反相器INV1的輸出端OUT1，且通道閘電晶體PG1的源極可耦接於位元線BL。通道閘電晶體PG2耦接於反相器INV2與位元線BLB之間。在一些實施例中，通道閘電晶體PG2的汲極可耦接於反相器INV2的輸出端OUT2，且通道閘電晶體PG2的源極可耦接於位元線BLB。通道閘電晶體PG1的閘極與通道閘電晶體PG2的閘極可耦接於字元線WL。通道閘電晶體PG1與通道閘電晶體PG2可為N型金屬氧化物半導體電晶體(NMOS transistor)。
此外，上拉電晶體PU1的源極與上拉電晶體PU2的源極可耦接於電壓端VDD。下拉電晶體PD1的源極與下拉電晶體PD2的源極可耦接於電壓端VSS。上拉電晶體PU1與上拉電晶體PU2可為P型金屬氧化物半導體電晶體(PMOS transistor)。下拉電晶體PD1與下拉電晶體PD2可為N型金氧半導體電晶體。
非揮發性記憶體NVM1耦接於通道閘電晶體PG1與位元線BL之間。非揮發性記憶體NVM2耦接於通道閘電晶體PG2與位元線BLB之間。在一些實施例中，非揮發性記憶體NVM1與通道閘電晶體PG1可具有共用的構件(如，閘極與摻雜區)，且非揮發性記憶體NVM2與通道閘電晶體PG2可具有共用的構件(如，閘極與摻雜區)(請參考圖2與圖3的說明)。
圖2為根據本發明一實施例的靜態隨機存取記憶體的上視圖。圖3為沿著圖2中的I-I’剖面線的剖面圖。圖4為沿著圖2中的II-II’剖面線的剖面圖。
請參照圖1至圖3，通道閘電晶體PG1可包括閘極G1、介電層102、摻雜區104與摻雜區106。閘極G1位在基底100上。閘極G1的材料例如是摻雜多晶矽等導體材料。介電層102位在閘極G1與基底100之間。介電層102的材料例如是氧化矽等介電材料。摻雜區104與摻雜區106分別位在閘極G1的一側與另一側的基底100中。在一些實施例中，摻雜區104可作為通道閘電晶體PG1的源極，且摻雜區106可作為通道閘電晶體PG1的汲極。
非揮發性記憶體NVM1可為分離閘極快閃記憶體。在本實施例中，非揮發性記憶體NVM1是以第三代嵌入式超快閃(third-generation embedded SuperFlash，ESF3)記憶體為例，但本發明並不以此為限。非揮發性記憶體NVM1可包括閘極EG1、閘極G1、閘極CG1與電荷儲存層CS1。
閘極EG1位在基底100上。閘極EG1可用以作為非揮發性記憶體NVM1的抹除閘極。如圖2所示，鄰近於同一個閘極EG1的相鄰兩個記憶胞M可共用閘極EG1。如圖2所示，閘極EG1的上視形狀可為H形，但本發明並不以此為限。閘極EG1的材料是摻雜多晶矽等導體材料。
閘極G1位在閘極EG1的一側的基底100上。閘極G1可用以作為非揮發性記憶體NVM1的選擇閘極。非揮發性記憶體NVM1與通道閘電晶體PG1可共用閘極G1。如圖2所示，在X方向上，鄰近於同一個閘極G1的相鄰兩個記憶胞M可共用閘極G1。如圖2所示，在Y方向上，相鄰兩個記憶胞M中的閘極G1可彼此分離。閘極G1的材料例如是摻雜多晶矽等導體材料。
閘極CG1位在閘極EG1與閘極G1之間的基底100上。閘極CG1可用以作為非揮發性記憶體NVM1的控制閘極。如圖2所示，鄰近於同一個閘極CG1的相鄰兩個記憶胞M可共用閘極CG1。如圖2所示，閘極CG1的上視形狀可為環狀。閘極CG1的材料例如是摻雜多晶矽等導體材料。
電荷儲存層CS1位在閘極CG1與基底100之間。如圖2所示，相鄰兩個記憶胞M中的電荷儲存層CS1可彼此分離。電荷儲存層CS1例如是浮置閘極。電荷儲存層CS1的材料例如是摻雜多晶矽、未摻雜多晶矽或其組合。
此外，非揮發性記憶體NVM1更可包括介電層108、介電層102、介電層110、介電層112、摻雜區104與摻雜區106中的至少一者。介電層108位在閘極EG1與基底100之間。介電層108的材料例如是氧化矽等介電材料。介電層102位在閘極G1與基底100之間。介電層110位在閘極CG1與電荷儲存層CS1之間。介電層110可為單層結構或多層結構。介電層110的材料例如是氧化矽、氮化矽或其組合。舉例來說，介電層110可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。介電層112位在電荷儲存層CS1與基底100之間。介電層112的材料例如是氧化矽等介電材料。
摻雜區104位在閘極EG1下方的基底100中。摻雜區104可延伸至閘極EG1的一側的基底100中。非揮發性記憶體NVM1與通道閘電晶體PG1可共用摻雜區104。如圖2所示，在X方向上，相鄰兩個記憶胞M中的摻雜區104可彼此分離。如圖2所示，在Y方向上，鄰近於同一個摻雜區104的相鄰兩個記憶胞M可共用摻雜區104。
摻雜區106位在閘極G1的一側的基底100中。非揮發性記憶體NVM1與通道閘電晶體PG1可共用摻雜區106。如圖2所示，相鄰兩個記憶胞M中的摻雜區106可彼此分離。
此外，靜態隨機存取記憶體10更可包括接觸窗114。接觸窗114耦接於摻雜區104。摻雜區104可藉由接觸窗114而耦接於圖1中的位元線BL。接觸窗114的材料例如是鎢等導體材料。另外，如圖3所示，靜態隨機存取記憶體10更可包括覆蓋閘極EG1、閘極G1、閘極CG1的介電層116。如圖3所示，接觸窗114可位在介電層116中。介電層116的材料例如是氧化矽等介電材料。
閘極EG1、閘極G1、閘極CG1、電荷儲存層CS1與基底100可彼此電性絕緣。舉例來說，閘極EG1與基底100可藉由介電層108而彼此電性絕緣。閘極G1與基底100可藉由介電層102而彼此電性絕緣。閘極CG1與電荷儲存層CS1可藉由介電層110而彼此電性絕緣。電荷儲存層CS1與基底100可藉由介電層112而彼此電性絕緣。閘極EG1可藉由介電層116而電性絕緣於閘極CG1與電荷儲存層CS1。閘極G1可藉由介電層116而電性絕緣於閘極CG1與電荷儲存層CS1。
請參照圖1、圖2與圖4，通道閘電晶體PG2可包括閘極G2、介電層118、摻雜區120與摻雜區122。閘極G2位在基底100上。閘極G2的材料例如是摻雜多晶矽等導體材料。介電層118位在閘極G2與基底100之間。介電層118的材料例如是氧化矽等介電材料。摻雜區120與摻雜區122分別位在閘極G2的一側與另一側的基底100中。在一些實施例中，摻雜區120可作為通道閘電晶體PG2的源極，且摻雜區122可作為通道閘電晶體PG2的汲極。
非揮發性記憶體NVM2可為分離閘極快閃記憶體。在本實施例中，非揮發性記憶體NVM2是以第三代嵌入式超快閃(ESF3)記憶體為例，但本發明並不以此為限。非揮發性記憶體NVM2可包括閘極EG2、閘極G2、閘極CG2與電荷儲存層CS2。
閘極EG2位在基底100上。閘極EG2可用以作為非揮發性記憶體NVM2的抹除閘極。如圖2所示，鄰近於同一個閘極EG2的相鄰兩個記憶胞M可共用閘極EG2。如圖2所示，閘極EG2的上視形狀可為H形，但本發明並不以此為限。閘極EG2的材料是摻雜多晶矽等導體材料。
閘極G2位在閘極EG2的一側的基底100上。閘極G2可用以作為非揮發性記憶體NVM2的選擇閘極。非揮發性記憶體NVM2與通道閘電晶體PG2可共用閘極G2。如圖2所示，在X方向上，鄰近於同一個閘極G2的相鄰兩個記憶胞M可共用閘極G2。如圖2所示，在Y方向上，相鄰兩個記憶胞M中的閘極G2可彼此分離。閘極G2的材料例如是摻雜多晶矽等導體材料。
閘極CG2位在閘極EG2與閘極G2之間的基底100上。閘極CG2可用以作為非揮發性記憶體NVM2的控制閘極。如圖2所示，鄰近於同一個閘極CG2的相鄰兩個記憶胞M可共用閘極CG2。如圖2所示，閘極CG2的上視形狀可為環狀。閘極CG2的材料例如是摻雜多晶矽等導體材料。
電荷儲存層CS2位在閘極CG2與基底100之間。如圖2所示，相鄰兩個記憶胞M中的電荷儲存層CS2可彼此分離。電荷儲存層CS2例如是浮置閘極。電荷儲存層CS2的材料例如是摻雜多晶矽、未摻雜多晶矽或其組合。
此外，非揮發性記憶體NVM2更可包括介電層124、介電層118、介電層126、介電層128、摻雜區120與摻雜區122中的至少一者。介電層124位在閘極EG2與基底100之間。介電層124的材料例如是氧化矽等介電材料。介電層118位在閘極G2與基底100之間。介電層126位在閘極CG2與電荷儲存層CS2之間。介電層126可為單層結構或多層結構。介電層126的材料例如是氧化矽、氮化矽或其組合。舉例來說，介電層126可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。介電層128位在電荷儲存層CS2與基底100之間。介電層128的材料例如是氧化矽等介電材料。
摻雜區120位在閘極EG2下方的基底100中。摻雜區120可延伸至閘極EG2的一側的基底100中。非揮發性記憶體NVM2與通道閘電晶體PG2可共用摻雜區120。如圖2所示，在X方向上，相鄰兩個記憶胞M中的摻雜區120可彼此分離。如圖2所示，在Y方向上，鄰近於同一個摻雜區120的相鄰兩個記憶胞M可共用摻雜區120。
摻雜區122位在閘極G2的一側的基底100中。非揮發性記憶體NVM2與通道閘電晶體PG2可共用摻雜區122。如圖2所示，相鄰兩個記憶胞M中的摻雜區122可彼此分離。
此外，靜態隨機存取記憶體10更可包括接觸窗130。接觸窗130耦接於摻雜區120。摻雜區120可藉由接觸窗130而耦接於圖1中的位元線BLB。接觸窗130的材料例如是鎢等導體材料。如圖4所示，接觸窗130可位在介電層116中。另外，如圖4所示，介電層116可覆蓋閘極EG2、閘極G2、閘極CG2。
閘極EG2、閘極G2、閘極CG2、電荷儲存層CS2與基底100可彼此電性絕緣。舉例來說，閘極EG2與基底100可藉由介電層124而彼此電性絕緣。閘極G2與基底100可藉由介電層118而彼此電性絕緣。閘極CG2與電荷儲存層CS2可藉由介電層126而彼此電性絕緣。電荷儲存層CS2與基底100可藉由介電層128而彼此電性絕緣。閘極EG2可藉由介電層116而電性絕緣於閘極CG2與電荷儲存層CS2。閘極G2可藉由介電層116而電性絕緣於閘極CG2與電荷儲存層CS2。
請參照圖1與圖2，上拉電晶體PU1可包括閘極G3、摻雜區132、摻雜區134與介電層(未繪示)。摻雜區132、摻雜區134設置於閘極G3兩側的基底100中。介電層(未繪示)位在閘極G3與基底100之間。
下拉電晶體PD1可包括閘極G3、摻雜區136、摻雜區106與介電層(未繪示)。下拉電晶體PD1與上拉電晶體PU1可共用閘極G3。摻雜區136、摻雜區106設置於閘極G3兩側的基底100中。下拉電晶體PD1與通道閘電晶體PG1可共用摻雜區106。介電層(未繪示)位在閘極G3與基底100之間。
上拉電晶體PU2可包括閘極G4、摻雜區138、摻雜區140與介電層(未繪示)。摻雜區138、摻雜區140設置於閘極G4兩側的基底100中。介電層(未繪示)位在閘極G4與基底100之間。
下拉電晶體PD2可包括閘極G4、摻雜區142、摻雜區122與介電層(未繪示)。下拉電晶體PD2與上拉電晶體PU2可共用閘極G4。摻雜區142、摻雜區122設置於閘極G4兩側的基底100中。下拉電晶體PD2與通道閘電晶體PG2可共用摻雜區122。介電層(未繪示)位在閘極G4與基底100之間。
此外，上拉電晶體PU1的摻雜區134與上拉電晶體PU2的閘極G4可藉由接觸窗144而彼此耦接。上拉電晶體PU2的摻雜區140與上拉電晶體PU1的閘極G3可藉由接觸窗146而彼此耦接。
圖5為本發明一實施例的靜態隨機存取記憶體的操作流程圖。
請參照圖1與圖5，本實施例的靜態隨機存取記憶體的操作方法包括對記憶胞M進行程式化操作P。程式化操作P的方法包括以下步驟。進行步驟S100，對非揮發性記憶體NVM1與非揮發性記憶體NVM2進行抹除。藉此，非揮發性記憶體NVM1與非揮發性記憶體NVM2可具有負的臨界電壓(threshold voltage，Vt)。對非揮發性記憶體NVM1與非揮發性記憶體NVM2進行抹除的方法例如是FN穿隧法。舉例來說，在對非揮發性記憶體NVM1與非揮發性記憶體NVM2進行抹除時所施加的電壓如下表1所示。在下文中，Vdd表示施加於電壓端VDD的電壓，Vss表示施加於電壓端VSS的電壓，V BL表示施加於位元線BL的電壓，V BLB表示施加於位元線BLB的電壓，V WL表示施加於字元線WL的電壓，V EG1表示施加於閘極EG1的電壓，V EG2表示施加於閘極EG2的電壓，V CG1表示施加於閘極CG1的電壓，V CG2表示施加於閘極CG2的電壓。
[表1]
  Vdd Vss V BL V BLB V WL V EG1 V EG2 V CG1 V CG2
抹除 1.1V 接地 0V 0V 0V 11V 11V 0V 0V
接著，進行步驟S102，對記憶胞M進行程式化，而使得記憶胞M具有一儲存狀態。在上述儲存狀態下，反相器INV1與反相器INV2中的一者輸出高電壓信號，且反相器INV1與反相器INV2中的另一者輸出低電壓信號。在本實施例中，以反相器INV1輸出高電壓信號，且反相器INV2輸出低電壓信號為例，但本發明並不以此為限。在其他實施例中，在另一儲存狀態下，反相器INV1可輸出低電壓信號，且反相器INV2可輸出高電壓信號。在一些實施例中，在對記憶胞M進行程式化時，可對閘極EG1、閘極CG1、閘極EG2與閘極EG2施加0V的電壓，而使得非揮發性記憶體NVM1與非揮發性記憶體NVM2成為處於開啟狀態的電晶體。
然後，進行步驟S104，在關閉電源之前，對非揮發性記憶體NVM1與非揮發性記憶體NVM2中耦接於低電壓信號的一者進行程式化。在本實施例中，以對耦接於低電壓信號的非揮發性記憶體NVM2進行程式化為例，但本發明並不以此為限。對耦接於低電壓信號的非揮發性記憶體NVM2進行程式化的方法例如是FN穿隧法。舉例來說，在對非揮發性記憶體NVM2進行程式化時所施加的電壓如下表2所示。由於非揮發性記憶體NVM2耦接於低電壓信號，因此在施加下表2中的電壓之後，會對揮發性記憶體NVM2進行程式化。此外，由於非揮發性記憶體NVM1耦接於高電壓信號，因此在施加下表2中的電壓之後，不會對揮發性記憶體NVM1進行程式化。
[表2]
  Vdd Vss V BL V BLB V WL V EG1 V EG2 V CG1 V CG2
程式化 1.1V 接地 1.1V 1.1V 1.1V 4.5V 4.5V 10.5V 10.5V
本實施例的靜態隨機存取記憶體的操作方法更包括以下步驟。進行步驟S106，在進行程式化操作P之後，關閉電源。
本實施例的靜態隨機存取記憶體的操作方法更包括對記憶胞M進行讀取操作R。讀取操作R的方法可包括以下步驟。進行步驟S108，開啟電源。接著，進行步驟S110，對位元線BL與位元線BLB分別施加工作電壓，且開啟通道閘電晶體PG1與通道閘電晶體PG2，而使得記憶胞M恢復到關閉電源之前的儲存狀態。舉例來說，在對記憶胞M進行讀取操作R時所施加的電壓如下表3所示。在本實施例中，由於非揮發性記憶體NVM2已被程式化而具有高臨界電壓，且非揮發性記憶體NVM1未被程式化而具有負的臨界電壓，因此在施加下表3中的電壓之後，反相器INV1可輸出高電壓信號，且反相器INV2可輸出低電壓信號，而使得記憶胞M恢復到關閉電源之前的儲存狀態。
[表3]
  Vdd Vss V BL V BLB V WL V EG1 V EG2 V CG1 V CG2
讀取 1.1V 接地 1.1V 1.1V 1.1V 0V 0V 1.1V 1.1V
本實施例的靜態隨機存取記憶體的操作方法更包括以下步驟。進行步驟S112，在對記憶胞M進行讀取操作R之後，再次對記憶胞M進行程式化操作P。
基於上述實施例可知，在上述靜態隨機存取記憶體10及其操作方法中，在重新開啟電源之後，可藉由非揮發性記憶體NVM1與非揮發性記憶體NVM2使得記憶胞M恢復到關閉電源之前的儲存狀態，因此可大幅地降低操作複雜性，進而有效地提升記憶體元件的電性效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為准。
10:靜態隨機存取記憶體 100:基底 102,108,110,112,116,118,124,126,128:介電層 104,106,120,122,132,134,136,138,140,142:摻雜區 114,130,144,146:接觸窗 BL,BLB:位元線 CG1,CG2,EG1,EG2,G1,G2,G3,G4:閘極 CS1,CS2:電荷儲存層 IN1,IN2:輸入端 INV1,INV2:反相器 M:記憶胞 NVM1,NVM2:非揮發性記憶體 OUT1,OUT2:輸出端 P:程式化操作 PG1,PG2:通道閘電晶體 PD1,PD2:下拉電晶體 PU1,PU2:上拉電晶體 R:讀取操作 S100,S102,S104,S106,S108,S110,S112:步驟 VDD,VSS:電壓端 WL:字元線
圖1為根據本發明一實施例的靜態隨機存取記憶體的電路簡圖。 圖2為根據本發明一實施例的靜態隨機存取記憶體的上視圖。 圖3為沿著圖2中的I-I’剖面線的剖面圖。 圖4為沿著圖2中的II-II’剖面線的剖面圖。 圖5為本發明一實施例的靜態隨機存取記憶體的操作流程圖。
10:靜態隨機存取記憶體
BL,BLB:位元線
CG1,CG2,EG1,EG2:閘極
IN1,IN2:輸入端
INV1,INV2:反相器
M:記憶胞
NVM1,NVM2:非揮發性記憶體
OUT1,OUT2:輸出端
PG1,PG2:通道閘電晶體
PD1,PD2:下拉電晶體
PU1,PU2:上拉電晶體
VDD,VSS:電壓端
WL:字元線

Claims (20)

  1. 一種靜態隨機存取記憶體，包括至少一個記憶胞，其中所述記憶胞包括： 第一反相器與第二反相器，其中所述第一反相器與所述第二反相器彼此耦接； 第一通道閘電晶體，耦接於所述第一反相器與第一位元線之間； 第二通道閘電晶體，耦接於所述第二反相器與第二位元線之間； 第一非揮發性記憶體，耦接於所述第一通道閘電晶體與所述第一位元線之間；以及 第二非揮發性記憶體，耦接於所述第二通道閘電晶體與所述第二位元線之間。
  2. 如請求項1所述的靜態隨機存取記憶體，其中 所述第一反相器包括彼此耦接的第一上拉電晶體與第一下拉電晶體，且 所述第二反相器包括彼此耦接的第二上拉電晶體與第二下拉電晶體。
  3. 如請求項1所述的靜態隨機存取記憶體，其中所述第一非揮發性記憶體與所述第二非揮發性記憶體分別包括分離閘極快閃記憶體。
  4. 如請求項3所述的靜態隨機存取記憶體，其中所述第一非揮發性記憶體與所述第二非揮發性記憶體各自包括： 第一閘極，位在基底上； 第二閘極，位在所述第一閘極的一側的所述基底上； 第三閘極，位在所述第一閘極與所述第二閘極之間的所述基底上；以及 電荷儲存層，位在所述第三閘極與所述基底之間。
  5. 如請求項4所述的靜態隨機存取記憶體，其中所述第一非揮發性記憶體與所述第一通道閘電晶體共用所述第二閘極。
  6. 如請求項4所述的靜態隨機存取記憶體，其中所述第二非揮發性記憶體與所述第二通道閘電晶體共用所述第二閘極。
  7. 如請求項4所述的靜態隨機存取記憶體，其中相鄰兩個所述記憶胞共用所述第一閘極與所述第三閘極。
  8. 如請求項4所述的靜態隨機存取記憶體，其中所述第一閘極的上視形狀包括H形。
  9. 如請求項4所述的靜態隨機存取記憶體，其中所述第三閘極的上視形狀包括環狀。
  10. 如請求項4所述的靜態隨機存取記憶體，其中所述電荷儲存層包括浮置閘極。
  11. 如請求項4所述的靜態隨機存取記憶體，其中所述第一非揮發性記憶體與所述第二非揮發性記憶體各自更包括： 第一摻雜區，位在所述第一閘極下方的所述基底中；以及 第二摻雜區，位在所述第二閘極的一側的所述基底中。
  12. 如請求項11所述的靜態隨機存取記憶體，其中相鄰兩個所述記憶胞共用所述第一摻雜區。
  13. 如請求項11所述的靜態隨機存取記憶體，其中所述第一摻雜區延伸至所述第一閘極的一側的所述基底中。
  14. 如請求項11所述的靜態隨機存取記憶體，更包括： 接觸窗，耦接於所述第一摻雜區。
  15. 如請求項4所述的靜態隨機存取記憶體，其中所述第一閘極、所述第二閘極、所述第三閘極、所述電荷儲存層與所述基底彼此電性絕緣。
  16. 一種如請求項1所述的靜態隨機存取記憶體的操作方法，包括對所述記憶胞進行程式化操作，其中所述程式化操作的方法包括： 對所述第一非揮發性記憶體與所述第二非揮發性記憶體進行抹除； 對所述記憶胞進行程式化，而使得所述記憶胞具有一儲存狀態，其中在所述儲存狀態下，所述第一反相器與所述第二反相器中的一者輸出高電壓信號，且所述第一反相器與所述第二反相器中的另一者輸出低電壓信號；以及 在關閉電源之前，對所述第一非揮發性記憶體與所述第二非揮發性記憶體中耦接於所述低電壓信號的一者進行程式化。
  17. 如請求項16所述的靜態隨機存取記憶體的操作方法，其中對所述第一非揮發性記憶體與所述第二非揮發性記憶體進行抹除的方法包括FN穿隧法。
  18. 如請求項16所述的靜態隨機存取記憶體的操作方法，其中對所述第一非揮發性記憶體與所述第二非揮發性記憶體中耦接於所述低電壓信號的一者進行程式化的方法包括FN穿隧法。
  19. 如請求項16所述的靜態隨機存取記憶體的操作方法，更包括對所述記憶胞進行讀取操作，其中所述讀取操作的方法包括： 開啟電源；以及 對所述第一位元線與所述第二位元線分別施加工作電壓，且開啟所述第一通道閘電晶體與所述第二通道閘電晶體，而使得所述記憶胞恢復到關閉電源之前的所述儲存狀態。
  20. 如請求項19所述的靜態隨機存取記憶體的操作方法，更包括： 在對所述記憶胞進行所述讀取操作之後，再次對所述記憶胞進行所述程式化操作。
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