JPH04253375A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH04253375A JPH04253375A JP3028031A JP2803191A JPH04253375A JP H04253375 A JPH04253375 A JP H04253375A JP 3028031 A JP3028031 A JP 3028031A JP 2803191 A JP2803191 A JP 2803191A JP H04253375 A JPH04253375 A JP H04253375A
- Authority
- JP
- Japan
- Prior art keywords
- control electrode
- electrode
- insulating layer
- storage
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims description 49
- 230000015556 catabolic process Effects 0.000 claims description 6
- 239000003031 high energy carrier Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract description 12
- 238000009825 accumulation Methods 0.000 abstract 3
- 238000009413 insulation Methods 0.000 abstract 3
- 230000005669 field effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 19
- 239000010410 layer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000013039 cover film Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
およびその製造方法に関する。従来，ドレイン領域にお
けるアバランシェ降伏を利用して蓄積電極に電荷を蓄積
するフローティングゲートアバランシェＭＯＳ半導体装
置（以後ＦＡＭＯＳと称する）は，二値データの記憶に
限られていた。
およびその製造方法に関する。従来，ドレイン領域にお
けるアバランシェ降伏を利用して蓄積電極に電荷を蓄積
するフローティングゲートアバランシェＭＯＳ半導体装
置（以後ＦＡＭＯＳと称する）は，二値データの記憶に
限られていた。
【０００２】ところで，集積化された記憶装置に情報を
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することは実質的に記
憶容量が増加したことを意味し，集積度を向上させたこ
とに等しくなる。本発明は不揮発性の記憶装置として用
いた場合，情報を多値データとして記憶し，実質的に記
憶容量を大きくできるようなＦＡＭＯＳを得ることを目
的とする。
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することは実質的に記
憶容量が増加したことを意味し，集積度を向上させたこ
とに等しくなる。本発明は不揮発性の記憶装置として用
いた場合，情報を多値データとして記憶し，実質的に記
憶容量を大きくできるようなＦＡＭＯＳを得ることを目
的とする。
【０００３】
【従来の技術】従来のフローティングゲートＭＯＳ半導
体装置を図８に示す。図において（ａ） は従来のｎチ
ャネルＦＡＭＯＳおよびその書き込みの動作を示し，図
（ｂ） はｎチャネルＦＡＭＯＳおよびその読み出しの
動作を示す。図（ａ） ，図（ｂ） において，８１は
ｐ型シリコン（ｐ−Ｓｉ）基板，８２はＮ＋ 型のソー
ス領域，８３はＮ＋ 型のドレイン領域，８４はフロー
ティングの蓄積電極，８５は制御電極，８６は蓄積電極
と基板間の絶縁層，８７は蓄積電極と制御電極間の絶縁
層である。
体装置を図８に示す。図において（ａ） は従来のｎチ
ャネルＦＡＭＯＳおよびその書き込みの動作を示し，図
（ｂ） はｎチャネルＦＡＭＯＳおよびその読み出しの
動作を示す。図（ａ） ，図（ｂ） において，８１は
ｐ型シリコン（ｐ−Ｓｉ）基板，８２はＮ＋ 型のソー
ス領域，８３はＮ＋ 型のドレイン領域，８４はフロー
ティングの蓄積電極，８５は制御電極，８６は蓄積電極
と基板間の絶縁層，８７は蓄積電極と制御電極間の絶縁
層である。
【０００４】図（ａ） により書き込みの場合の動作を
説明する。書き込みは，図示のように制御電極８５には
高電圧（１２．５Ｖ）を印加した状態で，ドレイン−ソ
ース間に高電圧（６〜８Ｖ）を印加する。その結果，基
板８１とドレイン領域８３の接合部分にアバランシェ降
伏を生じ，発生した電子は蓄積電極に注入され，蓄積さ
れる。
説明する。書き込みは，図示のように制御電極８５には
高電圧（１２．５Ｖ）を印加した状態で，ドレイン−ソ
ース間に高電圧（６〜８Ｖ）を印加する。その結果，基
板８１とドレイン領域８３の接合部分にアバランシェ降
伏を生じ，発生した電子は蓄積電極に注入され，蓄積さ
れる。
【０００５】蓄積電極８４が帯電した結果，書き込み前
に比べて，書き込み後でゲート電圧の閾値（以後単に閾
値と称する）が大きくなる。この閾値の変化を利用して
記憶の有無を判定することができる。図（ｂ） により
読み出しの動作を説明する。読み出しはドレイン−ソー
ス間に低電圧（１Ｖ）を印加しておき，制御電極８５に
読み出し電圧（５Ｖ）を印加する。この動作条件におい
て，蓄積電極８４に電子が蓄積されている状態では閾値
が高いためドレイン電流が流れないのに対して，電子が
蓄積されていない状態では閾値が低いのでドレイン電流
が流れ，記憶の有無を判定することができる。
に比べて，書き込み後でゲート電圧の閾値（以後単に閾
値と称する）が大きくなる。この閾値の変化を利用して
記憶の有無を判定することができる。図（ｂ） により
読み出しの動作を説明する。読み出しはドレイン−ソー
ス間に低電圧（１Ｖ）を印加しておき，制御電極８５に
読み出し電圧（５Ｖ）を印加する。この動作条件におい
て，蓄積電極８４に電子が蓄積されている状態では閾値
が高いためドレイン電流が流れないのに対して，電子が
蓄積されていない状態では閾値が低いのでドレイン電流
が流れ，記憶の有無を判定することができる。
【０００６】
【発明が解決しようとする課題】上記のように，従来の
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置をする場合にＦＡＭ
ＯＳ集積回路の集積度を高くする必要があった。集積回
路を高集積化することは，プロセス技術が難しくなるこ
とから，できるだけ集積度を抑え，低コストで大容量の
記憶装置を得るようにすることが望まれる。本発明は，
記憶装置に適用した場合，実質的な記憶容量を大きくす
ることの可能な蓄積電極ＭＯＳ半導体装置を得ることを
目的とする。
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置をする場合にＦＡＭ
ＯＳ集積回路の集積度を高くする必要があった。集積回
路を高集積化することは，プロセス技術が難しくなるこ
とから，できるだけ集積度を抑え，低コストで大容量の
記憶装置を得るようにすることが望まれる。本発明は，
記憶装置に適用した場合，実質的な記憶容量を大きくす
ることの可能な蓄積電極ＭＯＳ半導体装置を得ることを
目的とする。
【０００７】
【課題を解決するための手段】本発明は，ゲート電極部
の側部に絶縁層を介して第２制御電極を設け，蓄積電極
の上部に絶縁層を介して設けた第１制御電極により蓄積
電極に電子を蓄積させた場合と第２制御電極により蓄積
させた場合とで閾値が異なるようにした。そして，第１
制御電極により書き込んだ情報と第２制御電極により書
き込んだ情報を区別して情報を多値データとして記憶で
きるようにした。
の側部に絶縁層を介して第２制御電極を設け，蓄積電極
の上部に絶縁層を介して設けた第１制御電極により蓄積
電極に電子を蓄積させた場合と第２制御電極により蓄積
させた場合とで閾値が異なるようにした。そして，第１
制御電極により書き込んだ情報と第２制御電極により書
き込んだ情報を区別して情報を多値データとして記憶で
きるようにした。
【０００８】図１に本発明の基本構成を，ｎチャネルの
場合を例として示す。図（ａ） はｎチャネルＦＡＭＯ
Ｓを例とした場合の本発明の基本構成およびその第１制
御電極による書き込みの動作を示し，図（ｂ） はｎチ
ャネルＦＡＭＯＳを例とした場合の本発明における基本
構成およびその第２制御電極による書き込みの動作を示
す。
場合を例として示す。図（ａ） はｎチャネルＦＡＭＯ
Ｓを例とした場合の本発明の基本構成およびその第１制
御電極による書き込みの動作を示し，図（ｂ） はｎチ
ャネルＦＡＭＯＳを例とした場合の本発明における基本
構成およびその第２制御電極による書き込みの動作を示
す。
【０００９】図（ａ） ，図（ｂ） において，１は基
板（ｐ−Ｓｉ），２はソース領域（Ｎ＋ ），３はドレ
イン領域（Ｎ＋ ），４は蓄積電極，５は第１制御電極
，６，７は絶縁層，８は第２制御電極，９は絶縁層であ
る。図示の構成において，第２制御電極８（以後第２制
御電極と称する）は第１制御電極と蓄積電極４および基
板１とは絶縁層９を介して設けられる。図示の構成のＦ
ＡＭＯＳの製造方法は後述する。
板（ｐ−Ｓｉ），２はソース領域（Ｎ＋ ），３はドレ
イン領域（Ｎ＋ ），４は蓄積電極，５は第１制御電極
，６，７は絶縁層，８は第２制御電極，９は絶縁層であ
る。図示の構成において，第２制御電極８（以後第２制
御電極と称する）は第１制御電極と蓄積電極４および基
板１とは絶縁層９を介して設けられる。図示の構成のＦ
ＡＭＯＳの製造方法は後述する。
【００１０】
【作用】図１および図２（ａ） により，本発明におけ
る第１制御電極および第２制御電極による書き込み動作
の説明をする。図１（ａ） に第１制御電極による書き
込みの動作例を示す。第１制御電極５の印加電圧を約１
２．５Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソ
ース領域２をアース電圧とする。その結果，ドレイン領
域３と基板１の間ＰＮ接合部に高電圧の逆方向電圧が加
わりアバランシェ降伏を生じる。そして発生した電子は
蓄積電極４に蓄積される。
る第１制御電極および第２制御電極による書き込み動作
の説明をする。図１（ａ） に第１制御電極による書き
込みの動作例を示す。第１制御電極５の印加電圧を約１
２．５Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソ
ース領域２をアース電圧とする。その結果，ドレイン領
域３と基板１の間ＰＮ接合部に高電圧の逆方向電圧が加
わりアバランシェ降伏を生じる。そして発生した電子は
蓄積電極４に蓄積される。
【００１１】図１（ｂ） に，第２ゲートによる書き込
みの動作例を示す。第２制御電極８の印加電圧を約１２
．５Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソー
ス領域２をアース電圧とする。その結果，図１（ａ）
の場合と同様にドレイン領域３と基板１の間のＰＮ接合
部にアバランシェ降伏を生じ，蓄積電極４に電子が蓄積
される。
みの動作例を示す。第２制御電極８の印加電圧を約１２
．５Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソー
ス領域２をアース電圧とする。その結果，図１（ａ）
の場合と同様にドレイン領域３と基板１の間のＰＮ接合
部にアバランシェ降伏を生じ，蓄積電極４に電子が蓄積
される。
【００１２】そして，第１制御電極により書き込んだ場
合と第２制御電極により書き込んだ場合とでは，各電極
間の容量（蓄積電極４と基板間の容量Ｃ０ ，第１制御
電極５と蓄積電極４の間の容量Ｃ１ ，第２制御電極８
と蓄積電極間の容量Ｃ２ が異なるため，書き込み後の
閾値に相違を生じる。
合と第２制御電極により書き込んだ場合とでは，各電極
間の容量（蓄積電極４と基板間の容量Ｃ０ ，第１制御
電極５と蓄積電極４の間の容量Ｃ１ ，第２制御電極８
と蓄積電極間の容量Ｃ２ が異なるため，書き込み後の
閾値に相違を生じる。
【００１３】第１制御電極５の印加電圧をＶＣＧとした
ときに蓄積電極４に加わる電圧をＶＦＧとすると， Ｖ
ＦＧ＝ＶＣＧ＊Ｃ１ ／（Ｃ０ ＋Ｃ１ ）となる。容
量比Ｃ１ ／（Ｃ１ ＋Ｃ２ ）は，通常２／３程度で
ある。 一方，第２制御電極８の印加電圧をＶＣＧと
したとき蓄積電極４に加わる電圧ＶＦＧは、ＶＦＧ＝Ｖ
ＣＧ＊Ｃ２ ／（Ｃ０ ＋Ｃ２ ）となる。Ｃ２ の値
は絶縁層９の膜厚に依存するが，通常Ｃ１ ＞Ｃ２ で
ある。そのため，第１制御電極５より書き込んだ場合と
比較して，第２制御電極８より書き込んだ場合は蓄積電
極電圧ＶＦＧが小さくなるので，アバランシェ降伏によ
り発生した電子が吸引されにくくなり書き込み特性が悪
くなる。
ときに蓄積電極４に加わる電圧をＶＦＧとすると， Ｖ
ＦＧ＝ＶＣＧ＊Ｃ１ ／（Ｃ０ ＋Ｃ１ ）となる。容
量比Ｃ１ ／（Ｃ１ ＋Ｃ２ ）は，通常２／３程度で
ある。 一方，第２制御電極８の印加電圧をＶＣＧと
したとき蓄積電極４に加わる電圧ＶＦＧは、ＶＦＧ＝Ｖ
ＣＧ＊Ｃ２ ／（Ｃ０ ＋Ｃ２ ）となる。Ｃ２ の値
は絶縁層９の膜厚に依存するが，通常Ｃ１ ＞Ｃ２ で
ある。そのため，第１制御電極５より書き込んだ場合と
比較して，第２制御電極８より書き込んだ場合は蓄積電
極電圧ＶＦＧが小さくなるので，アバランシェ降伏によ
り発生した電子が吸引されにくくなり書き込み特性が悪
くなる。
【００１４】図２（ａ） に本発明におけるドレイン電
流−ゲート電圧特性の例を示す。必要に応じて図１を参
照する。図２（ａ） において，Ｉｎｉｔｉａｌは書き
込みのない場合の特性であり，（１） は第１制御電極
５により書き込んだ場合であり，（２） は第２制御電
極８により書き込んだ場合の特性を示す。
流−ゲート電圧特性の例を示す。必要に応じて図１を参
照する。図２（ａ） において，Ｉｎｉｔｉａｌは書き
込みのない場合の特性であり，（１） は第１制御電極
５により書き込んだ場合であり，（２） は第２制御電
極８により書き込んだ場合の特性を示す。
【００１５】図に示されるように，第１制御電極５によ
り書き込んだ場合には，蓄積電荷量が多いため閾値が高
くなり，第２制御電極８により書き込んだ場合には，蓄
積電荷量が少ないため閾値電圧が低くなる。従って，書
き込みに第１制御電極５からの書き込みと第２制御電極
８からの書き込みを選択することにより情報を３値で記
憶することが可能になる。
り書き込んだ場合には，蓄積電荷量が多いため閾値が高
くなり，第２制御電極８により書き込んだ場合には，蓄
積電荷量が少ないため閾値電圧が低くなる。従って，書
き込みに第１制御電極５からの書き込みと第２制御電極
８からの書き込みを選択することにより情報を３値で記
憶することが可能になる。
【００１６】例えば，図２（ａ） の特性において，第
１制御電極に印加する電圧を５Ｖに設定すると書き込み
のないＩｎｉｔｉａｌの状態ではドレインに大電流が流
れ，（２）の第２制御電極により書き込んだ状態ではド
レインに小電流が流れ，（１）の第１制御電極から書き
込んだ状態ではドレイン電流は０である。このことから
，３値の記憶データをセンスすることができる。また，
他のセンス方法として第１制御電極に印加するセンスレ
ベル電圧を，例えば３Ｖと７Ｖの２つのセンスレベルに
設定して順次に印加するようにしてもよい。この場合，
３Ｖのセンスレベル電圧によりＩｎｉｔｉａｌであるか
（１）もしくは（２）に書き込みがあるかどうかをセン
スする。次に，７Ｖのセンス電圧により（１）と（２）
のいずれの状態で書き込まれたかをセンスする。
１制御電極に印加する電圧を５Ｖに設定すると書き込み
のないＩｎｉｔｉａｌの状態ではドレインに大電流が流
れ，（２）の第２制御電極により書き込んだ状態ではド
レインに小電流が流れ，（１）の第１制御電極から書き
込んだ状態ではドレイン電流は０である。このことから
，３値の記憶データをセンスすることができる。また，
他のセンス方法として第１制御電極に印加するセンスレ
ベル電圧を，例えば３Ｖと７Ｖの２つのセンスレベルに
設定して順次に印加するようにしてもよい。この場合，
３Ｖのセンスレベル電圧によりＩｎｉｔｉａｌであるか
（１）もしくは（２）に書き込みがあるかどうかをセン
スする。次に，７Ｖのセンス電圧により（１）と（２）
のいずれの状態で書き込まれたかをセンスする。
【００１７】本発明によれば，３値データとして記憶で
きるので，２値データとして記憶する場合に比較して実
質的に集積度が３／２倍になったこととなる。また，第
２制御電極を第１制御電極の両側部に設けることにより
情報を５値データとして記憶することも可能になる（こ
の点については後述する）。なお，上記説明においては
，ｎチャネルのＦＡＭＯＳについて説明したが，ｐチャ
ネルのＦＡＭＯＳにおいても同様の原理により本発明は
実現可能である。なお，各部の印加電圧は例として示し
たものであって，これに限られるものではない。
きるので，２値データとして記憶する場合に比較して実
質的に集積度が３／２倍になったこととなる。また，第
２制御電極を第１制御電極の両側部に設けることにより
情報を５値データとして記憶することも可能になる（こ
の点については後述する）。なお，上記説明においては
，ｎチャネルのＦＡＭＯＳについて説明したが，ｐチャ
ネルのＦＡＭＯＳにおいても同様の原理により本発明は
実現可能である。なお，各部の印加電圧は例として示し
たものであって，これに限られるものではない。
【００１８】
【実施例】図２（ｂ） に本発明における第２制御電極
の実施例を示す。本発明においては，図１に示すように
，第１制御電極の他に第２制御電極を１つ設けるだけで
よいのであるが，図２（ｂ） に示すように第１制御電
極の他に第２制御電極，第３制御電極を設けるようにし
てもよい。
の実施例を示す。本発明においては，図１に示すように
，第１制御電極の他に第２制御電極を１つ設けるだけで
よいのであるが，図２（ｂ） に示すように第１制御電
極の他に第２制御電極，第３制御電極を設けるようにし
てもよい。
【００１９】図２（ｂ） において，２１は基板，２２
はソース領域，２３はドレイン領域，２４は蓄積電極，
２５は第１制御電極，２６は第２制御電極，２７は第３
制御電極，２８は絶縁層である。ａは第１制御電極２５
の入力端子，ｂは第２制御電極２６の入力端子，ｃは第
３ゲート電極２７の入力端子である。
はソース領域，２３はドレイン領域，２４は蓄積電極，
２５は第１制御電極，２６は第２制御電極，２７は第３
制御電極，２８は絶縁層である。ａは第１制御電極２５
の入力端子，ｂは第２制御電極２６の入力端子，ｃは第
３ゲート電極２７の入力端子である。
【００２０】図の構成において，■ ａに書き込み電
圧を与える，■ ｂに書き込み電圧を与える，■
ａとｂに書き込み電圧を与える，■ ａとｂとｃに書
き込み電圧を与える，の４通りの書き込み方法が可能で
あり，それぞれにおいて，閾値が異なってくる。そのた
め，図の構成においては情報を５値データとして記憶さ
せることが可能である。
圧を与える，■ ｂに書き込み電圧を与える，■
ａとｂに書き込み電圧を与える，■ ａとｂとｃに書
き込み電圧を与える，の４通りの書き込み方法が可能で
あり，それぞれにおいて，閾値が異なってくる。そのた
め，図の構成においては情報を５値データとして記憶さ
せることが可能である。
【００２１】図３に本発明のセルアレイ実施例を示す。
図３において，（ａ）は本発明のＦＡＭＯＳをセルアレ
イとして集積化した場合の平面図，（ｂ）はチャネルに
平行な方向の断面図，（ｃ） はチャネルに垂直な方向
の断面図を示す。
イとして集積化した場合の平面図，（ｂ）はチャネルに
平行な方向の断面図，（ｃ） はチャネルに垂直な方向
の断面図を示す。
【００２２】図において，３１は基板，３２はソース領
域，３３はドレイン領域，３４は蓄積電極，３５は第１
制御電極，３６は第２制御電極，３７はフィールド酸化
膜，３９はＡｌ配線である。図（ｄ） セルアレイの回
路ブロックを示す。図（ｄ） において，Ｂ１，Ｂ２は
ドレイン電圧供給線（図（ａ）におけるＡｌ配線３９に
対応する），Ｓ１，Ｓ２はソース電圧供給線，ＷＳ１，
ＷＳ２，ＷＳ３は第１制御電極への電圧供給線（ワート
線），ＷＬ１，ＷＬ２，ＷＬ３は第２制御電極への電圧
供給線（ワード線）である。
域，３３はドレイン領域，３４は蓄積電極，３５は第１
制御電極，３６は第２制御電極，３７はフィールド酸化
膜，３９はＡｌ配線である。図（ｄ） セルアレイの回
路ブロックを示す。図（ｄ） において，Ｂ１，Ｂ２は
ドレイン電圧供給線（図（ａ）におけるＡｌ配線３９に
対応する），Ｓ１，Ｓ２はソース電圧供給線，ＷＳ１，
ＷＳ２，ＷＳ３は第１制御電極への電圧供給線（ワート
線），ＷＬ１，ＷＬ２，ＷＬ３は第２制御電極への電圧
供給線（ワード線）である。
【００２３】図に点線で囲った部分の素子を選択して書
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）第１制御電極より書き込みの場合ＷＬ２
＝約１２．５Ｖ， ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）第１制御電極より書き込みの場合ＷＬ２
＝約１２．５Ｖ， ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２４】（２）第２制御電極より書き込みの場合Ｗ
Ｓ２ ＝約１２．５Ｖ， ＷＳ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＬ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
Ｓ２ ＝約１２．５Ｖ， ＷＳ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＬ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２５】（３）読み出しの場合
ＷＬ２ ＝約５Ｖ
ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
約１Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ，Ｂ１
＝Ｆｌｏａｔもしくは０Ｖ，Ｂ２ ＝
約１Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２６】以上の条件における動作は作用の項におけ
る場合と同様であるので説明は省略する。次に，図４〜
図７により本発明の製造方法の実施例を示す。図４〜図
７において，左側の図はチャネルの方向に平行な断面を
示し，右側の図はチャネルの方向に垂直な断面を示す。 各図における（ａ） 〜（ｊ） は工程を示し，同一の
符号は同一部分を示す。図４〜図７を参照して工程順に
本発明の製造方法を説明する。
る場合と同様であるので説明は省略する。次に，図４〜
図７により本発明の製造方法の実施例を示す。図４〜図
７において，左側の図はチャネルの方向に平行な断面を
示し，右側の図はチャネルの方向に垂直な断面を示す。 各図における（ａ） 〜（ｊ） は工程を示し，同一の
符号は同一部分を示す。図４〜図７を参照して工程順に
本発明の製造方法を説明する。
【００２７】（ａ） シリコン基板１１１上にＬＯＣＯ
Ｓ方による膜厚約５０００Åのフィールド酸化膜１１２
を形成してアイソレーションを行い，次いでシリコン基
板１１１表面を酸化してゲート酸化膜１１３（膜厚約１
００〜４００Å）を形成する。 （ｂ） ゲート酸化膜１１３上に多結晶シリコンを
１０００〜２０００Åの厚さに体積させた後，パターニ
ングして蓄積電極１１４を形成し，その表面を酸化して
電極間酸化膜１１５（膜厚１００〜４００Å）を設ける
。 （ｃ） 第１制御電極用導電層１１６（膜厚１０００〜
２０００Å）を電極間酸化膜１１５上に設ける。
Ｓ方による膜厚約５０００Åのフィールド酸化膜１１２
を形成してアイソレーションを行い，次いでシリコン基
板１１１表面を酸化してゲート酸化膜１１３（膜厚約１
００〜４００Å）を形成する。 （ｂ） ゲート酸化膜１１３上に多結晶シリコンを
１０００〜２０００Åの厚さに体積させた後，パターニ
ングして蓄積電極１１４を形成し，その表面を酸化して
電極間酸化膜１１５（膜厚１００〜４００Å）を設ける
。 （ｃ） 第１制御電極用導電層１１６（膜厚１０００〜
２０００Å）を電極間酸化膜１１５上に設ける。
【００２８】（ｄ） 第１制御電極用導電層１１６およ
び電極間酸化膜１１５をパターニングして，第１制御電
極１１６，電極間酸化膜１１５，蓄積電極１１４を形成
する。 （ｅ） 全面酸化処理によりスルー酸化膜１１７（膜厚
２００Å）を形成した後，イオン注入（ドーズ量約約１
×１０１５ａｔｏｍ／ｃｍ２ ）によりＮ＋ 型拡散層
１１８（ソース，ドレイン領域）を形成する。 （ｆ） 第２制御電極用の導電層１１９（膜厚１０００
〜３０００Å）をスルー酸化膜１１７上に堆積させる。
び電極間酸化膜１１５をパターニングして，第１制御電
極１１６，電極間酸化膜１１５，蓄積電極１１４を形成
する。 （ｅ） 全面酸化処理によりスルー酸化膜１１７（膜厚
２００Å）を形成した後，イオン注入（ドーズ量約約１
×１０１５ａｔｏｍ／ｃｍ２ ）によりＮ＋ 型拡散層
１１８（ソース，ドレイン領域）を形成する。 （ｆ） 第２制御電極用の導電層１１９（膜厚１０００
〜３０００Å）をスルー酸化膜１１７上に堆積させる。
【００２９】（ｇ） 第２制御電極用導電層１１９を異
方性エッチングすることによりゲート電極部（第１制御
電極１１６，電極間酸化膜１１５，蓄積電極１１４より
なる部分）の側部のみ残し，第２制御電極１２０を形成
する。 （ｈ） 第１制御電極が１つだけの構造とする場合には
，ソース側の第２制御電極を除去する。
方性エッチングすることによりゲート電極部（第１制御
電極１１６，電極間酸化膜１１５，蓄積電極１１４より
なる部分）の側部のみ残し，第２制御電極１２０を形成
する。 （ｈ） 第１制御電極が１つだけの構造とする場合には
，ソース側の第２制御電極を除去する。
【００３０】（ｉ） 全面酸化処理により層間絶縁膜１
２２（膜厚５０００Å〜１μｍ）をデポジットする。 （ｊ） 層間絶縁膜１２２にコンタクトホール１２３を
形成した後，Ａｌを堆積させた後パターニングしてＡｌ
配線１２４（厚さ０．５〜１μｍ）を形成し，さらにそ
の全面にカバー膜１２５（膜厚０．５〜１μｍ）を形成
する。
２２（膜厚５０００Å〜１μｍ）をデポジットする。 （ｊ） 層間絶縁膜１２２にコンタクトホール１２３を
形成した後，Ａｌを堆積させた後パターニングしてＡｌ
配線１２４（厚さ０．５〜１μｍ）を形成し，さらにそ
の全面にカバー膜１２５（膜厚０．５〜１μｍ）を形成
する。
【００３１】
【発明の効果】本発明の蓄積電極ＭＯＳ半導体装置を用
いて不揮発性の記憶装置を構成した場合には，情報を多
値データとして記憶することができる。そのため，実質
的な記憶容量の大きい記憶装置が，特別に高度なプロセ
ス技術を用いることなく，従来の集積回路のプロセス技
術により得られる。
いて不揮発性の記憶装置を構成した場合には，情報を多
値データとして記憶することができる。そのため，実質
的な記憶容量の大きい記憶装置が，特別に高度なプロセ
ス技術を用いることなく，従来の集積回路のプロセス技
術により得られる。
【図１】本発明の基本構成を示す図である。
【図２】本発明のドレイン電流−ゲート電圧特性の例お
よび第２制御電極の実施例を示す図である。
よび第２制御電極の実施例を示す図である。
【図３】本発明のセルアレイの実施例を示す図である。
【図４】本発明の製造方法の実施例（その１）を示す図
である。
である。
【図５】本発明の製造方法の実施例（その２）を示す図
である。
である。
【図６】本発明の製造方法の実施例（その３）を示す図
である。
である。
【図７】本発明の製造方法の実施例（その４）を示す図
である。
である。
【図８】従来のフローティングゲートＭＯＳ半導体装置
を示す図である。
を示す図である。
１ 基板（ｐ−Ｓｉ）
２ ソース領域
３ ドレイン領域
４ 蓄積電極
５ 第１制御電極
６ 絶縁層
７ 絶縁層
８ 第２制御電極
９ 絶縁層
Claims (4)
- 【請求項１】 第１導電型の半導体基板（１） に形
成された第２導電型のソース領域（２） および第２導
電型のドレイン領域（３） と，ソース領域（２） お
よびドレイン領域（３） 間の半導体基板（１） 上に
絶縁層（６） を介して設けられた蓄積電極（４） と
，該蓄積電極（４） 上に絶縁層（７） を介して設け
られた第１制御電極（５） とからなるゲート電極部を
備え，ソース領域（２） もしくはドレイン領域（３）
のＰＮ接合に高い逆方向のバイアス電圧が印加された
ときに生じるアバランシェ降伏により発生する高エネル
ギーのキャリアを蓄積電極（４） に蓄積する不揮発性
半導体記憶装置において，蓄積電極（４） と絶縁層（
６） と第１制御電極（５） により構成されるゲート
電極部の側部に絶縁層（９） を介して第２制御電極（
８） を設けたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 上記第２制御電極（８） を上記制御
電極の側部の片側に設けたことを特徴とする請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項３】 上記第２制御電極（８） をゲート電
極部側部の両側に設けたことを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項４】半導体基板の表面に第１絶縁層を形成する
工程と，該第１絶縁層上に蓄積電極層を形成し，蓄積電
極層上に第２絶縁層を形成する工程と，該第２絶縁層上
に第１制御電極層を形成する工程と，上記蓄積電極上に
第１制御電極層を形成する工程と，上記蓄積電極層，上
記第２絶縁層および上記第１制御電極層とからなる積層
体とからなり積層体をパターニングしてゲート電極部を
形成する工程と，全面に第３絶縁層を形成する工程と，
該第３絶縁層を介して上記ゲート電極の側部に第２制御
電極層を形成する工程とを含むことを特徴とする不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028031A JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028031A JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253375A true JPH04253375A (ja) | 1992-09-09 |
| JP2588311B2 JP2588311B2 (ja) | 1997-03-05 |
Family
ID=12237376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028031A Expired - Fee Related JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588311B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897309A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
| US7064379B2 (en) | 2003-06-23 | 2006-06-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7122858B2 (en) | 2003-02-26 | 2006-10-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
-
1991
- 1991-01-29 JP JP3028031A patent/JP2588311B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897309A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7122858B2 (en) | 2003-02-26 | 2006-10-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7298006B2 (en) | 2003-02-26 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7521749B2 (en) | 2003-02-26 | 2009-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7064379B2 (en) | 2003-06-23 | 2006-06-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7374995B2 (en) | 2003-06-23 | 2008-05-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| JPWO2006059361A1 (ja) * | 2004-11-30 | 2008-06-05 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
| JP4794462B2 (ja) * | 2004-11-30 | 2011-10-19 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
| KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2588311B2 (ja) | 1997-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| US5278440A (en) | Semiconductor memory device with improved tunneling characteristics | |
| US20020096702A1 (en) | Semiconductor memory device | |
| CN100580934C (zh) | 非易失性半导体存储器件及其制造方法 | |
| JP2004039965A (ja) | 不揮発性半導体記憶装置 | |
| JPH0343792B2 (ja) | ||
| KR20010102269A (ko) | 하나의 기판 상에 적어도 하나의 메모리 셀과 적어도하나의 로직 트랜지스터를 제조하는 방법 및 하나의 기판상에 적어도 하나의 메모리 셀과 적어도 하나의 고전압트랜지스터를 제조하는 방법 및 반도체 장치 | |
| KR100712089B1 (ko) | 반도체메모리장치 및 그 제조방법 | |
| US20060044873A1 (en) | Semiconductor device and a method of manufacturing the same | |
| EP0198040A1 (en) | NON-VOLATILE STORAGE CELL. | |
| US9368506B2 (en) | Integrated circuits and methods for operating integrated circuits with non-volatile memory | |
| KR20040031655A (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| US5589700A (en) | Semiconductor nonvolatile memory | |
| EP0649172B1 (en) | Non-volatile memory device | |
| JPH031574A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2588311B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0416947B2 (ja) | ||
| JP3173907B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3251699B2 (ja) | 不揮発性記憶装置 | |
| JP2008098467A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2793722B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH11289021A (ja) | 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ | |
| JP3186209B2 (ja) | 半導体装置の使用方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961022 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |