KR20040031655A - 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 - Google Patents

단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 Download PDF

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Abstract

본 발명에 따르면, 도입되는 단일 비트, 부도성 플로팅게이트 메모리셀은 매우 낮은 전압에서 동작할 수 있다. 기판바이어스는 플로팅게이트로의 캐리어의 주입을 촉진시켜, 저전압에서의 메모리셀의 프로그래밍 및 삭제를 가능하게 한다. 이러한 메모리셀은 프로그램라인 및 워드라인에 수직하여 연장하는 비트라인의 어레이로 배치된다. 각 열내의 인접한 메모리셀은 공통 소스 또는 공통 드레인노드 중의 하나를 할당한다. 비트라인은 각 열내의 소스노드를 접속시키는 한편, 프로그램라인은 각 라인내의 대응하는 위치에서 메모리셀의 드레인노드를 접속시킨다. 감소된 프로그래밍 전압은 비트라인상에 낮은 프로그램금지전압을 사용할 수 있게 한다.

Description

단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및 삭제방법 {Single bit nonvolatile memory cell and methods for programming and erasing thereof}
본 발명은 대체로 전기적으로 프로그래밍가능하고 삭제가능한 메모리(EEPROM) 디바이스에 관한 것으로, 보다 특별하게는 주입된 전하의 단일 비트를 국부적으로 저장하고 보존하는 유전층을 사용하는 단일 게이트 메모리 디바이스에 관한 것이다.
또한, 본 발명은 특히 고온캐리어 주입을 이용하여 낮아진 전압에서 상기 메모리 디바이스를 프로그래밍하고 삭제하는 방법에 관한 것이다.
플래시 EEPROM 메모리는 최대 클래스의 전기적으로 변환가능하고, 비휘발성인 반도체 메모리를 포함한다. 그들은 고집적밀도, 신속한 판독접근, 전기적 기록 및 삭제를 제공하는 모든 반도체 메모리의 가장 빨리 성장하고 있는 분야를 대표하며, 영구적 데이터저장을 가능케한다. 플래시 EEPROM 메모리는 메모리 셀의 모든 그룹 또는 선택된 그룹을 삭제할 수 있는 능력을 제공한다. 전하는 그 아래에 있는 MOS 채널의 컨덕턴스를 조절하는 플로팅 게이트에 저장된다. 상기 플로팅 게이트는 SiO2와 같은 고품질의 유전체에 의하여 그것의 주변부로부터 전기적으로 절연된다. 플로팅 게이트와 용량성으로(capacitively) 결합되는 제어 게이트가 플로팅 게이트의 전위를 조절하는데 사용된다. 플로팅 게이트는 다결정 실리콘과 같은 도전재로 형성되고, 그 경우에 주입된 전하가 전도성 플로팅 게이트의 전체에 걸쳐 분포된다.
대안적으로, 전하를 저장하는데 질화물과 같은 부도성 재료가 사용될 수 있다. 부도성 게이트내로 도입되는 전하는 대부분 도입 장소로 가두어지고, 결과적으로 제한적인 양의 전하만이 메모리 셀을 프로그래밍하는데 요구된다. PCT 출원 WO 99/07000은 상부 와 하부 산화물층간에 끼워진 질화물층을 사용하는 2비트의 비휘발성 EEPROM 셀을 개시하고 있다. 상기 메모리 셀은 질화물층내로 전자들을 주입하기 위한 종래의 채널-고온-전자-주입(channel-hot-electron-injection)을 사용하여 프로그래밍된다. 채널-고온-전자-주입은 드레인과 웰 사이의 야금정션에 해당하는 최대 전기장의 위치에서 고온 캐리어의 주입이 일어나므로 질화물층을 오버랩시키기 위한 정션영역을 필요로 한다. 따라서, 빈틈없이 잘 제어되는 도핑 프로파일이 또한 실현되어야 한다.
상기 디바이스의 대칭적인 레이아웃은 적절하게 선택된 전압에 의하여 전자가 부도성 플로팅 게이트의 어느 한 측에 주입되도록 한다. 따라서, 2비트의 데이터는 플로팅 게이트의 반대측에 각 비트가 저장될 수 있다. 셀의 삭제는 Fowler-Nordheim tunneling을 이용하여 상부 또는 하부 전극을 통하여 트래핑된 전자를 제거함으로써 수행될 수 있다. 저장된 비트는 "역 방향"으로 판독(드레인측에서의 비트가 판독)된다. 즉, 소스 부근의 채널영역에서 포화상태에 도달하도록 드레인을 그라운딩하고 소스 및 게이트전압을 바이어싱함으로써 상기 지점에서의 문턱전압의 시프트가 측정된다. 상기 포화영역은 소스정션 부근에 저장되는 전하의 영향을 마스킹한다. 이상적인 경우에는, 드레인 비트의 판독시에, 셀의 드레인정션 부근에 저장되는 전하의 영향만이 측정된다. 따라서, 도핑 프로파일은 캐리어의 국부적인 주입을 가능케하기 위하여 설계될뿐만 아니라 감지되는 상기 캐리어의 반대측의 비트를 스크리닝 할 수 있어야 한다.
플래시 메모리가 고성능의 논리회로로 집적될 경우, 셀을 프로그래밍하고, 판독하고 기록하는데 필요한 전압은 칩의 논리회로의 공급전압과 양립할 수 있어야 한다. 그렇지 않다면, 플래시 메모리를 작동시키기 위해 필요한 내부 또는 온-칩(on-chip) 전압을 제공하기 위하여 예를 들어 디코더 회로에 사용되는 복잡하고 면적 소모적인 전하 펌프 회로 및 고전압회로가 제공되어야 한다. 하지만, 0.35 마이크로미터 이하의 트랜지스터 치수의 스케일링은 5V로부터 3.3V 이하로 가용 공급전압을 스케일링다운한다. 공급전압이 스케일링되고 메모리 어레이 밀도가 증가될 경우에 메모리 셀을 작동시키기 위한 충분한 전력을 제공하기가 더욱 어려워지고 칼럼 드라이버를 위한 영역이 보다 적게 남게된다. 또한, 공급전압이 감소되므로 낮은 공급전압으로부터 프로그래밍 및 삭제를 위한 높은 메모리 작동전압을 생성시키는 전하 펌프회로가 효율이 나빠지고 보다 면적소모적이 된다.
종래의 채널-고온-전자-주입(CHE)을 사용하는 것은 8-9V 이상의 게이트 전압을 필요로 한다. 상기 프로그래밍 전압은 서브미크론 CMOS 기술에 제공되는 공급전압보다 훨씬 더 높다. 요구되는 프로그래밍 전압을 감소시키기 위하여 프로그래밍 방법이 개발된다. S. Mahapatra, S. Shukuri 및 J. Bude 등은 "Chisel Flash EEPROM-Part1:Performance and scaling"(IEEE Trans. Electron Devices,July 2002, pp. 1296-1301)에서 기판-강화-고온-전자주입(substrate-enhanced-hot-electron injection)을 사용하는 낮은 전압 프로그래밍 기술로서 CHISEL로도 흔히 언급되는 스택된 게이트 메모리 셀의 게이트 전압을 5-6V 스케일링다운하는 기술에 대하여 밝히고 있다. 제안된 디바이스는, 제어게이트에서 폴리실리콘 플로팅 게이트를 향하여 캐리어를 끌어당기기 위한 보다 높은 프로그래밍 전압, 예를 들어 8V의 전압을 여전히 필요로 한다.
유럽 특허출원 EP 1,096,572에는, 또 다른 낮은 전압 프로그래밍 기술이 개시되어 있다. 스플릿-게이트 메모리 셀의 플로팅 게이트내로 고온의 전자를 주입하는데 드레인-유도-2차-충격-이온화(drain-induced-secondary-impact-ionisation)의 메커니즘이 사용된다. 드레인정션에 걸친 플로팅 게이트의 오버랩으로 인하여, 드레인 전압은 플로팅 게이트와 용량성으로 결합되고 플로팅 게이트를 향하여 2차전자를 끌어당기는 것을 돕는다.
다소 더 낮은 프로그래밍 전압에 대한 방법들도 존재하나, 삭제 전압의 감소가 여전히 골칫거리이다. 프로팅 게이트 메모리 디바이스를 삭제하기 위하여 FN 터널링을 사용하는 것은, 플로팅 게이트를 전기적으로 절연시키는 유전층이 해당 전압을 상당히 낮출수 있을 정도로 스케일링 될 수 없으므로 큰 전기장의 사용을 필요로 한다. 음의 전압이 게이트에 적용되는 경우에도, 저장되는 전자들이 터널링되어야 하는 상부 및 저부의 산화물층의 불량한 스케일능력으로 인하여 메모리 셀을 삭제하기 위한 단계동안 사용되는 전압은 여전히 6V 이상이다. 이동하는 비트와 스트레스 유도 누설 전류와 같은 신뢰성 관련사항들이 상기 산화물층에 대해보다 낮은 제한을 줄 것이다.
본 발명의 목적은, 내장된 플래시 EEPROM 단일게이트 메모리셀 및 그 어레이의 저전압 온칩 동작을 가능하게 하는 것이다.
도 1은 본 발명에 따른 메모리디바이스의 개략적인 단면 레이아웃을 나타내는 도면;
도 2는 문턱전압 윈도우 및 더 상세하게는, 기판바이어스의 영향을 예시하는 본 발명에 따른 디바이스의 프로그래밍 특성을 나타내는 도면;
도 3은 종래의 기술(CHE) 및 본 발명(SEHE)에 따른 비트간의 간섭을 비교한 도면;
도 4는 문턱전압 윈도우 및 더 상세하게는, 기판바이어스의 영향을 예시하는 본 발명에 따른 디바이스의 삭제특성(erase characteristic)을 나타내는 도면;
도 5는 본 발명의 실시예에 따라 프로그래밍 및 삭제된 메모리디바이스의 내구(endurance)특성을 나타내는 도면;
도 6은 본 발명의 실시예에 따라 메모리 디바이스를 프로그래밍 및 삭제할 때의 셀성능을 나타내는 도면;
도 7은 본 발명의 실시예에 따른 메모리디바이스에 적절한 메모리어레이구성을 나타내는 도면;
도 8은 본 발명의 실시예에 따른 메모리 아키텍처의 프로그램금지거동(inhibit behavior)을 나타내는 도면이다.
본 발명의 목적은 전하저장유전체를 포함하는 단일 게이트, 단일 비트메모리셀을 위한 저전압 프로그래밍방법을 설명하는 것이다.
본 발명의 목적은 전하저장유전체를 포함하는 단일 폴리, 단일 비트메모리셀을 위한 저전압 프로그래밍방법을 설명하는 것이다.
본 발명의 목적은 전하저장유전체를 포함하는 단일 게이트, 단일 비트메모리셀을 위한 저전압 삭제방법을 설명하는 것이다.
본 발명의 목적은, 프로그램밍 및 삭제방법이 적어도 종래의 기술에 사용되었던 방법보다 효율적이지만 단지 훨씬 낮은 전압만을 필요로 하는, 단일 비트 EEPROM 디바이스를 제공하는 것이다.
본 발명의 목적은, 특히 집적된 EEPROM 뿐만 아니라 로직회로구성요소(circuitry) 모두가 제조되는 CMOS기술의 또 다른 다운스케일링시에, 칩면적의 효율적인 사용을 가능하게 하는 것이다.
본 발명의 목적은 부도성 재료의 층을 플로팅게이트로 이용하는 플래시 단일비트메모리셀의 또 다른 다운스케일링을 가능하게 하는 것이다.
본 발명의 또 다른 목적은 CMOS공정에서 집적된 플래시 메모리셀의 비용을감소시키는 것이다. 이것은 메모리셀의 제조와 관련된 공정단계가 칩제조를 위해 유용한 CMOS공정과 조화되어야 하는, 소위 내장된 메모리응용에 특히 중요하다.
본 발명의 또 다른 목적은 무선 시스템-온-칩 응용을 위한 내장된 플래시 기술에 사용될 수 있는 메모리셀 개념을 설명하는 것이다.
본 발명의 일 형태에서는, 금속-산화물-반도체 기술의 칩상에 집적된 단일비트, 단일 게이트 비휘발성 메모리셀을 프로그래밍하는 방법이 설명된다. 상기 메모리셀(1)은, 소스(3), 드레인(4), 상기 소스(3)와 상기 드레인(4) 사이의 채널영역(10), 1이상의 전하저장유전층(8)을 포함하는 유전체스택(6)에 의하여 상기 채널영역으로부터 분리되는 게이트전극(5)을 포함하는 반도체기판(2)으로 이루어진다. 상기 프로그래밍 방법은 상기 소스(3)를 그라운드에 바이어싱하는 단계, 상기 드레인(4)에 제1부호의 제1전압을 인가하는 단계, 상기 게이트(5)에 반대부호의 제2전압을 인가하는 단계 및 상기 반도체기판(2)에 반대부호의 제3전압을 인가하는 단계를 포함하며, 상기 제1, 제2 및 제3전압은 2차-충격-이온화-캐리어를 이용하여 상기 셀의 프로그래밍을 상호동작식으로 성립시킨다. 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2 및 제3전압의 절대값의 차는 1.5V이하, 바람직하게는 1V이하이다. 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2 및 제3전압의 절대값은 거의 동일한 값이다. 상기 절대값은 5V이하인 것이 바람직하며, 더 바람직하게는 4.5V이하이다.
본 발명의 또 다른 형태에서는, 금속-산화물-반도체 기술의 칩상에 집적된 단일비트, 단일 게이트 비휘발성 메모리셀을 삭제하는 방법이 설명된다. 상기 메모리셀(1)은, 소스(3), 드레인(4), 상기 소스(3)와 상기 드레인(4) 사이의 채널영역(10), 1이상의 전하저장유전층(8)을 포함하는 유전체스택(6)에 의하여 상기 채널영역으로부터 분리되는 게이트전극(5)을 포함하는 반도체기판(2)으로 이루어진다. 상기 삭제방법은 상기 소스(3)를 그라운드에 바이어싱하는 단계, 상기 드레인(4)에 제1부호의 제1전압을 인가하는 단계, 상기 게이트(5)에 제1부호의 제2전압을 인가하는 단계 및 상기 반도체기판(2)에 반대부호의 제3전압을 인가하는 단계를 포함하며, 상기 제1, 제2 및 제3전압은 밴드-밴드간 터널링유도 고온캐리어주입을 이용하여 상기 셀의 프로그래밍을 상호동작식으로 성립시킨다. 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2 및 제3전압의 절대값의 차는 1.5V이하, 바람직하게는 1V이하이다(상기된 바와 동일). 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2 및 제3전압의 절대값은 거의 동일한 값이다. 상기 절대값은 5V이하인 것이 바람직하며, 더 바람직하게는 4.5V이하이다.
본 발명의 제3형태에서는, 본 발명의 메모리디바이스에 대한 효율적인 어레이배열이 설명된다. 이전 형태의 메모리셀은 열로 조직된다. 각 열내의 2개의 인접한 메모리셀은 공통 드레인(4) 또는 소스(3)노드 중의 하나를 가진다. 각 열내의 2개의 인접한 메모리셀의 드레인(4)노드가 접속되어, 셀 열에 수직하여 연장하는 프로그램라인(PL)을 형성한다. 이 프로그램(PL)은 컨택트 또는 비아를 통하여 드레인정션에 접속된 금속의 제1배선층(interconnect layer)내에 형성되는 것이 바람직하다. 각 열내의 메모리셀의 소스노드(3)가 접속되어, 대응하는 셀열에 평행하게 연장하는 비트라인을 형성한다. 이 비트라인은 컨택트 또는 비아를 통하여소스정션에 접속되는 보다 높은 금속의 제2배선층내에 형성되는 것이 바람직하다. 각 열로부터, 셀열에 수직하게 연장하는 워드라인(WL)에 의하여 각 열내의 동일한 수평위치에 메모리셀의 게이트(5)가 접속된다. 이러한 워드라인은 각 메모리셀의 게이트전극(4)을 형성하는데 사용된 다결정 실리콘내에 형성되는 것이 바람직하다. 따라서, 워드라인 및 프로그램라인은 평행하여 배치된다.
본 발명은 본 발명의 몇몇 실시예의 상세한 설명을 통하여 이하에 설명된다. 당업자들은, 본 발명의 기술적 사상을 벗어나지 않으면서, 본 발명의 여타의 실시예가 구성될 수 있음을 명백히 이해할 것이다.
공급전압은 CMOS기술로 제조된, 비휘발성 메모리셀들이 포함되는 칩상의 어떤 로직회로에 전력을 공급하도록 사용되는 전압을 의미한다. 상기에 정의된 공급전압 이외에 외부적으로 인가되는 어떠한 전압은 본 명세서에서는 간단히 "외부전압"이라 칭한다. "내부전압"은 낮은 공급전압으로부터의 전하펌프회로에 의하여 발생되는 전압가용온칩(voltage available on-chip)을 의미한다.
도 1은 본 발명의 실시예에 따른 단일 게이트 디바이스(1)의 단면 레이아웃을 개략적으로 나타낸다. 예를 들어, 실리콘웨이퍼와 같은, 반도체기판(2)에서, 높게 도핑된 소스(3) 및 드레인(4)정션들은 유전층의 스택(6)상에 형성된 전도성게이트(5)를 포함하여 이루어지는 단일 게이트에 대하여 자체정렬되어 형성된다. 핵심 CMOS기술에 사용가능한 MOSFET구조체가 사용되기 때문에, 정션영역(3, 4)이 본질적으로 게이트영역(5)을 오버래핑하지 않는다. 드레인측에 대하여 도 1의 삽입그림에 도시된 바와 같이, 스페이서(12) 바로 아래의 도핑된 확장부(4a)(및 잠재적으로 낮게 도핑된 확장부)는 미크론이하의 CMOS기술에 일반적으로 실시되는 바와 같이, 높게 도핑된 정션(4b)과 채널영역(10) 사이의 전도성 통로를 형성하도록 존재할 수 있다. 소스(3) 및 드레인(4)정션은 기판(1) 즉, 웰의 도핑형과 반대의 도핑형을 가진다. 본 발명을 설명하기 위하여, n-채널 디바이스가 사용되며, 따라서 p-형기판 즉 p-웰 에 n-형정션이 형성된다. 당업자들은, 본 명세서에 개시된 방법, 셀 구조체 및 어레이들이 p-채널 디바이스에도 적용될 수 있음을 이해할 것이다. 소스 및 드레인정션은 상기 단일 게이트에 인접하여 형성된 높게 도핑된 정션영역을 의미한다. 디바이스구조체가 대칭이지만, 비트가 프로그래밍되는 디바이스의 한 쪽을 식별하기 위하여 "드레인"이라는 용어가 사용된다.
전도성게이트(5)는 하부의 FET구조체를 바이어싱하기 위한 게이트전극으로 사용된다. 유전층의 하부의 스택(6)은 FET구조체의 게이트유전체로서 작용하고, 제1유전층(7), 제2유전층(8) 및 제3유전층(9)의 샌드위치가 될 수 있다. 제1 및 제3유전층(7, 9)은 중간층(8)을 전기적으로 절연시킨다. 이 중간층(8)은 전하트래핑층 또는 전하저장층으로 사용된다. 유전층의 스택은 아래에 있는 상기 채널영역(10)으로부터 주입되는 전하캐리어를 수용할 수 있어야만 한다. 주입된 전하캐리어는 부도성 중간층(8)에 저장 및 보유되어야 한다. 전하트래핑층(8)은 질화물층, 개별적으로 매립된 폴리실리콘 아일랜드를 구비한 산화물층일 수 있고, 이들 전도성 폴리실리콘 아일랜드내에 전하가 저장되고, 층은 전하기 저장될 수 있는 별도의 실리콘 마이크로크리스탈, 실리콘리치 산화물, HfO2, Al2O3또는 ZrO2와같은 높은 k의 유전체를 포함한다. 유전층(7, 8, 9)은 반도체기판(2)의 대부분의 표면의 최상부상에 제1유전체(7)를 증착시켜 형성될 수 있다. 이러한 제1유전층(7)은 일반적으로 실리콘기판(1)의 열산화에 의하여 형성된 실리콘이산화물이거나 또는 여러가지 CVD(화학적기상성장)기술 예를 들어, 저압 CVD에 의하여 형성된 TEOS, 원자층 CVD에 의하여 형성된 산화물에 의하여 증착될 수 있다. 일반적으로 제1유전체의 두께는 3nm 내지 20nm 사이이며, 3nm 내지 10nm 사이인 것이 바람직하다. 제2유전체(8)는 바로 아래의 채널영역(10)으로부터 상기 제2유전체(8)를 전기적으로 절연시키는 제1절연체(7)의 최상부상에 형성된다. 일반적으로, 상기 제2유전체(8)는 2nm 내지 20nm, 바람직하게는 5nm 내지 12nm의 두께를 갖는 실리콘질화물이다. 제2유전체(8)의 최상부상에는, 예를 들어, CVD에 의하여 제3유전체(9)가 형성되고, 이는 게이트(5)로부터 상기 제2유전체(8)를 전기적으로 절연시킨다. 일반적으로, 제3절연체(9)는 3nm 내지 20nm, 바람직하게는 3nm 내지 10nm의 두께를 갖는 실리콘산화물이다. 따라서, 형성된 ONO(산화물-질화물-산화물)스택(6)에는, 질화물층(8)이 메모리셀을 프로그래밍하기 위한 전하보유메카니즘을 제공한다. 제3유전층(8)의 최상부상에는, 전도성 게이트(5)가 제공된다. 일반적으로, 100nm 내지 400nm 범위의 두께를 갖는 다결정 실리콘이 게이트재료로 사용되고, 이 경우에는, 디바이스가 단일 폴리디바이스로 불릴 수 있다. 전도성게이트(5)는 소스 및 드레인정션(3, 4)과 동일한 도핑형을 가진다.
본 발명의 실시예에 따른 디바이스의 이점은, 이들이 이미 핵심 CMOS기술에 유용한 MOSFET을 이용하여 제조될 수 있어, 단지 하나의 부가적인 마스킹 단계가필요하다는 것이다. 도 1에 도시된 디바이스는 게이트(5), 소스(3) 및 드레인(4)단자 및 소스(3)와 드레인(4)영역 사이의 채널영역(10)으로부터 게이트(5)를 분리시키는 유전층(6)의 MOSFET요소를 포함한다. 이러한 추가적인 마스킹단계는 메모리어레이에 할당된 칩상의 영역 외부에서 균일하게 증착되는 부도성 전하저장층을 제거할 필요가 있다. 본 발명의 바람직한 실시예에서는, 일차로, 유전체스택(6)의 형성이 마스킹단계를 이용하여 웨이퍼에 걸쳐 균일하게 형성되고, 메모리영역 외부에서 제거된다. 예를 들어, 실리콘 산화물과 같은 비메모리 또는 로직디바이스의 게이트유전체가 웨이퍼상에 걸쳐 균일하게 형성된다. 상기 로직 게이트유전체의 형성 후에, 예를 들어, 다결정층과 같은 게이트 전극층이 웨이퍼에 걸쳐 증착된다. 게이트전극층은 메모리셀의 게이트 뿐만 아니라 로직 디바이스의 게이트를 형성하기 위하여 패터닝된다. 당업자들이 알 수 있듯이, 핵심 CMOS기술에 유용한 여타의 모든 단계들이 칩의 메모리부 및 로직 모두의 MOSFET구조체를 완성하기 위하여 또한 적용될 수 있다.
본 발명의 실시예에 따른 디바이스의 또 다른 이점은 제안된 디바이스가 특히 국부적인 고온의 캐리어주입을 보장하도록 복잡한 정션공학을 필요로 하지 않는다는 것이다.
본 적용에서의 결과는 0.18um CMOS기술에서 얻어진다: 이러한 SONOS(반도체 0N0-반도체)의 ONO스택(6)의 두께는 바닥부 산화물(7)에 대하여 5.5nm, 질화물층(8)에 대하여 8.5nm, 최상부 산화물층(9)에 대하여 5.5nm이다. n형소스(2) 및 드레인(3)정션은 0.12um깊이를 갖고, 3e17 cm2의 도핑을 갖는 역행웰(retrograde well)에 형성된다. 셀의 크기는 0.54 um2이고, 0.25um/0.18um의 폭 대 길이비(W/L)를 가진다. 그러나, 본 특허출원에 개시된 바와 같은 방법은 CMOS기술에 내장된 어떠한 비휘발성 메모리기술에 적용될 수 있다. 그러나, 당업자들은 CMOS기술을 스케일링다운할 때, 비휘발성 메모리가 서브미크론 치수로 로직회로에 집적될 수 있는 이점을 가지는 것을 이해할 것이다.
본 발명의 제1형태에서, 전하저장유전층을 포함하는 단일 게이트 비휘발성 메모리를 프로그래밍하는 방법이 개시된다. 메모리 셀은 드레인정션(4)에 제1신호의 제1전압을 인가하고, 게이트(5)에 제1신호의 제2전압을 인가하고, 기판(2)에 반대신호의 제3전압을 인가하고, 그라운드로 소스정션을 바이어싱하여 드레인측으로부터 프로그래밍된다. 1차캐리어 즉, 이 경우에는 전자들이 소스(3)로부터 채널(10)을 통해 드레인(4)으로(화살표(i)) 이동하고 드레인-소스전압으로부터 에너지를 얻어 제1충격이온화메카니즘에 의하여 전자-정공쌍을 드레인내에 또는 드레인 근처에 생성한다. 이에 따라 생성된 한종류의 캐리어 즉, 여기서는 정공을 나타내는 "제1충격캐리어"가 충격지점으로부터 디바이스의 벌크(2)로(화살표(j)) 이동하고 드레인-벌크전압으로부터 에너지를 얻어, 제2이온화현상에 의해 벌크내에 전자-정공쌍을 생성한다. 상기 제2충격이온화가 일어나는 위치는 특히, 제1충격캐리어의 에너지, 그 확산수명, 벌크도핑, 도핑프로파일 및 드레인정션의 깊이에 따라 달라지기 때문에, 이것은 충격위치를 일컷는다기 보다는 구름(k)으로 표시되는바와 같은 충격영역을 나타내는 것이다. 이에 따라 생성된 캐리어의 한 종류 즉, 여기서는 전자를 나타내는 "제2충격캐리어"가 게이트전압에 의하여 게이트(5)쪽으로 잡아당겨지고, 유전체스택(6)으로 주입된다(화살표(l)). 구름(k)으로 표시되는 바와 같이, 이러한 공정의 통계적 특성으로 인하여, 제2충격캐리어는 고전적인 고온-전자-주입의 경우에서와 같이, 채널을 따라 하나의 단일 위치에서가 아니라 통계적으로 분배된 세트의 지점들에서 유전층스택(6)으로 주입된다. 본 실시예에 이용된 프로그래밍 메카니즘은, 디바이스의 벌크내에서 일어나는 2차충격이온화 메카니즘에 의하여 생성된 고온의 캐리어의 전체적인 주입에 의하여 전하저장층을 충전한다. 유전체스택(6)내의 실질적으로 동일한 위치에 대부분의 주입된 전하가 저장되는 대신에, 주입된 전하가, 전체 캐리어발생공정의 통계에 의하여 정해지는 유전체스택내의 영역에 걸쳐 분배된다.
1차전자는 단지 제1충격캐리어를 생성하기에 충분한 에너지를 얻기 위해서 필요한 것이기 때문에, 소스(3)와 드레인(4) 사이에 낮은 전압차가 인가될 수 있다. 제1충격-캐리어는 제2충격캐리어를 생성하는데 충분한 에너지를 획득해야만 한다; 드레인(4)과 기판(2) 사이의 적당한 전압차가 인가될 수 있다. 게이트(5) 대 기판(2)전압은 기판-유전체 에너지배리어를 횡단하기에 충분한 에너지를 얻기 위하여 제2충격캐리어에 대하여 충분히 커야만 한다. 산화물이 제1유전체(7)로 사용되면, 상기 에너지배리어는 전자에 대하여 3.2eV이고 정공에 대하여 4.8eV이다. 종래의 기술에서 논의된 바와 같이, J.Bude에 의하여 제안된 디바이스에 있어서, 주입된 전하가 전도성 플로팅게이트상에 저장되고, 본 발명의 실시예에 개시된 바와 같이, 부도성 전하-저장유전체(6)상에는 저장되지 않는다. 기판(2), 플로팅게이트 및 게이트전극(5) 사이에 생성되는 용량성 디바이더로 인해 플로팅게이트에서 게이트전압의 단지 일부만을 이용할 수 있기 때문에, 생성된 캐리어를 플로팅 게이트쪽으로 끌어당기기 위하여, Bude는 매우 높은 전압을 게이트전극(5)에 인가해야만 한다. 이러한 용량성 디바이더는 본 실시예에 개시된 디바이스에는 존재하지 않기 때문에, 기판(2)에 대한 게이트(5)의 전압을 낮출 수 있다.
프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2절대값의 차는 1.5V이하, 바람직하게는 1V이하이다. 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2, 제3절대값의 차는 1.5V이하, 바람직하게는 1V이하이다. 프로그래밍시에, 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2, 제3절대값은 대략 동일하다. 이 절대값은 5V이하인 것이 바람직하고, 이 절대값은 4.5V이하인 것이 더 바람직하다.
바람직한 실시예에서, 드레인은 3.5V로 바이어싱되고, 게이트는 3.5V로 바이이성되는 반면, 기판은 -3V로 바이어싱된다. 도 2는 3.5V의 주어진 드레인전압(Vd) 및 게이트전압(Vg)의 벌크 바이어스(Vb = 0, -1, -2, -3V)의 4개의 상이한 값에 대한 시간(sec)의 함수로서 프로그래밍된 메모리셀의 문턱전압(Vt)에서의 시프트를 나타내는 한편, 소스전압(Vs)은 0으로 한다. 본 실시예에서, 제1 및 제2전압은 양의 신호로 주어지는 한편, 제3전압은 음의 신호로 주어진다. 예를 들어, 1msec로 주어진 프로그래밍시간 후에, 문턱전압 시프트가 증가하는 벌크바이어스와 함께 더 커지기 때문에, 보다 음의 벌크바이어스가 개선된 프로그래밍 효율을 제공한다. 따라서, 기판바이어스는 드레인정션 근처의 고온 전자의 생성 및/또는 가속에 기여하므로, 본 발명의 프로그래밍 메카니즘은 기판-강화-고온-전자-주입(substrate-enhanced-hot-electron-injection; SEHE)로 명명된다. 이 프로그래밍 메카니즘의 한 특징은, 종래의 채널-고온-전자(CHE)메카니즘과는 반대로, 캐리어가 웰형성위치에서 플로팅게이트(6)로 주입되지 않는다는 것이다. 본 발명에 따른 캐리어의 주입은 전체적인 주입현상이고, 보다 많은 스캐터링 주입거동을 나타낸다. 도 3은 도 1의 디바이스가 프로그래밍될 때, 주입위치의 퍼짐에 대한 본 발명과 채널-고온-전자 사이의 차를 예시한다. 본 발명에 따라 "프로그램 비트"가 되는 드레인측이 프로그래밍될 때, 트랜지스터의 "반대측의 비트"가 되는 소스측의 문턱전압의 차△Vt(V)가 모니터링된다. 2개의 비트가 판독된다 즉, 소스와 드레인 사이의 판독전압(Vds)의 2개의 값(1V와 1.6V)에서 문턱전압의 시프트가 측정된다. 종래의 채널-고온-전자(CHE)를 이용하면, PCT출원 WO 99/07000호의 듀얼 비트 메모리셀의 경우에서와 같이, 소스측에서 문턱전압의 작은 시프트만 발생한다. 이러한 매우 국부화된 고온 전자 주입메카니즘은 듀얼 비트디바이스를 개발하기 위한 PCT출원 WO 99/07000호에 이용되며, 여기서는 플로팅게이트(6)의 2개의 맨끝위치(extreme position)에 2비트의 데이터가 저장된다. 기판-강화-고온-전자-주입을 이용하면, 드레인측의 문턱전압의 주어진 시프트에 대하여 소스측의 문턱전압의 큰 시프트가 관찰되며, 이는 플로팅게이트의 상기 위치들간의 간섭을 나타낸다. 드레인측에서 비트를 판독하기 위하여 Vds = 1.6V의 비트라인 판독전압이 사용되더라도, 소스측의 증가된 문턱전압이 마스킹될 수 없다. 본 실시예에서는,이 영향이 단일 비트의 데이터를 플로팅게이트로 저장하여 이용된다. 결과적으로, 효과적인 낮은 전압의 프로그래밍 메카니즘이 본 디바이스에 사용될 수 있다. 본 실시예의 단일 비트 디바이스는 비대칭 전하저장 메카니즘을 가지며: 전하가 드레인측으로부터 전방으로 저장되지만, 단지 드레인측에만 저장되지는 않는다. 메모리셀이 드레인측으로부터 프로그래밍되고 소스측으로부터 판독됨에 따라, PCT출원 WO 99/07000호의 2비트 메모리디바이스의 판독전압(예를 들어, 1.5V)에 비해 보다 낮은 비트라인 판독전압(예를 들어, 1V)가 사용될 수 있다. 종래의 기술에 사용된 보다 높은 판독전압은, 판독되지 않는 이웃하는 비트를 마스킹하기 위하여, 정션의 공핍영역(depletion)을 확장시키는 것이 요구된다. 하지만, 이러한 높은 판독전압은 (판독전류의 일부 캐리어가 마스킹된 비트로 주입되기에 충분한 에너지를 얻을 수 있어 상기 비트에 불필요한 전하를 추가하는) 소위 소프트기록에러(soft write error)를 유발할 수 있다.
또 다른 채널길이의 스케일링다운시에는, 단지 하나의 비트만 프로그래밍되기 때문에, 잠재적인 비트-비트간의 간섭이 발생하지 않을 것이다. 채널길이의 스케일링은 상기 2비트간의 간섭에 대한 높은 가능성을 종래의 2비트의 디바이스에 가져온다. 상기 적용에 개시된 바와 같은 1비트만의 프로그래밍은 스케일링능력을 증진시키지만, 보다 낮은 동작전압이 디바이스치수의 축소를 가져온다. 짧은 채널길에에 대하여도 절연파괴가 덜 일어날 수 있으므로, 전압이 더 낮춰 소스 및 드레인정션을 보다 근접하게 가져올 수 있다.
본 발명의 제2형태에 따르면, 전하저장 유전층을 포함하는 단일 게이트 비휘발성 메모리셀을 삭제하는 방법이 개시되어 있다. 메모리셀은, 드레인정션(3)에 제1부호의 제1전압을, 프로그램 게이트(4)에 반대부호의 제2전압을, 기판(1)에 반대부호의 제3전압을 인가하고, 그라운드에 소스정션을 바이어싱하여 드레인측으로부터 메모리셀을 삭제한다. 삭제메카니즘은 전하저장유전체(8)로의 고온 캐리어 주입을 이용한다. 이들 캐리어는 프로그래밍용으로 사용된 캐리어와 반대형일 수 있다(예를 들어, 본 명세서에서는 전자가 프로그래밍시에 주입되는 반면, 삭제시에는 정공이 주입된다). 게이트(5)에 음의 전압을 인가하면, 드레인(4)이 깊은 공핍으로 되고, 드레인(4)과 채널(10)영역 사이의 배드-밴드간 터널링에 의하여 "콜드" 정공이 발생될 수 있다. 이러한 "콜드"정공은 표면 측방향 전기장으로부터 충분한 에너지를 얻어 고온이 되고, 기판-유전체 에너지배리어를 건너간다. 산화물이 제1유전체(7)에 사용되는 경우에는, 이 에너지배리어가 전자에 대하여 3.2eV이고, 정공에 대하여 4.8eV이다. 게이트-드레인 전압은 드레인측에서 깊은 공핍영역을 형성하고, 삭제용으로 사용되는 캐리어의 밴드-밴드간 터널링을 가능하게 할 만큼 충분해야만 한다. 게이트(5)-기판(2)전압은 기판유전체 에너지배리어를 건너가기에 충분한 에너지를 얻도록 이들 캐리어에 대하여 매우 커야만 한다.
프로그래밍시에 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2, 제3전압의 절대값의 차는 1.5V이하이며, 1V이하인 것이 바람직하다. 프로그래밍시에 드레인, 게이트 및 벌크에 각각 인가되는 제1, 제2, 제3전압의 절대값은 거의 동일한 값이다. 이 절대값은 5V이하인 것이 바람직하며, 더 바람직하게는 이 절대값이 4.5V이하이다.
바람직한 실시예에서, 드레인(4)이 3.5V로 바이어싱되고, 게이트(5)가 -3.5V로 바이어싱되는 한편, 기판(2)은 -3V로 바이어싱되고, 소스(3)는 0V가 된다. 도 4는 삭제된 메모리셀의 문턱전압(Vt)의 시프트(V)를 3.5V로 주어진 드레인전압 및 -3.5V로 게이트전압에 대한 4개의 상이한 값의 벌크바이어스(Vb = 0, -1, -2, -3V)에 대한 시간(sec)함수로서 나타내는 한편, 소스전압(Vs)은 0이 된다. 본 실시예에서, 제1전압은 양의 부호를 갖는 반면, 제2 및 제3전압은 음의 부호를 가진다. 주어진 삭제시간후에, 벌크바이어스가 증가하면서 문턱전압 시프트가 더 작아지기 때문에, 더 많은 음의 벌크바이어스는 개선된 삭제효율을 가져온다. 따라서, 기판바이어스는 드레인정션 근처에 고온 정공의 생성 및/또는 가속에 기여하므로, 본 발명의 삭제 메카니즘이 기판강화 밴드-밴드간 터널링유도 고온정공주입(SEBBHH)으로 불려진다. 음의 바이어스를 적용하여, 표면측방향 전기장이 증강된다. 표면 밴드-밴드간 터널링에 의하여 생성된 "콜드"정공은 상기 증강된 측면전기장으로부터 에너지를 얻어 "고온"이 될 수 있고, 플로팅게이트(6)로 주입될 수 있다. 삭제방법은 고온캐리어의 주입을 기초로 하기 때문에, 삭제효율은 바닥부 산화물의 두께와는 관계가 없다. 본 실시예에 따른 삭제방법의 한가지 이점은, 삭제하기 위하여 바닥부산화물이 스케일링될 필요가 없지만, 우수한 보유능력을 보장하기 위하여 두껍게 유지될 수 있다는 것이다.
도 5는 본 발명의 실시예에 따라 프로그래밍 및 판독된 셀의 내구 특성을 나타낸다. 100,000이상의 사이클이 얻어질 수 있다.
이전의 실시예를 사용하는 10usec 100msec 사이의 제시간의 윈도우내에서 단일 비트메모리 디바이스를 프로그래밍 및 삭제하기 위한 전압윈도우의 개요가 도 6에 도시된다. 문턱전압(Vt)의 시프트(V)는 3개의 상이한 세트의 드레인(Vd), 프로그램 게이트(Vg) 및 벌크(Vb) 바이어스에 대한 시간함수로 주어진다.
본 발명의 제3형태에는, 본 발명의 메모리 디바이스에 대한 효율적인 어레이구성이 개시된다. 도 7은 몇몇 섹터를 포함하는 메모리를 나타낸다. 한 섹터에는, 본 발명의 일 실시예에 따른 NOR-형 메모리 어레이 아키텍처가 도시된다. 메모리셀은 열로 조직된다. 각 열의 2개의 인접한 메모리셀은 공통 드레인(4) 또는 소스(3)노드 중의 하나를 가진다. 도 7의 검정색 사각형으로 표시된 바와 같이, 각 열내의 2개의 인접한 메모리셀의 드레인(4)노드가 접속되어, 셀 열에 수직하여 연장하는 프로그램라인(PL)을 형성한다. 이 프로그램(PL)은 컨택트 또는 비아를 통하여 드레인정션에 접속된 금속의 제1배선층내에 형성된다. 도 7에 도시된 바와 같이, 메모리디바이스는 프로그램 금속에 대하여 거울대칭으로 된다. 각 열내의 메모리셀의 소스노드(3)가 접속되어, 대응하는 셀열에 평행하게 연장하는 비트라인을 형성한다. 이 비트라인은 컨택트 또는 비아를 통하여 소스정션에 접속되는 보다 높은 금속의 제2배선층내에 형성된다. 각 열로부터, 셀열에 수직하게 연장하는 워드라인(WL)에 의하여 각 열내의 동일한 수평위치에 메모리셀의 게이트(5)가 접속된다. 이러한 워드라인은 각 메모리셀의 게이트전극(4)을 형성하는데 사용된 다결정 실리콘내에 형성되는 것이 바람직하다. 따라서, 워드라인 및 프로그램라인은 평행하여 배치된다. 개별적인 메모리의 소스(3), 드레인(4) 및 게이트(5)단자가 접촉되기 때문에, 도 7에 도시된 메모리어레이는 접촉된 어레이이다.워드라인(WL) 및 비트라인(BL)의 각 교차부에는, 메모리셀(1)이 놓여진다.
본 실시예에 따른 메모리 아키텍처의 한 이점은, 각 셀의 드레인(4) 및 게이트(5)에서 한 섹터(11)내에서 보여지는 최고 전압은 제한될 수 있으며, 충분히 높은 교란마진을 발생시킬 수 있다는 것이다. 프로그램금지는 메모리셀의 불필요한 프로그래밍을 방지하기 위하여 필요하다. 예를 들어, 행(C)과 열(A)의 교차부에서 셀(1)이 프로그래밍되는 경우에는, 다른 열의 행(A)내의 셀이 이들 드레인 및 게이트전압에 노출될 것이다. 이들 셀의 불필요한 프로그래밍을 방지하기 위하여, 비트라인(BL; D, E, F 등등)이 본 명세서에서는 양전압에 바이어싱된다. 비트라인(BL)이 위의 섹터(11)와 아래 섹터(12) 사이에 공유되기 때문에, 섹터(12)의 메모리셀은 그들의 소스에서 보다 높은 전압에 노출되어, 이들 셀내에 교란을 발생시킬 수 있다. 예를 들어, 상술된 4.5V이하의 낮은 프로그램전압의 덕분에, 열(D)내의 메모리셀의 소스측(3)에 인가되는 금지전압이 낮아질 수 있다. 도 7에 도시된 바와 같이, 열의 소스노드(3)를 접속하는 비트라인(BL)이 모든 섹터에 대하여 공통적이기 때문에, 상기 비트라인에 인가되는 바이어스는 비트라인을 공유하는 각 섹터내의 모든 메모리셀에 의하여 알 수 있다. 너무 높은 소스금지전압은 여타의 섹터들에 걸쳐 교란을 도입할 것이다.
바람직한 실시예에서, 2V의 소스금지전압(Vs)은 문턱전압(Vt)의 상당한 시프트(V)를 방지할 만큼 충분하다. 도 8에 예시된 바와 같이, 문턱전압 시프트는 소스전압의 함수로서 감소한다. 드레인측이 30sec에 대하여 바이어싱되더라도, 200mV 이하의 시프트가 얻어질 수 있다. 16k x 1k워드구성으로 배열된 경우에는,256Mbit 어레이에 있어서, 메모리어레이의 프로그램시간이 대략 20 msec (1k word x 20usec/cell)이다. 교란시간 즉, 미러열의 셀이 인접한 열의 프로그램전압에 노출되는 동안의 시간은 메모리어레이의 프로그램시간과 동일할 것이다. 따라서, 도 8에 도시된 30초는 매우 충분한 드레인 교란마진을 입증한다.
본 발명에 따르면, 내장된 플래시 EEPROM 단일게이트 메모리셀 및 그 어레이의 저전압 동작 온칩을 가능하게 할 수 있다.

Claims (16)

  1. 금속-유전체-반도체 기술에서 칩상에 집적된 단일 비트 비휘발성 메모리셀을 프로그래밍하는 방법에 있어서,
    상기 메모리셀은,
    소스영역(3), 드레인영역(4) 및 상기 소스영역(3)과 상기 드레인영역(4) 사이의 채널영역(10)을 포함하는 반도체영역(2);
    유전체스택(6) 및 1이상의 전하저장유전층(8)을 포함하여 이루어지는 상기 유전체스택(6)에 의하여 상기 채널영역으로부터 분리되는 게이트전극(5)을 포함하여 이루어지는 제어게이트를 포함하여 이루어지고,
    상기 소스영역(3)을 그라운드에 바이어싱하는 단계;
    상기 드레인영역(4)에 제1극성을 갖는 제1전압을 인가하는 단계;
    상기 게이트전극(5)에 상기 제1전압과 동일한 극성을 갖는 제2전압을 인가하는 단계;
    상기 반도체영역(2)에 상기 제1 및 제2전압과 반대극성을 갖는 제3전압을 인가하는 단계를 포함하여 이루어지며,
    상기 제1, 제2 및 제3전압은 2차충격이온화 메카니즘에 의하여 발생된 고온의 캐리어를 상기 메모리셀(1)의 드레인(4)측에서 상기 1이상의 전하저장유전층(8)에 주입하여, 상기 셀(1)의 프로그래밍을 상호동작식으로 성립시키는 것을 특징으로 하는 프로그래밍하는 방법.
  2. 제1항에 있어서,
    상기 제1, 제2 및 제3전압의 절대값은 5V이하인 것을 특징으로 하는 프로그래밍하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1, 제2 및 제3전압 중의 2개의 전압의 절대값들 간의 각각의 차는 1.5V이하인 것을 특징으로 하는 프로그래밍하는 방법.
  4. 제1항에 있어서,
    상기 제2 및 제3전압의 유효전압간의 차는 4V이상인 것을 특징으로 하는 프로그래밍하는 방법.
  5. 제4항에 있어서,
    상기 제2전압의 절대값 및 상기 제3전압의 절대값은 5V이하인 것을 특징으로 하는 프로그래밍하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전하저장유전층(8)은 2개의 산화물층(7, 9) 사이에 끼워지는 것을 특징으로 하는 프로그래밍하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전하저장유전층(8)은 질화물을 포함하여 이루어지는 것을 특징으로 하는 프로그래밍하는 방법.
  8. 금속-유전체-반도체 기술에서 칩상에 집적된 단일 비트 비휘발성 메모리셀을 삭제하는 방법에 있어서,
    상기 메모리셀은,
    소스영역(3), 드레인영역(4) 및 상기 소스영역(3)과 상기 드레인영역(4) 사이의 채널영역(10)을 포함하는 반도체영역(2);
    유전체스택(6) 및 1이상의 전하저장유전층(8)을 포함하여 이루어지는 상기 유전체스택(6)에 의하여 상기 채널영역으로부터 분리되는 게이트전극(5)을 포함하여 이루어지는 제어게이트를 포함하여 이루어지고,
    상기 소스영역(3)을 그라운드에 바이어싱하는 단계;
    상기 드레인영역(4)에 제1극성을 갖는 제1전압을 인가하는 단계;
    상기 게이트전극(5)에 상기 제1전압과 반대극성을 갖는 제2전압을 인가하는 단계;
    상기 반도체영역(2)에 상기 제2전압과 동일한 극성을 갖는 제3전압을 인가하는 단계를 포함하여 이루어지며,
    상기 제1, 제2 및 제3전압은, 상기 메모리셀(1)의 상기 드레인(4)측에서 상기 1이상의 전하저장유전층(8)으로의 기판강화 밴드-밴드간 터널링유도 고온캐리어주입을 이용하여, 상기 셀의 삭제를 상호동작식으로 성립시키는 것을 특징으로 하는 삭제하는 방법.
  9. 제8항에 있어서,
    상기 제1, 제2 및 제3전압 중의 상기 절대값은 5V이하인 것을 특징으로 하는 삭제하는 방법.
  10. 제9항에 있어서,
    상기 제1, 제2 및 제3전압의 2개의 전압의 절대값들 간의 각각의 차는 1.5V이하인 것을 특징으로 하는 삭제하는 방법.
  11. 금속-유전체-반도체 기술에서 칩상에 집적된 단일 비트 비휘발성 메모리셀을 역방향으로 프로그래밍 및/또는 판독하는 방법에 있어서,
    상기 메모리셀은,
    소스영역(3), 드레인영역(4) 및 상기 소스영역(3)과 상기 드레인영역(4) 사이의 채널영역(10)을 포함하는 반도체영역(2);
    유전체스택(6) 및 1이상의 전하저장유전층(8)을 포함하여 이루어지는 상기 유전체스택(6)에 의하여 상기 채널영역으로부터 분리되는 게이트전극(5)을 포함하여 이루어지는 제어게이트를 포함하여 이루어지고,
    상기 프로그래밍방법은,
    상기 소스영역(3)을 그라운드에 바이어싱하는 단계;
    상기 드레인영역(4)에 제1극성을 갖는 제1전압을 인가하는 단계;
    상기 게이트전극(5)에 상기 제1전압과 동일한 극성을 갖는 제2전압을 인가하는 단계;
    상기 반도체영역(2)에 상기 제1 및 제2전압과 반대극성을 갖는 제3전압을 인가하는 단계를 포함하여 이루어지며, 상기 제1, 제2 및 제3전압은 2차충격이온화 메카니즘에 의하여 발생된 고온의 캐리어를 상기 메모리셀(1)의 상기 드레인(4)측에서 상기 1이상의 전하저장유전층(8)에 주입하여, 상기 셀(1)의 프로그래밍을 상호동작식으로 성립시키는 것을 특징으로 하고,
    상기 역방향으로 프로그래밍된 셀의 판독방법은,
    상기 상기 드레인영역(4) 및 상기 반도체영역(2)을 그라운드에 바이어싱하는 단계;
    상기 소스영역(3)에 제1극성을 갖는 제1전압을 인가하는 단계;
    상기 게이트전극(5)에 상기 제1전압과 반대극성을 갖는 제2전압을 인가하는 단계;
    연이어 상기 드레인영역(4)으로부터 상기 소스영역(3)으로 전류가 흐르는지의 여부를 감지하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  12. 각각의 메모리셀(1)은 소스영역(3), 드레인영역(4) 및 상기 소스영역(3)과상기 드레인영역(4) 사이의 채널영역(10)을 포함하는 반도체영역(2); 및
    유전체스택(6) 및 1이상의 전하저장유전층(8)을 포함하여 이루어지는 상기 유전체스택(6)에 의하여 상기 채널영역(10)으로부터 분리되는 게이트전극(5)을 포함하여 이루어지는 제어게이트를 포함하여 이루어지는 단일 비트 비휘발성 메모리셀(1); 및
    주변 회로구성요소(circuitry)를 포함하여 이루어지는 메모리회로에 있어서,
    상기 주변회로구성요소는 5V이하의 절대전압을 갖는 전압들을 이용하여 각각의 상기 단일 비트 비휘발성 메모리셀(1)을 프로그래밍 및/또는 삭제하는 수단을 포함하는 것을 특징으로 하는 메모리회로.
  13. 제12항에 있어서,
    상기 프로그래밍 및/또는 삭제하는 수단은 5V이하의 절대값을 갖는 온-칩 전압을 생성할 수 있는 회로구성요소를 포함하는 것을 특징으로 하는 메모리회로.
  14. 열로 조직된 단일 비트 비휘발성 메모리셀(1)의 어레이를 포함하는 메모리회로에 있어서,
    각각의 상기 메모리셀(1)은, 소스영역(3), 드레인영역(4) 및 상기 소스영역(3)과 상기 드레인영역(4) 사이의 채널영역(10)을 포함하는 반도체영역(2); 및
    유전체스택(6) 및 1이상의 전하저장유전층(8)을 포함하여 이루어지는 상기유전체스택(6)에 의하여 상기 채널영역(10)으로부터 분리되는 게이트전극(5)을 포함하는 제어게이트를 포함하여 이루어지고,
    각 열(C)내에서, 인접하는 메모리셀들은 공통 소스영역(3) 또는 드레인영역(4) 중의 하나를 갖고,
    각 열(C)내에서, 모든 소스영역(3)이 상기 열(C)과 평행하게 연장하는 동일한 비트라인(BL)에 접속되고,
    각 열(C)내에서, 상기 공통 드레인영역(4)은 상기 열(C)에 수직하여 연장하는 그 각각의 워드라인(WL)에 접속되고,
    각 열(C)내에서, 각각의 상기 게이트전극(5)은 상기 열(C)에 수직하여 연장하는 그 각각의 프로그램라인(PL)에 접속되는 것을 특징으로 하는 메모리회로.
  15. 제14항에 따른 메모리회로내의 메모리셀(1)을 프로그래밍하는 방법에 있어서,
    상기 메모리셀(1)의 상기 소스영역(3)에 접속된 상기 비트라인(BL)을 그라운드에 바이어싱하는 단계;
    상기 메모리셀(1)의 드레인영역(4)에 접속된 워드라인(WL)에 제1극성을 갖는 제1전압을 인가하는 단계;
    상기 메모리셀(1)의 게이트전극(5)에 접속된 프로그램라인(PL)에 상기 제1전압과 동일한 극성을 갖는 제2전압을 인가하는 단계;
    상기 반도체영역(2)에 상기 제1 및 제2전압과 반대극성을 갖는 제3전압을 인가하는 단계; 및
    상기 메모리회로의 모든 여타의 비트라인(BL)에 상기 제1전압과 동일한 극성을 갖는 제4전압을 인가하는 단계를 포함하여 이루어지는 것을 특징으로 하는 프로그래밍하는 방법.
  16. 제15항에 있어서,
    상기 제1, 제2 및 제3전압의 상기 절대전압은 5V이하이고,
    상기 제4전압의 상기 절대전압은 2V이하인 것을 특징으로 하는 프로그래밍하는 방법.
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