KR100826654B1 - 플래시 메모리소자의 동작방법 및 이를 위한 제어회로 - Google Patents

플래시 메모리소자의 동작방법 및 이를 위한 제어회로 Download PDF

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Abstract

본 발명은 제1 영역 및 상기 제1 영역과 프로그램 및 소거된 상태가 반대인 제2 영역을 갖는 플래시 메모리소자의 동작방법으로서, 프로그램 명령어를 입력받는 단계와, 프로그램 명령어의 대상이 제2 영역인 경우 프로그램 데이터를 반전시켜 입력시키는 단계와, 그리고 반전되어 입력되는 프로그램 데이터를 제2 영역에 프로그램시키는 단계를 포함한다.
플래시 메모리, E/W 사이클링, 파일할당테이블(FAT)

Description

플래시 메모리소자의 동작방법 및 이를 위한 제어회로{Method of operating flash memory device and control circuit for the operating method}
도 1은 플래시 메모리소자에 있어서 프레시(fresh) 상태와 사이클링 후의 상태에서의 드레인전류 변화를 설명하기 위하여 나타내 보인 그래프이다.
도 2는 본 발명의 일 실시예에 따른 플래시 메모리소자의 동작방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 3은 본 발명에 따른 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 4는 본 발명에 따른 플래시 메모리소자 제어회로를 나타내 보인 도면이다.
도 5는 도 4의 플래시 메모리소자 제어회로의 프로그램 동작을 설명하기 위하여 나타내 보인 도면이다.
도 6은 도 4의 플래시 메모리소자 제어회로의 리드 동작을 설명하기 위하여 나타내 보인 도면이다.
본 발명은 플래시 메모리소자의 동작방법 및 이를 위한 제어회로에 관한 것으로서, 특히 데이터영역과 파일할당영역을 갖는 플래시 메모리소자의 동작방법 및 이를 위한 제어회로에 관한 것이다.
플래시 메모리소자에 있어서, E/W 사이클링(Erase/Writing cycling) 특성은 소자의 신뢰도 측면에서 매우 중요한 요소이다. E/W 사이클링 특성은 플래시 메모리소자에서 소거동작과 프로그램동작이 반복적으로 이루어지는 회수의 물리적인 한계를 나타내는 특성인자이다. 현실적으로 이 물리적인 특성에는 한계가 있으며, 특히 고밀도화가 진행됨에 따라 더욱 더 한계를 나타내는 회수는 적어지고 있다. 최근에는 셀 상태를 세분화하여 하나의 셀에 2bit 이상의 데이터를 저장하는 멀티레벨셀(Multi Level Cell; MLC)이 채용됨에 따라 E/W 사이클링 회수의 제한이 점점 더 심각해지고 있다.
데이터가 쓰여지는 위치를 적절하게 배분함으로써, 특정 위치에서 E/W 스트레스가 집중되는 것을 방지할 수 있다. 즉 데이터를 순차적으로 쓰게 되면, 앞에 위치한 블록(block)에서 E/W 스트레스가 집중되는데, 이를 방지하기 위하여 여러 위치에서 균등하게 데이터를 써서 특정 위치에서의 E/W 스트레스를 경감시키는 것이다. 이와 같은 방법에 의해서, 특정 블록에서만 E/W 스트레스가 집중되는 현상이 경감되며, 따라서 평균적으로 블록들이 격는 E/W 사이클링 회수는 큰 문제가 되지 않고 있다.
그런데 이와 같은 방법은 데이터영역에서는 효과가 있지만, 파일할당테이블(File Allocation Table; FAT)에서는 큰 효과를 나타내지 못한다. 데이터영역은 실제 데이터가 입력되는 메모리영역이고, FAT는 데이터영역 내에서의 실제 데이터가 있는 위치 등과 같은 정보데이터를 저장하는 메모리영역이다. 따라서 데이터영역에서는 데이터가 새로 써질때만 소거동작이 발생하는데 반하여, FAT에서는 데이터영역에서의 데이터 상태가 변동될 때마다 데이터가 업데이트되어야 한다. 따라서 FAT에서는 데이터영역에 비하여 E/W 사이클링 특성이 취약한 것으로 알려져 있다.
이와 같은 FAT에서의 E/W 사이클링 특성의 취약함은 동작방식의 차이에 의해서 더 심하게 나타난다. 플래시 메모리소자에 있어서 프로그램동작은 페이지단위로 이루어지는 반면에 소거동작은 여러개의 페이지들로 이루어지는 블록단위로 이루어진다는 것은 잘 알려져 있는 사실이다. 데이터영역의 경우, 소거된 상태는 네가티브 문턱전압을 갖고 있어 전류가 흐르는 상태 "1"로 나타내고, 프로그램된 상태는 포지티브 문턱전압을 갖고 있어 전류가 흐르지 않는 상태 "O"으로 나타낸다. 즉 아무런 데이터가 쓰여있지 않을 때가 "상태 1"이므로, 데이터영역에서는 실제 데이터가 추가될 때마다 페이지단위로 추가적인 프로그램만 수행하면 된다. 반면에 FAT에서는 다른 시스템, 예컨대 운영체제 등과의 호환성으로 인해 이와 정반대이다. 즉 소거된 상태가 "상태 0"으로 나타나고 프로그램된 상태가 "상태 1"로 나타난다. 따라서 일부 데이터가 추가될 때, FAT 내의 일부 영역을 "상태 0"에서 "상태 1"로 바꾸기 위해서는 소거동작을 수행하여야 한다. 그런데 앞서 언급한 바와 같이 소거동작은 블록단위로 이루어지므로, 필요한 부분에 대한 소거동작은 이루어질 수 없으며, 따라서 전체적으로 소거동작을 먼저 수행하고 이어서 데이터 업데이트를 위한 프로그램동작을 수행하여야 한다.
이와 같은 이유로 인해서, 데이터영역보다는 FAT에서의 E/W 사이클링 특성이 현저하게 취약하며, 특히 도 1에 나타낸 바와 같이, E/W 사이클링 스트레스가 심해질수록 셀 내에 흐르는 전류량도 점점 작아진다. 구체적으로 도 1에서 모든 셀이 프로그램된 경우 프레시(fresh) 상태(110 참조)에서의 드레인전류 레벨은 센싱레벨(100 참조)보다 충분히 높지만, 사이클링이 이루어진 후의 상태(120 참조)에서는 센싱 레벨에 근접할 정도로 낮아진다. 단위 셀을 번갈아가면서 프로그램하는 경우에도, 프레시 상태(130 참조)에서의 드레인전류 레벨은 센싱레벨보다 충분히 높지만, 사이클링이 이루어진 후의 상태(140 참조)에서는 상대적으로 더 낮아져서 센싱레벨과의 격차가 적어진다. 일반적으로 셀 전류는 스트링 내의 모든 셀들이 모두 프로그램되어 있는 경우 가장 작게 흐르는데, 도 1에 나타낸 바와 같이 E/W 사이클링 스트레스에 의해 더욱 더 작아진 전류량이 페이지 버퍼의 센싱레벨보다 작아질 경우에는 오버-프로그램(over-program) 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, FAT에서의 E/W 사이클링 특성의 열화를 방지할 수 있도록 하는 플래시 메모리소자의 동작방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 플래시 메모리소자의 동작방법을 위한 제어회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 플래시 메모리소자의 동작방법은, 제1 영역 및 상기 제1 영역과 프로그램 및 소거된 상태 가 반대인 제2 영역을 갖는 플래시 메모리소자의 동작방법에 있어서, 프로그램 명령어를 입력받는 단계; 상기 프로그램 명령어의 대상이 상기 제2 영역인 경우 프로그램 데이터를 반전시켜 입력시키는 단계; 및 상기 반전되어 입력되는 프로그램 데이터를 상기 제2 영역에 프로그램시키는 단계를 포함한다.
상기 제1 영역은 데이터 영역이고 상기 제2 영역은 파일할당테이블(FAT) 영역일 수 있다.
상기 프로그램 명령어의 대상이 상기 제1 영역인 경우 상기 프로그램 데이터를 반전없이 입력시키는 단계; 및 상기 입력되는 프로그램 데이터를 상기 제1 영역에 프로그램시키는 단계를 더 포함할 수 있다.
상기 제2 영역에 대한 프로그램시 플래그 셀도 함께 프로그램되도록 하는 단계를 더 포함할 수 있다.
리드 명령어를 입력받는 단계; 상기 리드 명령어에 따라 리드 동작을 수행하는 단계; 및 상기 리드가 상기 제2 영역에 대한 리드인 경우 리드된 데이터를 반전시켜 출력시키는 단계를 더 포함할 수 있다.
이 경우, 상기 리드가 상기 제2 영역에 대한 리드인지에 대한 판단은 플래그 셀의 프로그램 여부에 따라 결정되도록 할 수 있다.
이 경우, 상기 플래그 셀이 프로그램되어 있는 경우 상기 리드가 상기 제2 영역에 대한 리드인 것으로 간주할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시 메모리소자 제어회로는, 제1 영역 및 상기 제1 영역과 프로그램 및 소거된 상태가 반대인 제2 영역을 포함하는 셀 어레이를 갖는 플래시 메모리소자 제어회로에 있어서, 플래그 셀; 상기 플래그 셀의 동작 제어를 위한 플래그 셀 페이지 버퍼; 상기 셀 어레이의 동작 제어를 위한 메인 페이지 버퍼; 및 상기 메인 페이지 버퍼로 입력되는 데이터를 일정 조건에서 반전시켜 입력시키는 데이터 반전회로를 구비한다.
상기 데이터 반전회로는, 플래그 제어신호에 따라 스위칭되는 트랜지스터; 및 상기 트랜지스터에 직렬로 연결되는 인버터를 포함할 수 있다.
상기 메인 페이지 버퍼는, 상기 제1 영역에 대한 리드시 데이터 반전 없이 출력시키는 제1 데이터 입출력 라인; 및 상기 제2 영역에 대한 리드시 데이터를 반전시켜 출력시키는 제2 데이터 입출력 라인을 포함할 수 있다.
이 경우, 상기 제2 데이터 입출력 라인은 상기 플래그 셀이 프로그램되어 있는 경우 연결될 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 2를 참조하면, 먼저 프로그램 명령어가 입력되면(단계 210), 입력된 프로그램 명령어가 FAT 블록에 대한 명령어인지를 판단한다(단계 220). 프로그램 명령어는 FAT 블록에 대한 명령어와 테이터 영역에 대한 명령어를 포함한다. 데이터 영 역에서는 프로그램된 상태를 "0"으로 나타내고 소거된 상태를 "1"로 나타내는 반면에, FAT 블록에서는 반대로 프로그램된 상태를 "1"로 나타내고 소거된 상태를 "0"으로 나타낸다. 본 실시예에서는 FAT 블록으로 한정하고 있지만, 프로그램된 상태 및 소거된 상태를 각각 "1" 및 "0"으로 나타내는 영역에 대해서는 본 동작방법이 동일하게 적용가능하다는 것은 당연하다.
상기 단계 220의 판단에서 FAT 블록에 대한 명령어가 아닌 경우, 즉 데이터 영역에 대한 명령어인 경우에는 데이터 영역에 대한 프로그램을 수행한다(단계 240). 즉 페이지버퍼를 통해 입력된 데이터를 셀어레이의 지정된 페이지에 프로그램시킨다. 상기 단계 220의 판단에서 FAT 블록에 대한 명령어인 경우에는, 입력된 데이터를 반전시킨 후에 페이지버퍼로 입력시킨다(단계 230). 다음에 반전된 데이터로 FAT 영역에 대한 프로그램을 수행한다(단계 250). 앞서 언급한 바와 같이, FAT 영역에서는 아무런 데이터가 쓰여있지 않았을 때의 값이 "0", 즉 프로그램 상태이기 때문에 데이터가 입력될 때마다 전 블록에 대한 소거가 먼저 수행되어야 하지만, 본 실시예에서와 같이 입력되는 데이터를 반전시키면 전 블록에 대한 소거를 수행할 필요가 없어진다. 다만 리드(read)시에도 데이터 출력 전에 데이터를 반전시켜야 하므로, FAT 블록에 대한 프로그램시 그 정보를 별도로 저장하고, 리드시에 이 정보에 따라 FAT 블록에 대한 리드인 경우에는 다시 데이터를 반전시킨 후에 출력시켜야 한다. 이와 같이 FAT 블록에 대한 프로그램이 수행되었다는 정보는 플래그(flag) 셀에 저장할 수 있다. 즉 FAT 블록에 대한 프로그램시 플래그 셀에 대해서도 함께 프로그램을 수행한다. 그러면 리드시에 플래그 셀이 프로그램되었는지를 판단한 후에 프로그램된 경우 FAT 블록에 대한 리드로 간주하고 데이터를 반전하여 출력시키고, 반면에 프로그램되지 않은 경우에는 일반 데이터 영역에 대한 리드로 간주하여 데이터를 반전시키지 않고 그대로 출력시킨다.
도 3은 본 발명에 따른 플래시 메모리소자의 리드 방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 3을 참조하면, 리드 명령어가 입력되면, 리드 동작을 수행한다(단계 310, 320). 리드 명령어는 데이터 영역에 대한 리드 명령어와 FAT 블록에 대한 리드 명령어를 포함한다. 다음에 FAT 블록에 대한 리드가 이루어졌는지를 판단한다(단계 330). 앞서 설명한 바와 같이, 이 판단은 플래그 셀의 프로그램 여부를 센싱함으로써 이루어질 수 있다. 즉 플래그 셀이 프로그램되어 있는 경우에는 FAT 블록으로 간주하고, 반면에 플래그 셀이 프로그램되어 있지 않은 경우에는 일반 데이터 영역으로 간주한다. 상기 단계 330에서 플래그 셀이 프로그램되어 있어 FAT 블록에 대한 리드인 것으로 판단하면, 출력 데이터를 반전시킨다(단계 340). 그리고 데이터를 출력시킨다(단계 350). 반면에 상기 단계 330에서 플래그 셀이 프로그램되어 있지 않아 데이터 영역에 대한 리드인 것으로 판단하면, 출력 데이터를 반전시키지 않고 그대로 출력시킨다(단계 350).
도 4는 본 발명에 따른 플래시 메모리소자 제어회로를 나타내 보인 도면이다.
도 4를 참조하면, 플래시 메모리소자 제어회로는, 메인 셀 어레이(410) 내의 메모리 셀에 대응되는 플래그 셀(420)과, 메인 셀 어레이(410)의 동작 제어 및 래 치를 수행하는 메인 페이지 버퍼(430)와, 플래그 셀(420)의 동작 제어 및 래치를 수행하는 플래그 셀 페이지 버퍼(440)와, 그리고 메인 페이지 버퍼(430)로의 입력 데이터를 필요한 경우 반전시킬 수 있는 데이터 반전 회로(450)를 포함하여 구성된다.
메인 셀 어레이(410)는 스트링 선택 트랜지스터들 및 메모리셀들이 직렬로 연결되는 낸드 스트링들(NAND strings)(411)이 워드라인 방향으로 배열되는 구조로 이루어진다. 각 낸드 스트링(411)은 대응하는 비트라인(412)에 연결되며, 비트라인(412)을 통해 메인 페이지 버퍼(430)와 연결된다. 비트라인(412)은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 한 쌍을 구성하여 메인 페이지 버퍼(430) 내의 하나의 페이지 버퍼에 연결된다. 플래그 셀(420)은 메인 셀 어레이(410)를 구성하는 낸드 스트링과 동일한 낸드 스트링 구조로 이루어진다.
메인 페이지 버퍼(430)는, 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택하고 또한 비트라인(412)에 바이어스를 인가하기 위한 선택회로 및 바이어스인가회로(431)와, 비트라인(412)을 프리차지(precharge)시키는 프리차지부(432)와, 데이터 저장을 위한 래치부(433)를 포함한다. 선택회로 및 바이어스인가회로(431)와, 프리차지부(432)와, 그리고 래치부(433)는 센싱노드(SO)를 통해 연결되며, 특히 래치부(433)는 출력노드(Q)에 연결된다. 출력노드(Q)는 데이터 반전 회로(450)와 제1 및 제2 데이터 입출력라인(434, 435)을 통해 연결된다. 제1 데이터 입출력라인(434)은 트랜지스터(436)에 의해 스위칭되고, 제2 데이터 입출력라인(435)은 트랜지스터(437)에 의해 스위칭된다. 제2 데이터 입출력라인(435)에는 인버터(438)가 연결되며, 따라서 제2 데이터 입출력라인(435)을 통해서는 데이터가 반전되어 출력된다.
플래그 셀 페이지 버퍼(440)도 메인 페이지 버퍼(430)와 동일한 회로 구조로 이루어지며, 다만 플래그 제어신호부(441) 및 경로제어부(442)가 더 추가된다. 플래그 제어신호부(441)는 플래그 제어신호(Flag MRST)에 따라서 플래그 셀 페이지 버퍼(440)의 출력노드(Q) 상태를 결정한다. 플래그 제어신호(Flag MRST)는 FAT 블록에 대한 프로그램시에는 하이 상태가 되고, 데이터 영역에 대한 프로그램시에는 로우 상태가 된다. 경로제어부(442)는 플래그 셀(420)의 프로그램 여부에 따라 메인 페이지 버퍼(430) 내의 데이터 전송 경로를 제어한다. 이를 위해 경로제어부(442)는 제1 스위칭소자(442a) 및 제2 스위칭소자(442b)로 구성된다. 제1 스위칭소자(442a)는 n채널형 모스트랜지스터이고 제2 스위칭소자(442b)는 p채널형 모스트랜지스터이다. 제1 스위칭소자(442a) 및 제2 스위칭소자(442b)의 게이트단자에는 제어신호(PGMb)가 공통으로 입력된다. 제1 스위칭소자(442a)의 드레인은 출력노드(Q)에 연결되고 소스는 A 노드에 연결된다. 제2 스위칭소자(442b)의 드레인에는 제어신호(PGM)이 입력되고 소스는 A 노드에 연결된다. A 노드는 메인 페이지 버퍼(430)의 트랜지스터들(436, 437)을 제어하는 제1 제어라인(443) 및 제2 제어라인(444)에 연결된다. 제1 제어라인(443)에는 인버터(445)가 배치되어 A 노드의 상태가 반전되어 전달된다.
데이터 반전 회로부(450)는 메인 페이지 버퍼(430)에 연결되는데, 특히 메인 페이지 버퍼(430)의 입출력라인이 연장되는 데이터 입력라인(454)을 갖는다. 또한 데이터 반전 회로부(450)는 플래그 제어신호(Flag MRST)에 의해 제어되는 트랜지스터(451)와 이 트랜지스터에 직렬로 연결되는 인버터(452)가 연결되는 데이터 반전 입력라인(453)을 포함한다. 프로그램을 위한 데이터 입력시 플래그 제어신호(Flag MRST)가 하이(high)인 경우 데이터는 데이터 반전 입력라인(453)으로 입력되어 인버터(452)에 의해 반전된다. 반면에 플래그 제어신호(Flag MRST)가 로우(low)인 경우 데이터는 통상의 데이터 입력라인(454)을 통해 반전되지 않고 전달된다.
도 5는 도 4의 플래시 메모리소자 구조에서의 프로그램 동작을 설명하기 위하여 나타내 보인 도면이다.
도 5를 참조하면, 데이터 영역에 대한 프로그램시 프로그램 제어신호(PGM)로서 하이 신호가 인가되고, 플래그 제어신호(Flag MRST)로서 로우 신호가 인가된다. 이에 따라 데이터 반전 회로(450) 내의 트랜지스터(451)는 턴 오프되어 데이터는 데이터 입력라인(454)을 통해 입력된다. 플래그 제어신호(Flag MRST)에 로우 신호가 인가되므로, 플래그 셀 페이지 버퍼(440) 내의 출력노드(Q)는 로우 상태가 되지만, 경로제어부(442)의 동작에 의해 A 노드는 하이 상태가 된다. A 노드가 하이 상태가 되므로, 메인 페이지 버퍼(430)의 트랜지스터(436)이 턴 온 된다. 이에 따라 도면에서 화살표(510)로 나타낸 바와 같이, 데이터는 데이터 반전 회로(450)의 데이터 입력라인(454) 및 메인 페이지 버퍼(430)의 제1 데이터 입출력라인(434)을 통해 반전 없이 입력되며, 입력된 데이터에 따라 메인 셀 어레이(410) 내에서 페이지 단위로 프로그램 동작이 이루어진다. 플래그 셀 페이지 버퍼(440)의 경우 플래그 제어신호(Flag MRST)로서 로우 신호가 인가되므로 출력노드(Q)의 상태는 하이 상태 가 된다.
FAT 블록에 대한 프로그램시 프로그램 제어신호(PGM) 및 플래그 제어신호(Flag MRST)로서 모두 하이 신호가 인가된다. 이에 따라 데이터 반전 회로(450) 내의 트랜지스터(451)는 턴 온되어 데이터는 데이터 반전 입력라인(453)을 통해 반전되어 입력된다. 플래그 제어신호(Flag MRST)에 하이 신호가 인가되므로, 플래그 셀 페이지 버퍼(440) 내의 출력노드(Q)는 로우 상태가 되지만, 경로제어부(442)의 동작에 의해 A 노드는 하이 상태가 된다. A 노드가 하이 상태가 되므로, 메인 페이지 버퍼(430)의 트랜지스터(436)이 턴 온 된다. 이에 따라 도면에서 화살표(520)로 나타낸 바와 같이, 입력 데이터는 데이터 반전 회로(450)의 데이터 반전 입력라인(453) 및 메인 페이지 버퍼(430)의 제1 데이터 입출력라인(434)을 통해 반전된 상태로 입력되며, 반전되어 입력된 데이터에 따라 메인 셀 어레이(410) 내에서 페이지 단위로 프로그램 동작이 이루어진다. 플래그 셀 페이지 버퍼(440)의 경우 플래그 제어신호(Flag MRST)로서 하이 신호가 인가되므로 출력노드(Q)의 상태는 로우 상태가 되어 플래그 셀(420)은 프로그램된다. 이와 같이 FAT 영역에 대한 프로그램시 데이터가 반전되어 입력되므로, FAT 영역에 데이터를 추가하기 위하여 블록 전체적으로 소거 동작을 수행할 필요 없이 추가된 데이터에 대한 프로그램 동작만 수행하면 된다.
도 6은 도 4의 플래시 메모리소자 구조에서의 리드 동작을 설명하기 위하여 나타내 보인 도면이다.
도 6을 참조하면, 리드 명령어에 따라 리드 동작이 이루어지고, 리드된 데이 터는 메인 페이지 버퍼(430)의 출력노드(Q)에 저장된다. 리드 동작이 이루어지는 동안, 프로그램 제어신호(PGM) 및 플래그 제어신호(Flag MRST)로서 로우 신호가 인가된다. 따라서 데이터 반전 회로(450) 내의 트랜지스터(451)는 턴 오프된다. 플래그 셀 페이지 버퍼(440)의 출력노드(Q)가 하이 상태인 경우는 데이터 영역에 대한 리드임을 의미하며, 따라서 이 경우 메인 페이지 버퍼(430)의 트랜지스터(436)이 턴 온 된다. 이에 따라 도면에서 화살표(610)로 나타낸 바와 같이, 데이터는 메인 페이지 버퍼(430)의 제1 데이터 입출력라인(434) 및 데이터 반전 회로(450)의 데이터 입력라인(454)을 통해 반전 없이 출력된다. 플래그 셀(420)이 프로그램되어 플래그 셀 페이지 버퍼(440)의 출력노드(Q)가 로우 상태인 경우는 FAT 블록에 대한 리드임을 의미하며, 따라서 이 경우 메인 페이지 버퍼(430)의 트랜지스터(437)이 턴 온 된다. 이에 따라 도면에서 화살표(620)로 나타낸 바와 같이, 데이터는 메인 페이지 버퍼(430)의 제2 데이터 입출력라인(435) 및 데이터 반전 회로(450)의 데이터 입력라인(454)을 통해 반전된 상태로 출력된다.
지금까지 설명한 바와 같이, 본 발명에 따른 플래시 메모리소자의 동작방법 및 이를 위한 플래시 메모리소자 제어회로에 따르면, 데이터 영역과 프로그램 및 소거된 상태가 반대인 FAT 영역에 대한 데이터 추가시 블록 단위의 소거동작 없이 추가적인 데이터만 프로그램할 수 있으므로 E/W 사이클링 특성이 개선된다는 이점이 제공된다. 또한 FAT 영역에서 실제 소거동작 없이 데이터 업데이트가 가능하여 FAT 영역의 데이터 업데이트 속도가 향상된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. 예컨대 FAT 블록에 대한 프로그램시 데이터를 반전시킨 후에 프로그램을 수행하였지만, 데이터를 반전 없이 입력받고 프로그램시 데이터를 반전하여 프로그램시키는 방법을 적용할 수도 있다. 또한 본 발명은 플래시 메모리소자를 제어하는 컨트롤러 내에서의 플래시 메모리소자 제어동작에도 적용할 수 있다.

Claims (13)

  1. 제1 영역 및 상기 제1 영역과 프로그램 및 소거된 상태가 반대인 제2 영역을 갖는 플래시 메모리소자의 동작방법에 있어서,
    프로그램 명령어를 입력받는 단계;
    상기 프로그램 명령어의 대상이 상기 제2 영역인 경우 프로그램 데이터를 반전시켜 입력시키는 단계; 및
    상기 반전되어 입력되는 프로그램 데이터를 상기 제2 영역에 프로그램시키는 단계를 포함하는 플래시 메모리소자의 동작방법.
  2. 제1항에 있어서,
    상기 제1 영역은 데이터 영역이고 상기 제2 영역은 파일할당테이블(FAT) 영역인 플래시 메모리소자의 동작방법.
  3. 제1항에 있어서,
    상기 프로그램 명령어의 대상이 상기 제1 영역인 경우 상기 프로그램 데이터를 반전없이 입력시키는 단계; 및
    상기 입력되는 프로그램 데이터를 상기 제1 영역에 프로그램시키는 단계를 더 포함하는 플래시 메모리소자의 동작방법.
  4. 제1항에 있어서,
    상기 제2 영역에 대한 프로그램시 플래그 셀도 함께 프로그램되도록 하는 단계를 더 포함하는 플래시 메모리소자의 동작방법.
  5. 제1항에 있어서,
    리드 명령어를 입력받는 단계;
    상기 리드 명령어에 따라 리드 동작을 수행하는 단계; 및
    상기 리드가 상기 제2 영역에 대한 리드인 경우 리드된 데이터를 반전시켜 출력시키는 단계를 더 포함하는 플래시 메모리소자의 동작방법.
  6. 제5항에 있어서,
    상기 리드가 상기 제2 영역에 대한 리드인지에 대한 판단은 플래그 셀의 프로그램 여부에 따라 결정되도록 하는 플래시 메모리소자의 동작방법.
  7. 제6항에 있어서,
    상기 플래그 셀이 프로그램되어 있는 경우 상기 리드가 상기 제2 영역에 대한 리드인 것으로 간주하는 플래시 메모리소자의 동작방법.
  8. 제1 영역 및 상기 제1 영역과 프로그램 및 소거된 상태가 반대인 제2 영역을 포함하는 셀 어레이를 갖는 플래시 메모리소자 제어회로에 있어서,
    플래그 셀;
    상기 플래그 셀의 동작 제어를 위한 플래그 셀 페이지 버퍼;
    상기 셀 어레이의 동작 제어를 위한 메인 페이지 버퍼; 및
    상기 메인 페이지 버퍼로 입력되는 데이터를 일정 조건에서 반전시켜 입력시키는 데이터 반전회로를 구비하는 플래시 메모리소자 제어회로.
  9. 제8항에 있어서,
    상기 제1 영역은 데이터 영역이고 상기 제2 영역은 FAT 영역인 플래시 메모리소자 제어회로.
  10. 제8항에 있어서, 상기 데이터 반전회로는,
    플래그 제어신호에 따라 스위칭되는 트랜지스터; 및
    상기 트랜지스터에 직렬로 연결되는 인버터를 포함하는 플래시 메모리소자 제어회로.
  11. 제8항에 있어서, 상기 메인 페이지 버퍼는,
    상기 제1 영역에 대한 리드시 데이터 반전 없이 출력시키는 제1 데이터 입출력 라인; 및
    상기 제2 영역에 대한 리드시 데이터를 반전시켜 출력시키는 제2 데이터 입출력 라인을 포함하는 플래시 메모리소자 제어회로.
  12. 제11항에 있어서,
    상기 제2 영역에 대한 상기 리드 데이터를 반전시켜 출력시키기 위해 상기 제2 데이터 입출력 라인에 직렬로 연결되는 인버터를 더 포함하는 플래시 메모리소자 제어회로.
  13. 제11항에 있어서,
    상기 제2 데이터 입출력 라인은 상기 플래그 셀이 프로그램되어 있는 경우 연결되는 플래시 메모리소자 제어회로.
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