KR100953063B1 - 불휘발성 메모리 장치의 소거 방법 - Google Patents

불휘발성 메모리 장치의 소거 방법 Download PDF

Info

Publication number
KR100953063B1
KR100953063B1 KR1020080048168A KR20080048168A KR100953063B1 KR 100953063 B1 KR100953063 B1 KR 100953063B1 KR 1020080048168 A KR1020080048168 A KR 1020080048168A KR 20080048168 A KR20080048168 A KR 20080048168A KR 100953063 B1 KR100953063 B1 KR 100953063B1
Authority
KR
South Korea
Prior art keywords
voltage
erase
soft program
memory cells
cell
Prior art date
Application number
KR1020080048168A
Other languages
English (en)
Other versions
KR20090121984A (ko
Inventor
김범식
박영수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080048168A priority Critical patent/KR100953063B1/ko
Priority to US12/361,783 priority patent/US8023330B2/en
Publication of KR20090121984A publication Critical patent/KR20090121984A/ko
Application granted granted Critical
Publication of KR100953063B1 publication Critical patent/KR100953063B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Abstract

본원 발명의 불휘발성 메모리 장치의 소거 방법은 선택된 블록의 전체 메모리 셀들에 대하여 소거 동작을 수행하는 단계와, 상기 소거 동작이 수행된 셀에 대하여 제1 소프트 프로그램 동작을 수행하는 단계와, 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질때까지 소거 전압을 제1 스텝 전압만큼 증가시켜 상기 소거 동작 및 제1 소프트 프로그램 동작을 반복수행하는 단계와, 상기 전체 메모리 셀의 문턱전압이 제1 소거 검증 전압보다 낮아지면 제2 소프트 프로그램 동작을 수행하는 단계와, 소프트 프로그램 검증 전압이상으로 프로그램된 셀이 발생할 때까지 소프트 프로그램 전압을 제2 스텝전압만큼 증가시켜 상기 제2 소프트 프로그램 동작을 반복 수행하는 단계를 포함하는 것을 포함하는 것을 특징으로 한다.
소프트 프로그램, ISPE, 소거 동작

Description

불휘발성 메모리 장치의 소거 방법{Erasing method for non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 소거 동작에 있어서 많은 발전이 있어왔다. 싱글 레벨 셀 프로그램 동작만 수행하는 경우에는 소거된 셀의 분포가 프로그램 동작에 주는 영향은 크지 않았다. 그러나 멀티 레벨 셀 프로그램 방법이 보편화 되면서, 하나의 메모리 셀로 여러 상태를 나타낼 수 있게 되는바, 각 상태 별 마진을 확보하기 위하여 분포를 좁히기 위한 노력이 진행 중이다. 소거 동작과 관련하여 살펴보면, 전체 메모리 셀을 소거시켰을 때의 분포가 좁을수록, 해당 셀들을 프로그램한 후의 분포가 더 좁아지는 경향이 있다. 따라서 소거 동작을 수행하고 난 후의 셀 분포가 최대한 좁혀지도록 소거 동작을 개선할 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 소거 동작을 수행한 후의 메모리 셀의 분포를 좁힐 수 있는 불휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
전술한 과제를 해결하기 위하여 본원 발명의 불휘발성 메모리 장치의 소거 방법은 선택된 블록의 전체 메모리 셀들에 대하여 소거 동작을 수행하는 단계와, 상기 소거 동작이 수행된 셀에 대하여 제1 소프트 프로그램 동작을 수행하는 단계와, 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질때까지 소거 전압을 제1 스텝 전압만큼 증가시켜 상기 소거 동작 및 제1 소프트 프로그램 동작을 반복수행하는 단계와, 상기 전체 메모리 셀의 문턱전압이 제1 소거 검증 전압보다 낮아지면 제2 소프트 프로그램 동작을 수행하는 단계와, 소프트 프로그램 검증 전압이상으로 프로그램된 셀이 발생할 때까지 소프트 프로그램 전압을 제2 스텝전압만큼 증가시켜 상기 제2 소프트 프로그램 동작을 반복 수행하는 단계를 포함하는 것을 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 소거 방법은 메모리 셀들에 대하여 소거 동작을 수행한 후 제1 소프트 프로그램 동작을 수행하는 단계와, 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질 때까지 소거 전압을 제1 스텝전압만큼 증가시켜 상기 소거 동작 및 제1 소프트 프로그램 동작을 반복수 행하는 단계와, 상기 전체 메모리 셀의 문턱전압이 제1 소거 검증 전압보다 낮아지면 제2 소프트 프로그램 동작을 수행하는 단계와, 소프트 프로그램 검증 전압이상으로 프로그램된 셀이 발생할 때까지 소프트 프로그램 전압을 제2 스텝전압만큼 증가시켜 상기 제2 소프트 프로그램 동작을 반복 수행하는 단계를 포함하는 것을 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 소거 동작이 수행되는 중에도 소프트 프로그램 동작을 수행하여 소거 동작이 수행된 셀의 문턱전압의 분포를 좁힐 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
상기 불휘발성 메모리 장치(100)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(110)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메 모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(120)를 포함한다.
상기 메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들(MCe0~MCen, MCo0~MCon)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.
상기 메모리 셀 어레이(110)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTe, SSTo)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링(string, 112)) 이라 한다.
상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page, 114)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 페이지 버퍼(120)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(130), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(140), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(150), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(160), 상기 감지노드의 레벨 에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(170), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(180), 상기 데이터 래치부(150)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(190)를 포함한다.
상기 비트라인 선택부(130)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N136)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N138)를 포함한다.
또한, 상기 비트라인 선택부(130)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N132), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N134)를 포함한다.
상기 감지노드 프리차지부(140)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P140)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(150)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV152) 의 출력단자를 제2 인버터(IV154)의 입력단자에 접속시키고, 제2 인버터(IV154)의 출력단자를 제1 인버터(IV152)의 입력단자에 접속시켜 구성한다.
이때, 제1 인버터(IV152)의 출력단자와 제2 인버터(IV154)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV154)의 출력단자와 제1 인버터(IV152)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
예를 들어, 제1 노드(Q)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(Q)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
상기 데이터 설정부(160)는 상기 데이터 래치부(150)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N162)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N164)를 포함한다.
상기 제1 데이터 설정 트랜지스터(N162)는 상기 감지노드 센싱부(170)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다.
또한, 상기 제2 데이터 설정 트랜지스터(N164)는 상기 감지노드 센싱부(170) 와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(170)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(170)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(160)에 인가시킨다. 이를 위해, 상기 데이터 설정부(160)와 접지단자 사이에 접속된 NMOS 트랜지스터(N170)를 포함한다.
따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(160)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(160)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(180)는 상기 데이터 래치부(150)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N180)를 포함한다.
상기 검증신호 출력부(190)는 상기 데이터 래치부(150)의 제1 노드(Q)에 저장된 데이터에 따라 검증완료 여부를 나타내는 신호를 출력한다. 이를 위해, 상기 제1 노드(Q)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)으로 전달하는 PMOS 트랜지스터(P190)를 포함한다. 실시예에 따라, 상기 제2 노드(Qb)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)로 전달 하는 NMOS 트랜지스터를 사용할 수 있다.
도 2a 및 2b는 통상적인 불휘발성 메모리 장치에서의 소거동작의 개념을 도시한 도면이다.
먼저 도 2a의 방법을 살펴보면, 먼저 전체 메모리 셀에 대하여 소거 동작을 수행한다. 상기 소거 동작을 위해 통상적으로 각 메모리 셀의 게이트에 0V의 전압을 인가하고, 벌크에 대략 20V의 고전압을 인가한다. 그에 따라 FN(Fowler Nordheim tunneling) 효과에 의해 각 셀에 저장된 전자가 채널로 배출됨으로써, 각 메모리 셀의 상태가 소거 상태로 된다. 한편, 이러한 소거 동작은 블록 단위로 수행된다.
다음으로, 상기 소거 동작이 수행된후 모든 셀들이 소거 상태에 있는지 확인하는 강소거 검증을 수행한다. 전체 메모리 셀의 워드라인에 0V의 기준전압을 인가하고, 모든 셀의 문턱전압이 0V 보다 낮은지 여부를 판단한다. 각 셀의 워드라인에 0V의 기준전압을 인가한다는 점 외에는 통상적인 프로그램 검증 동작의 원리와 거의 동일하게 이루어진다. 만약 모든 셀의 문턱전압이 0V 보다 낮은 경우, 각 셀의 워드라인에 0V의 전압을 인가하면 해당 셀들이 모두 턴온되고, 그에 따라 각 셀 스트링을 통해 전류경로가 형성되는바, 하이레벨로 프리차지되었던 감지노드가 모두 디스차지된다.
다음으로, 소프트 프로그램(Softprogram on chip) 동작을 수행한다. 상기 소프트 프로그램은 소거된 셀들의 분포가 0V에 근접하도록 전체적인 분포를 이동시키 기 위한 동작이다. 전체 소거 셀들에 대하여 프로그램 전압을 인가하여 소거 셀의 분포를 상향 이동 시킨다.
다음으로, 상기 소프트 프로그램에 대한 검증동작을 수행한다. 통상적으로는 0V 보다 낮은 특정 전압을 선정하여, 해당 전압이상으로 프로그램된 셀이 발생하면 소프트 프로그램이 완료된 것으로 본다.
다음으로, 약소거 검증을 수행한다. 상기 강소거 검증에 비하여 워드라인에 인가되는 검증 기준전압이 다소 높다는 점외에는 거의 동일한 동작이다. 대략 0~0.5V의 검증 기준전압을 인가한다. 상기 검증에 의하여 소거 상태에 있지 않은 셀이 발생하면 페일 셀로 보고 배드 블록 처리를 수행한다.
다음으로 도 2b의 방법을 살펴보면, 도 2a와는 달리 소거 동작시 ISPE(Incremental step pulse erase) 동작을 수행한다. 즉, 벌크에 한번의 고전압을 인가하는 도 2a와는 달리 상대적으로 낮은 전압을 반복하여 인가함으로써 소거 동작을 수행한다. 또한, 반복할 때 마다 소거전압을 일정하게 증가시켜 소거 동작을 수행한다. 즉, 제1 소거전압을 인가하여 소거 동작을 수행한 후, 강소거 검증동작을 수행한다. 다음으로 소거전압을 스텝전압 만큼 증가시킨 제2 소거전압을 인가하여 소거 동작을 수행한 후 강소거 검증 동작을 수행한다.
상기 소거전압 인가와 강소거 검증 동작을 지속적으로 반복하여 소거 대상 블록의 모든 셀이 소거 상태에 있게 되면 소거 동작을 완료한다.
상기 ISPE에 따른 소거동작을 수행한 후에는 ISPP(Incremental step pulse program) 프로그램 방법에 따라 소프트 프로그램 동작을 수행한다. 통상적인 프로그램 동작에서와 달리 프로그램 전압이 다소 낮다는 것외에는 거의 동일한 동작을 수행한다. 즉 제1 소프트 프로그램 전압을 인가하여 소프트 프로그램 동작을 수행한 후, 소프트 프로그램 검증동작을 수행한다. 다음으로 소프트 프로그램전압을 스텝전압 만큼 증가시킨 제2 소프트 프로그램 전압을 인가하여 소프트 프로그램 동작을 수행한 후, 소프트 프로그램 검증 동작을 수행한다.
상기 소프트 프로그램 전압인가와 소프트 프로그램 동작을 지속적으로 반복하여 0V 보다 낮은 특정 검증 전압 이상으로 프로그램된 셀이 발생하면 소프트 프로그램 동작을 완료한다.
다음으로, 약소거 검증을 수행한다. 상기 강소거 검증에 비하여 워드라인에 인가되는 검증 기준전압이 다소 높다는 점외에는 거의 동일한 동작이다. 대략 0~0.5V의 검증 기준전압을 인가한다. 상기 검증에 의하여 소거 상태에 있지 않은 셀이 발생하면 페일 셀로 보고 배드 블록 처리를 수행한다.
상기 각 소거 동작의 효과에 대하여 살펴보기로 한다.
도 3a 및 3b는 통상적인 불휘발성 메모리 장치에서의 소거동작시의 문턱전압 분포 변화를 도시한 그래프이다.
먼저 도 3a는 도 2a에 따른 소거 동작을 수행한 것으로, 소거 동작후의 셀 분포가 넓은 것을 볼 수 있다(제1 상태). 또한 도 3b는 도 2b에 따른 소거 동작을 수행한 것으로, 소거 동작후의 셀 분포가 도 2a에 따른 소거 동작을 수행한 것에 비하여 좁아진 것을 알 수 있다. 이는 도 2a의 방법과는 달리 ISPE에 따라 소거 동 작을 수행함으로써 나타나는 효과로써, 한번에 고전압을 인가하는 것에 비하여, 저전압을 여러 번 인가할 경우 전체 소거 셀의 분포가 더욱 좁아짐을 알 수 있다. 다만, 상기 방법에 더하여 소거 셀의 분포를 더욱 좁힐 수 있는 방법을 제시하고자 한다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거동작의 개념을 도시한 도면이고, 도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거방법을 도시한 순서도이다.
도 4를 참조하면, 본원 발명에서는 ISPE에 따른 소거 동작중에 더미 소프트 프로그램 동작을 수행하는 것을 특징으로 한다. 즉, 소거 동작과 강소거 검증사이에 더미 소프트 프로그램 동작을 수행하는 것을 특징으로 한다. 소거 전압을 인가하여 한번의 소거 동작을 실시한 후, 소거와 완료되었는지 여부와는 무관하게 소프트 프로그램 전압을 인가하여, 전체 셀의 상태가 0V에 가깝게 분포하도록 한다. 이와 같이 소거 동작 중간에 소프트 프로그램 동작을 실시하여 전체 소거 셀의 분포를 더욱 좁힐 수 있다.
도 5를 참조하여 상세 과정을 살펴보기로 한다.
먼저 ISPE에 따른 소거 동작을 실시한다(단계 510). 최초 소거 전압은 대략 12~15V에서 선정되며, 스텝 전압은 0.1 ~1.5V가 된다. 각 메모리 셀의 워드라인에는 0V의 전압을 인가하고, 상기 소거 전압을 메모리 셀의 벌크에 인가하여 소거 동작을 실시한다. 소거 동작은 앞서 설명한 FN 터널링 효과에 기반하여 발생한다.
다음으로 더미 소프트 프로그램 동작을 실시한다(단계 520). 상기 더미 소프트 프로그램 동작은 이후 단계(540)에서 수행하는 소프트 프로그램 동작과 거의 동일한 동작이다. 즉, 전체 메모리 셀의 워드라인에 대략 10~12V의 프로그램 전압을 인가하여 프로그램 동작이 수행되도록 한다. 다만, 상기 더미 소프트 프로그램 동작의 수행 후에는 별도의 검증동작을 수행하지 않는다. 상기 더미 소프트 프로그램 동작에 의하여 전체 메모리 셀의 문턱전압이 상승하게 되는바, 이에 따라 소거 동작이 실시된 셀의 분포를 좁힐 수 있는 효과가 있다.
다음으로, 상기 동작(단계 510, 520)을 수행한 셀들이 모두 소거 완료되었는지를 검증한다(단계 530). 즉 전체 메모리 셀의 워드라인에 0V의 제1 소거 검증전압을 인가하여 모든 셀의 문턱전압이 0V 보다 낮게 프로그램 되었는지를 확인한다.
상기 검증결과 소거되지 않은 셀이 있는 경우에는 상기 소거전압을 스텝전압 만큼 증가시켜(단계 512), 상기 소거 동작(510)과 더미 소프트 프로그램 동작(520)을 반복 수행한다. 상기 스텝 전압은 대략 0.1 ~1.5V로 설정한다.
상기 검증결과 소거 대상 블록 내의 모든 메모리 셀이 소거된 것으로 확인 되면, 소프트 프로그램 동작을 수행한다(단계 540). 상기 소프트 프로그램 동작은 앞서 설명한 더미 소프트 프로그램 동작과 거의 동일한 동작을 수행한다. 다만, 차이점은 소거가 완료된 상황에서 소프트 프로그램 동작을 수행하는 것과, 검증 동작을 수반한다는 것이다.
상기 소프트 프로그램 동작 수행 후, 소프트 프로그램 동작에 대한 검증동작 을 실시한다(단계 550). 0V 보다 낮은 특정전압(이하 소프트 프로그램 검증전압)을 정하여, 상기 소프트 프로그램 검증전압 이상으로 프로그램된 셀이 발생한 경우에는 소프트 프로그램 동작이 완료된 것으로 본다. 좀더 상세히 살펴보면 특정 셀이 소프트 검증전압 이상으로 프로그램되면, 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링의 전류 경로가 차단된다. 따라서 하이레벨로 프리차지되었던 비트라인의 전압레벨이 그대로 유지되고, 이는 그대로 감지노드로 전달된다. 상기 감지노드의 전압 레벨이 하이레벨 상태이므로, 이에 따라 레지스터에 저장된 데이터가 변환된다. 전체 페이지 버퍼에서, 이렇게 데이터 변환이 발생하는 셀이 하나라도 발생한 경우 상기 소프트 프로그램 검증전압 이상으로 프로그램된 셀로 판단한다.
상기 소프트 프로그램 검증전압 이상으로 프로그램된 셀이 발생하지 않은 경우에는 상기 소프트 프로그램 전압을 스텝 전압만큼 증가시켜(단계 542), 상기 소프트 프로그램 동작(단계 540)을 반복 수행한다. 한편, 상기 스텝 전압은 대략 0.1~1.5V로 설정한다.
다음으로, 상기 소프트 프로그램 검증 동작이 완료된 경우에는 상기 동작을 수행한 셀들이 모두 소거 완료되었는지를 검증한다(단계 560). 즉 전체 메모리 셀의 워드라인에 0~0.5V의 제2 소거 검증전압을 인가하여 모든 셀의 문턱전압이 제2 소거 검증 전압보다 낮게 프로그램 되었는지를 확인한다.
검증 결과 상기 제2 소거 검증 전압보다 높게 프로그램된 셀이 있는 경우에는 페일 셀로 보고 배드블록 처리를 수행한다(단계 570). 그러나 모든 셀이 제2 소거 검증 전압보다 낮은 문턱 전압을 갖는다면, 정상 셀로 보고 소거 동작을 종료한 다.
이와 같이 각 소거 동작 사이에, 더미 소프트 프로그램 동작을 수행하여 전체 소거 대상 셀의 분포를 좁힐 수 있도록 한다.
도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 2a 및 2b는 통상적인 불휘발성 메모리 장치에서의 소거동작의 개념을 도시한 도면이다.
도 3a 및 3b는 통상적인 불휘발성 메모리 장치에서의 소거동작시의 문턱전압 분포 변화를 도시한 그래프이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거동작의 개념을 도시한 도면이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거방법을 도시한 순서도이다.

Claims (5)

  1. 선택된 블록의 전체 메모리 셀들에 대하여 소거 동작을 수행하는 단계와,
    상기 소거 동작이 수행된 셀에 대하여 더미 소프트 프로그램 동작을 수행하는 단계와,
    상기 전체 메모리 셀들이 모두 소거 완료되었는지 검증하는 단계;
    상기 검증 결과 상기 전체 메모리 셀들 중 하나 이상의 메모리 셀의 문턱전압이 제1 소거 검증 전압보다 높으면, 소거 전압을 제1 스텝 전압만큼 증가시켜 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질때까지 상기 소거 동작 및 제1 더미 소프트 프로그램 동작을 반복수행하는 단계와,
    상기 검증 결과 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮으면 소프트 프로그램 동작을 수행하는 단계와,
    소프트 프로그램 검증 전압이상으로 프로그램된 셀이 발생할 때까지 소프트 프로그램 전압을 제2 스텝전압만큼 증가시켜 상기 소프트 프로그램 동작을 반복 수행하는 단계를 포함하는 것을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  2. 제1항에 있어서, 상기 각 단계를 모두 수행한 후의 전체 메모리 셀들의 문턱전압이 제2 소거 검증 전압보다 낮은지 여부를 판단하는 단계와,
    상기 제2 소거 검증 전압보다 높은 문턱 전압을 가진 셀이 있는 경우 해당 블록을 배드 블록 처리하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 소프트 프로그램 동작을 반복 수행하는 단계는 상기 소프트 프로그램 검증 전압보다 문턱전압이 높은 셀이 있는지를 판단하는 단계와,
    상기 전체 메모리 셀들의 문턱전압이 상기 소프트 프로그램 검증 전압보다 낮은 경우 상기 소프트 프로그램 전압을 제2 스텝 전압만큼 증가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  5. 메모리 셀들에 대하여 소거 동작을 수행한 후 더미 소프트 프로그램 동작을 수행하는 단계와,
    상기 메모리 셀들이 모두 소거 완료되었는지 검증하는 단계;
    상기 검증 결과 상기 전체 메모리 셀들 중 하나 이상의 메모리 셀의 문턱전압이 제1 소거 검증 전압보다 높으면, 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질때까지 소거 전압을 제1 스텝 전압만큼 증가시켜 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮아질때까지 상기 소거 동작 및 제1 더미 소프트 프로그램 동작을 반복수행하는 단계와,
    상기 검증 결과 상기 전체 메모리 셀들의 문턱전압이 제1 소거 검증 전압보다 낮으면 소프트 프로그램 동작을 수행하는 단계와,
    소프트 프로그램 검증 전압이상으로 프로그램된 셀이 발생할 때까지 소프트 프로그램 전압을 제2 스텝전압만큼 증가시켜 상기 제2 소프트 프로그램 동작을 반복 수행하는 단계를 포함하는 것을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
KR1020080048168A 2008-05-23 2008-05-23 불휘발성 메모리 장치의 소거 방법 KR100953063B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080048168A KR100953063B1 (ko) 2008-05-23 2008-05-23 불휘발성 메모리 장치의 소거 방법
US12/361,783 US8023330B2 (en) 2008-05-23 2009-01-29 Method of erasing a nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080048168A KR100953063B1 (ko) 2008-05-23 2008-05-23 불휘발성 메모리 장치의 소거 방법

Publications (2)

Publication Number Publication Date
KR20090121984A KR20090121984A (ko) 2009-11-26
KR100953063B1 true KR100953063B1 (ko) 2010-04-14

Family

ID=41342023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080048168A KR100953063B1 (ko) 2008-05-23 2008-05-23 불휘발성 메모리 장치의 소거 방법

Country Status (2)

Country Link
US (1) US8023330B2 (ko)
KR (1) KR100953063B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100547B1 (ko) * 2008-11-20 2011-12-29 주식회사 하이닉스반도체 플래시 소자의 소거 방법
KR101139081B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 소거 방법
US8482987B2 (en) 2010-09-02 2013-07-09 Macronix International Co., Ltd. Method and apparatus for the erase suspend operation
KR20120092911A (ko) 2011-02-14 2012-08-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 소거 방법
JP4902002B1 (ja) * 2011-04-20 2012-03-21 株式会社東芝 不揮発性半導体記憶装置
KR102153017B1 (ko) * 2012-12-07 2020-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10825529B2 (en) 2014-08-08 2020-11-03 Macronix International Co., Ltd. Low latency memory erase suspend operation
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102618289B1 (ko) * 2016-11-28 2023-12-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP6662323B2 (ja) * 2017-02-15 2020-03-11 株式会社デンソー 不揮発性半導体記憶装置のデータ消去装置および不揮発性半導体記憶装置の製造方法
KR102635466B1 (ko) * 2019-04-02 2024-02-13 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
TWI685846B (zh) * 2019-05-30 2020-02-21 華邦電子股份有限公司 非揮發性記憶裝置及其抹除操作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080007553A (ko) * 2005-03-31 2008-01-22 샌디스크 코포레이션 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
US6307784B1 (en) * 2001-02-28 2001-10-23 Advanced Micro Devices Negative gate erase
US6839281B2 (en) * 2003-04-14 2005-01-04 Jian Chen Read and erase verify methods and circuits suitable for low voltage non-volatile memories
DE602004026934D1 (de) * 2004-08-30 2010-06-10 Spansion Llc Löschverfahren für nichtflüchtige speicherung und nichtflüchtige speicherung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080007553A (ko) * 2005-03-31 2008-01-22 샌디스크 코포레이션 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거

Also Published As

Publication number Publication date
US20090290423A1 (en) 2009-11-26
KR20090121984A (ko) 2009-11-26
US8023330B2 (en) 2011-09-20

Similar Documents

Publication Publication Date Title
KR100953063B1 (ko) 불휘발성 메모리 장치의 소거 방법
US9070460B2 (en) Non-volatile semiconductor memory
JP4901348B2 (ja) 半導体記憶装置およびその制御方法
KR101016078B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
US9064580B2 (en) Nonvolatile semiconductor memory device and write-in method thereof
US7606080B2 (en) Erase verifying method of NAND flash memory device
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
US8238163B2 (en) Nonvolatile memory device
JP2012226806A (ja) 不揮発性半導体記憶装置
US8279675B2 (en) Nonvolatile memory device and method of programming the same
JP2004014043A (ja) 不揮発性半導体メモリ
JP2005327435A (ja) フラッシュメモリ装置及びその駆動方法
TWI537723B (zh) 半導體儲存裝置以及資料處理方法
JP2012133833A (ja) 不揮発性半導体記憶装置
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
US7551479B2 (en) Setting fail bit verification circuit with different reference fail numbers and a non-volatile semiconductor memory device including the same
KR100965028B1 (ko) 불휘발성 메모리 장치 및 그 프로그램/소거 방법
KR101001410B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
KR100933860B1 (ko) 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법
KR100898684B1 (ko) 플래시 메모리 소자 및 그의 프로그램 방법
JP2014132512A (ja) 不揮発性半導体記憶装置とその書き込み方法
US7782676B2 (en) Method of operating a nonvolatile memory device
KR100965077B1 (ko) 불휘발성 메모리 장치의 페일 비트 카운터
KR100739251B1 (ko) 플래시 메모리 소자의 페이지 버퍼
KR20100027782A (ko) 불휘발성 메모리 장치의 동작 방법 및 포스트 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee